KR100750047B1 - Method for manufacturing an isolation layer in a semiconductor device - Google Patents

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Abstract

본 발명에 따른 소자분리막의 형성 방법은, 반도체 기판 상부에 패드 산화막과 질화막을 형성하는 단계, 상기 질화막과 상기 패드 산화막의 일부를 식각하여 하부의 반도체 기판을 노출시키는 단계, 전체 구조 상부에 폴리실리콘막을 형성하는 단계, 고온 어닐 공정을 실시하여 상기 노출된 반도체 기판 상부 및 내부에 산화 막을 형성하는 단계, 상기 반도체 기판이 노출된 폭으로 상기 산화막 및 상기 반도체 기판의 일부를 제거하여 트랜치를 형성하면서 상기 트랜치의 측벽상에 버즈 비크 형상의 산화막을 남기는 단계, 상기 트랜치 내부를 완전히 채우도록 전체 구조 상부에 HDP 산화물 증착막을 형성하는 단계, 상기 질화막이 노출되도록 상기 HDP 산화물 증착막을 평탄화하는 단계, 상기 질화막 및 상기 패드 산화막을 제거하는 단계, 자기 정렬 콘택 식각 공정을 수행하는 단계, 및 세정 공정을 실시하는 단계를 포함하여 이루어진다.In the method of forming a device isolation film according to the present invention, forming a pad oxide film and a nitride film on the semiconductor substrate, etching the portion of the nitride film and the pad oxide film to expose a lower semiconductor substrate, polysilicon on the entire structure Forming a film, forming an oxide film on and in the exposed semiconductor substrate by performing a high temperature annealing process, and removing the oxide film and a portion of the semiconductor substrate to the exposed width to form a trench Leaving an oxide film of a buzz beak shape on the sidewalls of the trench, forming an HDP oxide deposited film over the entire structure to completely fill the trench, planarizing the HDP oxide deposited film to expose the nitride film, the nitride film and Removing the pad oxide layer, a self-aligned contact It comprises the step of performing step, washing step and to perform each step.

STI(Shallow Trench Isolation), 버즈 비크(bird's beak), INWE(Inverse Narrow Width Effect), SAC(Self-Aligned Contact) 식각 Shallow Trench Isolation (STI), bird's beak, Inverse Narrow Width Effect (INWE), Self-Aligned Contact (SAC) etching

Description

반도체 장치의 소자분리막의 형성 방법{Method for manufacturing an isolation layer in a semiconductor device} Method for manufacturing an isolation layer in a semiconductor device             

도 1a 내지 1d는 종래 기술에 따른 STI 구조를 갖는 소자분리막의 형성 방법을 순차적으로 나타낸 단면도.1A to 1D are cross-sectional views sequentially illustrating a method of forming a device isolation film having an STI structure according to the prior art.

도 2a 내지 2f는 본 발명에 따른 STI 구조를 갖는 소자분리막의 형성 방법을 순차적으로 나타낸 단면도.2A to 2F are cross-sectional views sequentially illustrating a method of forming a device isolation film having an STI structure according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100, 200: 반도체 기판 110, 210: 패드 산화막100, 200: semiconductor substrate 110, 210: pad oxide film

120, 220: 질화막 240: HDP 산화물 증착막120 and 220: nitride film 240: HDP oxide deposited film

230a: 폴리실리콘막 130, 230b, 230c: 산화막230a: polysilicon film 130, 230b, 230c: oxide film

본 발명은 반도체 소자의 소자분리막의 형성 방법에 관한 것으로, 특히 소자 분리막과 활성 영역사이의 평탄화를 개선시킨 STI 구조를 갖는 소자분리막의 형성 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a device isolation film of a semiconductor device, and more particularly, to a method of forming a device isolation film having an STI structure with improved planarization between a device isolation film and an active region.

일반적으로, 반도체 기판 상에 반도체 소자들을 형성하기 위하여 기판에 소자분리막을 형성함으로써 전기가 통전되는 활성 영역(active area)과 전기가 통전되지 않으면서 소자들을 서로 분리하도록 하는 비활성 영역인 필드 영역(field area)을 구분하고 있다. 소자를 분리하기 위한 소자 분리 공정으로는 일반적으로 LOCOS(Local Oxidation of Silicon) 공정을 사용하여 왔다. 이 LOCOS 공정은 반도체 기판에 패드 산화막과 질화막을 적층한 후 이들을 선택 식각하고 산화공정을 실시하여 식각된 영역에 소자분리막을 형성하는 공정이다.
In general, by forming a device isolation film on a substrate to form semiconductor devices on a semiconductor substrate, a field area, which is an active area where electricity is energized and an inactive area that separates the devices from each other without electricity, area). The device isolation process for separating devices has generally used a LOCOS (Local Oxidation of Silicon) process. The LOCOS process is a process of forming a device isolation film in an etched region by laminating a pad oxide film and a nitride film on a semiconductor substrate, selectively etching them, and performing an oxidation process.

최근에, 반도체 기술의 집적도가 높아짐에 따라, 반도체 기판에 0.25㎛ 이하의 소자분리 기술까지 요구되고 있어서, 이러한 LOCOS 공정을 이용하는 소자 분리 방법으로는 한계가 있다. LOCOS 공정에 의해 소자분리막을 형성하는 경우, 마스크 패턴인 패드 산화막과 패드 질화막의 응력으로 인하여, 산화 열처리 공정시 반도체 기판에 결정 결함이 발생하여 누설전류가 증가하고, 또한 장시간의 고온 산화로 인하여 채널 저지 이온의 측면 확산 및 측면 산화에 의해 소자의 전기적 특성을 저하시키는 원인으로 작용하는 버즈 비크(bird's beak)가 발생하게 된다. 그런 이유로 최근에는 미세한 좁은 부위, 예를 들면 폭 1Å이하, 깊이가 수십 내지 수백Å 정도의 트랜치 구조의 소자 분리를 위하여 STI 공정을 사용한다. In recent years, as the degree of integration of semiconductor technology is increased, device separation techniques of 0.25 µm or less are required for semiconductor substrates, and there is a limit to device isolation methods using such a LOCOS process. When the device isolation film is formed by the LOCOS process, due to the stress of the pad oxide film and the pad nitride film, which are mask patterns, crystal defects occur in the semiconductor substrate during the oxidizing heat treatment process, so that leakage current increases, and the channel is caused by high temperature oxidation for a long time. Lateral diffusion and lateral oxidation of the blocking ions generate a bird's beak that acts as a cause of lowering the electrical characteristics of the device. For this reason, in recent years, the STI process has been used for the isolation of devices having a small narrow area, for example, a width of less than 1Å and a depth of several tens to several hundredÅ.                         

종래 기술에서 소자분리막 형성 방법을 도 1a 내지 1d를 참조로 간단하게 설명하면, 먼저 도 1a에 도시된 바와 같이 반도체 기판(100) 상에 패드 산화막(110) 및 질화막(120)을 순차적으로 증착한 후 반도체 기판(100) 내에 소정 깊이와 폭을 갖는 샐로우 트랜치(shallow trench)를 형성한다. 그런 다음, 도 1b에 도시된 바와 같이 샐로우 트랜치 내부를 채우도록 산화막(130)을 형성한다. 도 1c를 참조하면, 산화막(130)을 하부의 질화막(120)을 노출시키도록 CMP 공정을 사용하여 평탄화한다. 도 1d를 참조하면 질화막(120)과 패드 산화막(110)을 차례로 제거한 후 습식 식각 공정을 실시하여 필드 영역과 활성 영역을 평탄화시킨다.
Referring to FIGS. 1A through 1D, a method of forming a device isolation film in the related art is described in detail. First, as shown in FIG. 1A, a pad oxide film 110 and a nitride film 120 are sequentially deposited on a semiconductor substrate 100. Thereafter, a shallow trench having a predetermined depth and width is formed in the semiconductor substrate 100. Then, an oxide film 130 is formed to fill the inside of the shallow trench as shown in FIG. 1B. Referring to FIG. 1C, the oxide film 130 is planarized using a CMP process to expose the lower nitride film 120. Referring to FIG. 1D, the nitride layer 120 and the pad oxide layer 110 are sequentially removed, and a wet etching process is performed to planarize the field region and the active region.

그러나, STI 공정을 이용하여 소자분리막을 형성할 때 몇가지 문제점이 발생하는데, 첫번째로, 트랜치 형성시 활성 영역의 가장자리(edge)가 날카롭게 형성되는 것과, 두번째로 트랜치 가장자리가 과다 침식되는 것이다.
However, some problems occur when forming an isolation layer using an STI process. First, when the trench is formed, the edge of the active region is sharply formed, and the trench edge is excessively eroded.

STI 공정은 트랜치 패턴을 형성하고 CMP 저지층을 형성하기 위하여 실리콘 기판 위에 패드 산화막과 질화막을 형성시키며 트랜치 식각과 트랜치 충전후에 CMP 공정을 수행한다. 트랜치 식각 공정후 활성 영역의 가장자리는 상당히 날카로우므로 이러한 날카로운 가장자리에 전계가 집중되어, 험프(hump) 또는 INWE(Inverse Narrow Width Effect: 트랜지스터 폭 감소에 따라 전압이 증가하는 현상)와 같은 소자의 비정상적인 동작을 유발시킨다. 또한, CMP 공정후 마스크 층인 질화막과 패드 산화막을 제거하기 위하여 HF 처리를 실시하며, 활성 영역에 게이트 산화막을 형성하는 공정 전에도 세정을 위하여 HF 처리를 실시하는데 이러한 HF 처리에 의해 소자분리막(트랜치) 가장자리 지역의 산화물이 과다하게 침식되는데 이러한 구조(도 1d의 "B" 부분)도 또한 소자의 비정상적인 동작을 유발시키게 된다. In the STI process, a pad oxide film and a nitride film are formed on a silicon substrate to form a trench pattern and a CMP stop layer, and a CMP process is performed after trench etching and trench filling. After the trench etch process, the edges of the active region are fairly sharp, so the electric field is concentrated on these sharp edges, causing abnormalities in the device, such as humps or INWE (Inverse Narrow Width Effect). Cause an action. In addition, HF treatment is performed to remove the nitride layer and the pad oxide layer, which are mask layers after the CMP process, and HF treatment is performed even before the gate oxide layer is formed in the active region. Excessive erosion of the region's oxides can also cause abnormal behavior of the device ("B" portion of FIG. 1D).

상기의 문제점을 극복하기 위하여, 본 발명의 목적은, 소자분리막의 형성시에, 트랜치의 측벽에 낮은 식각비를 갖는 열적 산화물 영역을 형성하여 HF 처리후에도 트랜치 가장자리의 침식을 최소화하여 소자분리막과 활성 영역 사이의 접촉 영역을 완만한 곡선으로 평탄화시키는 데 있다.
In order to overcome the above problems, an object of the present invention is to form a thermal oxide region having a low etching ratio on the sidewalls of a trench at the time of forming the isolation layer, thereby minimizing the erosion of the trench edge even after HF treatment, thereby reducing the The planarization of the contact region between the regions is made with a gentle curve.

상기의 목적을 성취하기 위하여, 본 발명에 따른 소자분리막의 형성 방법은, 반도체 기판 상부에 패드 산화막과 질화막을 형성하는 단계, 상기 질화막과 상기 패드 산화막의 일부를 식각하여 하부의 반도체 기판을 노출시키는 단계, 전체 구조 상부에 폴리실리콘막을 형성하는 단계, 고온 어닐 공정을 실시하여 상기 노출된 반도체 기판 상부 및 내부에 산화 막을 형성하는 단계, 상기 반도체 기판이 노출된 폭으로 상기 산화막 및 상기 반도체 기판의 일부를 제거하여 트랜치를 형성하면서 상기 트랜치의 측벽상에 버즈 비크 형상의 산화막을 남기는 단계, 상기 트랜치 내부를 완전히 채우도록 전체 구조 상부에 HDP 산화물 증착막을 형성하는 단계, 상기 질화막이 노출되도록 상기 HDP 산화물 증착막을 평탄화하는 단계, 상기 질화막 및 상기 패드 산화막을 제거하는 단계, 자기 정렬 콘택 식각 공정을 수행하는 단계, 및 세정 공정을 실시하는 단계를 포함하여 이루어진다.In order to achieve the above object, the method of forming a device isolation film according to the present invention comprises the steps of: forming a pad oxide film and a nitride film on an upper portion of the semiconductor substrate, by etching a portion of the nitride film and the pad oxide film to expose a lower semiconductor substrate Forming a polysilicon film over the entire structure, performing a high temperature annealing process to form an oxide film on and in the exposed semiconductor substrate, and a portion of the oxide film and the semiconductor substrate in an exposed width of the semiconductor substrate. Removing a trench to form a trench and leaving a buzz beak-shaped oxide film on the sidewalls of the trench, forming an HDP oxide deposited film over the entire structure to completely fill the trench, and expose the nitride film to expose the nitride film. Planarizing the nitride film and the pad oxide film Removing, performing a self-aligned contact etching process, and performing a cleaning process.

이제 도 2a 내지 2f를 참조로 본 발명의 일 실시예를 상세히 설명한다. An embodiment of the present invention will now be described in detail with reference to FIGS. 2A-2F.

먼저 도 2a를 참조하면, 반도체 기판(200) 상부에 패드 산화막(210)과 질화막(220)을 순차적으로 형성한다. 그 후 소자 분리막이 형성될 소정 영역의 질화막(220)과 패드 산화막(210)을 포토리소그라피 방법을 이용하여 식각하여 제거한다. 전체 구조 상부에 폴리실리콘막(230a)을 200Å정도의 두께로 형성한다. First, referring to FIG. 2A, the pad oxide layer 210 and the nitride layer 220 are sequentially formed on the semiconductor substrate 200. Thereafter, the nitride film 220 and the pad oxide film 210 in the predetermined region where the device isolation film is to be formed are etched and removed by using a photolithography method. A polysilicon film 230a is formed on the entire structure to a thickness of about 200 mm 3.

도 2b를 참조하면, 고온의 어닐 공정을 실시한다. 이 고온의 어닐 공정은 H2 와 O2 가스를 사용하여 1000℃ 내지 1100℃의 온도에서 산화 공정을 진행하는 것이다. 이러한 고온의 산화 어닐 공정은 필드 영역에 생성되는 산화막(230c) 두께가 2000Å정도가 될 때까지 진행하며, 질화막(220) 상에 증착된 폴리실리콘막(230a)은 하부의 질화막(220)이 산화 저지층으로 작용하여 초기 증착된 폴리실리콘막(230a)의 두께의 대략 2배의 두께인 400Å 두께의 산화막(230b)으로 형성되게 된다. 고온의 산화 어닐 공정 후에 산화막(230c)이 도 2b에 도시된 바와 같이, 필드 영역으로부터 산화 저지층으로 작용하는 질화막(220)의 가장 자리 부분의 패드 산화막(210) 부분까지 침투하여 형성되게 된다.Referring to FIG. 2B, a high temperature annealing process is performed. Annealing process at high temperature is to use the H 2 and O 2 gas to the oxidation step proceeds at a temperature of 1000 ℃ to 1100 ℃. The high temperature oxidation annealing process proceeds until the thickness of the oxide film 230c generated in the field region is about 2000 microseconds, and the polysilicon film 230a deposited on the nitride film 220 is oxidized at the lower portion of the nitride film 220. It acts as a barrier layer and is formed of an oxide film 230b having a thickness of 400 kHz that is approximately twice the thickness of the polysilicon film 230a initially deposited. After the high temperature oxidation annealing process, the oxide film 230c penetrates from the field region to the pad oxide film 210 portion of the edge of the nitride film 220 serving as the oxidation stop layer, as shown in FIG. 2B.

도 2c를 참조하면, 인시튜(in-situ)로 트랜치 식각 공정을 진행한다. 필드 영역으로부터 패드 산화막(210)까지 침투하여 형성된 도 2b의 산화막(230c)에 의해 트랜치 식각 후에도 트랜치의 측벽에는 버즈 비크(bird's beak)형상의 열적 산화막(230c)이 남게 된다. Referring to FIG. 2C, a trench etching process is performed in-situ. After the trench is etched by the oxide film 230c of FIG. 2B, which penetrates from the field region to the pad oxide film 210, a thermal oxide film 230c having a bird's beak shape remains on the sidewall of the trench.

도 2d를 참조하면, 트랜치가 형성된 전체 구조 상부에 트랜치 내부를 완전히 채우도록 HDP 산화물 증착막(240)을 4600Å의 두께로 형성한다. Referring to FIG. 2D, the HDP oxide deposition layer 240 is formed to a thickness of 4600 μs so as to completely fill the trench inside the entire structure where the trench is formed.

도 2e를 참조하면, CMP 공정을 사용하여 하부의 질화막(220)이 800Å 두께만큼 남도록 HDP 산화물 증착막(240)을 식각하고 질화막(220)의 일부 두께를 식각하여 평탄화시킨다. Referring to FIG. 2E, the HDP oxide deposition layer 240 is etched and the thickness of the nitride layer 220 is etched and planarized so that the lower nitride layer 220 remains 800 nm thick using the CMP process.

도 2f를 참조하면, 질화막(220)과 패드 산화막(210)을 순차적으로 식각하여 제거하고 SAC(Self-Aligned contact) 식각 및 세정 공정을 수행하여 라운딩(rounding) 형태의 트랜치 가장자리를 갖는 소자분리막이 형성된다.
Referring to FIG. 2F, a device isolation layer having a rounded trench edge is formed by sequentially etching and removing the nitride layer 220 and the pad oxide layer 210, and performing a self-aligned contact (SAC) etching and cleaning process. Is formed.

상기 설명한 바와 같이, 본 발명에 따르면, 소자분리막의 형성시에, 트랜치의 측벽에 낮은 식각비를 갖는 열적 산화물을 형성하여 후속 HF 처리 후에도 트랜치 가장자리의 침식을 최소화함으로써, 소자분리막과 활성 영역사이의 접촉 영역을 완만한 곡선으로 평탄화시킬 수 있으며, 그럼으로써, 소자의 비정상적인 동작을 현저하게 감소시킬 수 있다. As described above, according to the present invention, during the formation of the isolation layer, a thermal oxide having a low etching ratio is formed on the sidewalls of the trench to minimize erosion of the trench edges even after subsequent HF treatment, thereby reducing the The contact area can be flattened with a gentle curve, thereby significantly reducing abnormal operation of the device.

Claims (9)

반도체 기판 상부에 패드 산화막과 질화막을 형성하는 단계; Forming a pad oxide film and a nitride film over the semiconductor substrate; 상기 질화막과 상기 패드 산화막의 일부를 식각하여 하부의 반도체 기판을 노출시키는 단계; Etching a portion of the nitride layer and the pad oxide layer to expose a lower semiconductor substrate; 전체 구조 상부에 폴리실리콘막을 형성하는 단계; Forming a polysilicon film on the entire structure; 고온 어닐 공정을 실시하여 상기 노출된 반도체 기판 상부 및 내부에 산화 막을 형성하는 단계;Performing a high temperature annealing process to form an oxide film on and in the exposed semiconductor substrate; 상기 반도체 기판이 노출된 폭으로 상기 산화막 및 상기 반도체 기판의 일부를 제거하여 트랜치를 형성하면서 상기 트랜치의 측벽상에 버즈 비크 형상의 산화막을 남기는 단계; Removing the oxide film and a portion of the semiconductor substrate to a width at which the semiconductor substrate is exposed to form a trench, while leaving a buzz beak-shaped oxide film on the sidewall of the trench; 상기 트랜치 내부를 완전히 채우도록 전체 구조 상부에 HDP 산화물 증착막을 형성하는 단계;Forming an HDP oxide deposited film over the entire structure to completely fill the trench; 상기 질화막이 노출되도록 상기 HDP 산화물 증착막을 평탄화하는 단계; Planarizing the HDP oxide deposited film to expose the nitride film; 상기 질화막 및 상기 패드 산화막을 제거하는 단계; Removing the nitride film and the pad oxide film; 자기 정렬 콘택 식각 공정을 수행하는 단계; 및Performing a self-aligned contact etch process; And 세정 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 소자분리막의 형성 방법.A method of forming a device isolation film comprising the step of performing a cleaning process. 삭제delete 제1항에 있어서, 상기 폴리실리콘막을 형성할 때, 상기 폴리실리콘막의 두께는 200Å으로 형성하는 것을 특징으로 하는 소자분리막의 형성 방법.The method of claim 1, wherein when the polysilicon film is formed, the thickness of the polysilicon film is 200 kPa. 제1항에 있어서, 상기 고온 어닐 공정은 H2 및 O2 가스를 이용하며 수행하며 상기 고온 어닐 공정에 의해 형성되는 산화막의 두께는 상기 질화막 상에서 400Å이며, 상기 반도체 기판 상에서 2000Å인 것을 특징으로 하는 소자분리막의 형성 방법.The method of claim 1, wherein the high temperature annealing process is performed using H 2 and O 2 gas and the thickness of the oxide film formed by the high temperature annealing process is 400 kPa on the nitride film, and 2000 kPa on the semiconductor substrate. Method for forming device isolation film. 제1항에 있어서, 상기 고온 어닐 공정은 1000℃ 내지 1100℃의 온도에서 H2 및 O2 가스를 사용하는 산화 공정으로 진행하는 것을 특징으로 하는 소자분리막의 형성 방법.The method of claim 1, wherein the high temperature annealing process proceeds to an oxidation process using H 2 and O 2 gas at a temperature of 1000 ° C. to 1100 ° C. 7. 삭제delete 제1항에 있어서, 상기 HDP 산화물 증착막은 4600Å의 두께로 형성되는 것을 특징으로 하는 소자분리막의 형성 방법. The method of claim 1, wherein the HDP oxide deposition film is formed to a thickness of 4600Å. 제1항에 있어서, 상기 HDP 산화물 증착막을 평탄화하는 단계 이후에 남겨지는 상기 질화막의 두께는 800Å인 것을 특징으로 하는 소자분리막의 형성 방법.The method of claim 1, wherein the thickness of the nitride film remaining after the planarization of the HDP oxide deposited film is 800 kW. 삭제delete
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* Cited by examiner, † Cited by third party
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KR19990086523A (en) * 1998-05-28 1999-12-15 윤종용 Semiconductor device manufacturing method
KR20010008607A (en) * 1999-07-02 2001-02-05 김영환 Method of forming isolation layer in semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990006000A (en) * 1997-06-30 1999-01-25 김영환 Device Separation Method of Semiconductor Device
KR19990086523A (en) * 1998-05-28 1999-12-15 윤종용 Semiconductor device manufacturing method
KR20010008607A (en) * 1999-07-02 2001-02-05 김영환 Method of forming isolation layer in semiconductor device

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