KR100895824B1 - Method for forming isolation layer of semiconductor device - Google Patents

Method for forming isolation layer of semiconductor device Download PDF

Info

Publication number
KR100895824B1
KR100895824B1 KR1020020040347A KR20020040347A KR100895824B1 KR 100895824 B1 KR100895824 B1 KR 100895824B1 KR 1020020040347 A KR1020020040347 A KR 1020020040347A KR 20020040347 A KR20020040347 A KR 20020040347A KR 100895824 B1 KR100895824 B1 KR 100895824B1
Authority
KR
South Korea
Prior art keywords
oxide film
pad
trench
film
nitride film
Prior art date
Application number
KR1020020040347A
Other languages
Korean (ko)
Other versions
KR20040006322A (en
Inventor
한상규
김형식
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020020040347A priority Critical patent/KR100895824B1/en
Publication of KR20040006322A publication Critical patent/KR20040006322A/en
Application granted granted Critical
Publication of KR100895824B1 publication Critical patent/KR100895824B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS

Abstract

본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 실리콘 기판 상에 소정 두께로 패드 산화막을 형성하는 단계; 상기 패드 산화막 상에 패드 질화막을 형성하는 단계; 상기 패드 질화막과 패드 산화막을 패터닝하여 소자분리 영역에 해당하는 기판 부분을 노출시키는 단계; 상기 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계; 상기 트렌치에 인접된 패드 산화막 부분의 일부 폭이 제거되도록 HF 케미컬로 세정하는 단계; 상기 기판 결과물을 산화시켜 트렌치를 라운딩 처리함과 동시에 트렌치 표면 및 상기 패드 산화막이 제거된 기판 표면에 산화막을 형성하는 단계; 상기 산화막과 패드 질화막 및 상기 패드 산화막이 제거된 부분의 내측 상에 선형 질화막을 증착하는 단계; 상기 선형 질화막 상에 트렌치를 매립하도록 HDP 산화막을 증착하는 단계; 상기 패드 질화막이 노출될 때까지 상기 HDP 산화막을 CMP하는 단계; 및 상기 패드 질화막과 패드 산화막을 제거하는 단계를 포함하며, 본 발명에 따르면, 패드 산화막의 두께를 증가시키면서 트렌치에 인접된 패드 산화막 부분의 일부 폭을 제거하여 선형 질화막이 트렌치의 측면 안쪽에 증착되도록 증착함으로써 서브-디펙트의 발생을 방지하면서 패드 질화막 제거시의 에지 모트 발생을 방지할 수 있다. The present invention discloses a device isolation film formation method using a shallow trench isolation (STI) process. The disclosed method includes forming a pad oxide film to a predetermined thickness on a silicon substrate; Forming a pad nitride film on the pad oxide film; Patterning the pad nitride layer and the pad oxide layer to expose a substrate portion corresponding to an isolation region; Etching the exposed substrate portion to form a trench; Cleaning with HF chemical to remove a portion of the width of the pad oxide layer adjacent the trench; Oxidizing the substrate resultant to round the trench, and simultaneously forming an oxide film on the trench surface and the substrate surface from which the pad oxide film is removed; Depositing a linear nitride film on the inside of the portion where the oxide film, the pad nitride film, and the pad oxide film are removed; Depositing an HDP oxide film to fill a trench on the linear nitride film; CMPing the HDP oxide film until the pad nitride film is exposed; And removing the pad nitride film and the pad oxide film, and according to the present invention, while removing the partial width of the portion of the pad oxide film adjacent to the trench while increasing the thickness of the pad oxide film, the linear nitride film is deposited inside the side of the trench. By depositing, it is possible to prevent the generation of edge motts when removing the pad nitride film while preventing the occurrence of sub-defects.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}METHODS FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE

도 1은 종래의 문제점들을 설명하기 위한 단면도. 1 is a cross-sectional view for explaining the conventional problems.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 단면도.2A to 2E are cross-sectional views illustrating a method of forming an isolation layer in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

21 : 실리콘 기판 22 : 패드 산화막21 silicon substrate 22 pad oxide film

23 : 패드 질화막 24 : 트렌치23: pad nitride film 24: trench

25 : 산화막 26 : 선형 질화막25 oxide film 26 linear nitride film

27 : HDP 산화막 27a,27b : 소자분리막27: HDP oxide film 27a, 27b: device isolation film

본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, 서브-디펙트(sub-defect) 발생을 방지하면서 패드질화막 제거시의 에지-모트(edge moat) 발생을 방지하기 위한 방법에 관한 것이다. The present invention relates to a method of forming a device isolation film of a semiconductor device using a shallow trench isolation (STI) process, and more particularly, to an edge-mote when removing a pad nitride film while preventing sub-defect generation. It relates to a method for preventing the occurrence of edge moat).                         

주지된 바와 같이, 최근의 반도체 소자는 소자들간의 전기적 분리를 위한 소자분리막의 형성을 위해 STI(Shallow Trench Isolation) 공정을 이용하고 있다.As is well known, recent semiconductor devices use a shallow trench isolation (STI) process for forming an isolation layer for electrical isolation between devices.

이것은 기존의 로코스(LOCOS) 공정에 의한 소자분리막이 그 가장자리 부분에 새부리 형상의 버즈-빅(bird's-beak)을 갖는 것과 관련해서 소자 형성 면적을 줄이는 단점이 있는 반면, 상기 STI 공정에 의한 소자분리막은 작은 폭으로의 형성이 가능하기 때문이다. This has the disadvantage of reducing the device formation area in connection with the conventional LOCOS device isolation film having a bird's-beak of the beak shape at the edge thereof, while the device by the STI process This is because the separator can be formed in a small width.

이하, 종래의 STI 공정을 공정을 이용한 소자분리막 형성방법을 간략하게 설명하도록 한다. Hereinafter, a method of forming an isolation layer using a conventional STI process will be briefly described.

먼저, 실리콘 기판 상에 패드 산화막과 패드 질화막을 차례로 형성한 다음, 상기 막들을 패터닝하여 소자분리 영역에 해당하는 기판 부분을 노출시키고, 이어서, 노출된 기판 부분을 식각하여 트렌치를 형성한다. First, a pad oxide film and a pad nitride film are sequentially formed on a silicon substrate, and then the films are patterned to expose a substrate portion corresponding to an isolation region, and then the exposed substrate portion is etched to form a trench.

다음으로, 트렌치 식각시에 발생된 데미지(dmage)를 회복시킴과 동시에 트렌치의 라운딩(rounding)을 위해 산화 공정을 수행하고, 이어서, 상기 트렌치를 매립하도록 기판 상에 HDP(High Density Plasma) 산화막을 증착한 후, 상기 HDP 산화막의 표면을 CMP(Chemical Mechanical Polishing)하여 소자분리막을 형성한다. Next, an oxidation process is performed to recover the damage generated during the trench etching and at the same time to round the trench, and then a high density plasma (HDP) oxide film is deposited on the substrate to fill the trench. After the deposition, the surface of the HDP oxide film is chemical mechanical polishing (CMP) to form a device isolation film.

그리고나서, 상기 패드 질화막과 패드 산화막을 제거한다. Then, the pad nitride film and the pad oxide film are removed.

그러나, 종래의 STI 공정을 이용한 소자분리막 형성방법에 따르면, 트렌치 형성 후 액티브 영역의 가장자리는 샤프(sharp)한 형상을 갖게 되는데, 이러한 구조에서는 트렌치 식각시에 발생된 식각 스트레스(etch stress), 후속 공정중 산화 공정시의 부피 팽창(volume expansion)에 의한 열적 스트레스(thermal stress), 트렌치 매립을 위한 HDP 산화막 증착시의 기계적 스트레스(mechanical stress) 등이 트렌치 하단 코너부에 집중됨으로써, 이 부위에서 전위(dislocation)와 같은 서브-디펙트(sub-defect)가 발생하게 되며, 결국, 이러한 서브-디펙트로 인해 누설 전류 특성과 같은 소자 특성 저하는 물론 수율 저하가 야기된다. However, according to the conventional method of forming a device isolation layer using the STI process, the edge of the active region has a sharp shape after the trench is formed. In such a structure, the etch stress generated during the trench etching, Thermal stress due to volume expansion during the oxidation process during the process, and mechanical stress during deposition of the HDP oxide film for trench filling are concentrated at the lower corners of the trench. Sub-defects such as (dislocation) occur, and eventually, such sub-defects cause deterioration of device characteristics such as leakage current characteristics, as well as a decrease in yield.

한편, 스트레지스 집중에 의한 서브-디펙트의 발생을 방지하기 위해, 종래에는 트렌치 식각 후 스트레스 완화용 베리어막으로서 박막의 선형 질화막을 증착하는 기술이 제안되었다.On the other hand, in order to prevent the occurrence of sub-defects due to concentration concentration, a technique for depositing a linear nitride film of a thin film as a barrier film for stress relief after trench etching has been proposed.

그러나, 이 기술에 따르면, 선형 질화막이 후속 열처리 공정에서 발생되는 스트레스 및 HDP 산화막 증착시에 발생되는 스트레스를 완화시켜 서브-디펙트의 유발은 방지할 수 있지만, 식각 장벽으로 이용된 패드 질화막의 식각 과정에서, 도 1에 도시된 바와 같이, 소자분리막(12)의 상단 가장자리에 에지 모트(edge moat : A)가 발생됨으로써 소자 특성에 치명적인 문제를 유발할 수 있다. However, according to this technique, although the linear nitride film can alleviate the stress generated in the subsequent heat treatment process and the stress generated during the deposition of the HDP oxide, it can prevent the occurrence of the sub-defect, but the etching of the pad nitride film used as the etching barrier In the process, as shown in FIG. 1, an edge moat (A) is generated at the top edge of the device isolation layer 12, which may cause a fatal problem in device characteristics.

자세하게, STI 공정에 있어서 패드 질화막의 식각은 제거될 질화막 두께의 2배 내지 3배의 두께를 제거할 수 있는 시간 동안 진행되는데, 이러한 조건으로 패드 질화막을 식각하게 되면, 노출된 선형 질화막 부분이 함께 식각되는 현상이 일어나며, 이에 따라, 깊은 에지 모트(A)가 발생하게 된다. In detail, in the STI process, the etching of the pad nitride film is performed for a time capable of removing a thickness of two to three times the thickness of the nitride film to be removed, and when the pad nitride film is etched under such conditions, the exposed linear nitride film portion is held together. Etching occurs, whereby a deep edge moat A is generated.

그런데, 이러한 에지 모트(A)는 그 자체로 소자 특성에 영향을 미칠 수 있음은 물론, 후속의 게이트 공정에서 그 내부에 폴리 잔여물(residue)이 남음으로써 쇼트 발생 및 누설 전류를 증가시키는 등의 문제를 일으킬 수 있다. However, the edge mort A may not only affect device characteristics by itself, but also may increase short generation and leakage current by leaving a poly residue therein in a subsequent gate process. It can cause problems.                         

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 서브-디펙트의 발생을 방지하면서 패드질화막 제거시 에지-모트의 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다. Accordingly, the present invention has been made to solve the above problems, to provide a method of forming a device isolation film of a semiconductor device capable of preventing the generation of edge-mott when removing the pad nitride film while preventing the occurrence of sub-defects. The purpose is.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘 기판 상에 소정 두께로 패드 산화막을 형성하는 단계; 상기 패드 산화막 상에 패드 질화막을 형성하는 단계; 상기 패드 질화막과 패드 산화막을 패터닝하여 소자분리 영역에 해당하는 기판 부분을 노출시키는 단계; 상기 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계; 상기 트렌치에 인접된 패드 산화막 부분의 일부 폭이 제거되도록 HF 케미컬로 세정하는 단계; 상기 기판 결과물을 산화시켜 트렌치를 라운딩 처리함과 동시에 트렌치 표면 및 상기 패드 산화막이 제거된 기판 표면에 산화막을 형성하는 단계; 상기 산화막과 패드 질화막 및 상기 패드 산화막이 제거된 부분의 내측 상에 선형 질화막을 증착하는 단계; 상기 선형 질화막 상에 트렌치를 매립하도록 HDP 산화막을 증착하는 단계; 상기 패드 질화막이 노출될 때까지 상기 HDP 산화막을 CMP하는 단계; 및 상기 패드 질화막과 패드 산화막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다. In order to achieve the above object, the present invention, forming a pad oxide film to a predetermined thickness on a silicon substrate; Forming a pad nitride film on the pad oxide film; Patterning the pad nitride layer and the pad oxide layer to expose a substrate portion corresponding to an isolation region; Etching the exposed substrate portion to form a trench; Cleaning with HF chemical to remove a portion of the width of the pad oxide layer adjacent the trench; Oxidizing the substrate resultant to round the trench, and simultaneously forming an oxide film on the trench surface and the substrate surface from which the pad oxide film is removed; Depositing a linear nitride film on the inside of the portion where the oxide film, the pad nitride film, and the pad oxide film are removed; Depositing an HDP oxide film to fill a trench on the linear nitride film; CMPing the HDP oxide film until the pad nitride film is exposed; And removing the pad nitride film and the pad oxide film.

여기서, 상기 패드 산화막은 400∼500Å 두께로 형성하며, 상기 HF 세정은 상기 트렌치에 인접된 패드 산화막의 550∼650Å의 폭이 제거되는 조건으로 수행하고, 상기 트렌치의 라운딩 처리 및 산화막 형성을 위한 기판 산화는 50∼150Å의 산화막이 형성되도록 하는 조건으로 수행하며, 그리고, 상기 선형 질화막은 40∼100Å의 두께로 증착한다. Here, the pad oxide film is formed to a thickness of 400 ~ 500Å, the HF cleaning is carried out under the condition that the width of 550 ~ 650Å of the pad oxide film adjacent to the trench is removed, the substrate for the rounding process and the oxide film formation of the trench Oxidation is carried out under conditions such that an oxide film of 50 to 150 kV is formed, and the linear nitride film is deposited to a thickness of 40 to 100 kPa.

본 발명에 따르면, 패드 산화막의 두께를 증가시키면서 트렌치에 인접된 패드 산화막 부분의 일부 폭을 제거하여 선형 질화막이 트렌치의 측면 안쪽에 증착되도록 증착함으로써 서브-디펙트의 발생을 방지하면서 패드 질화막 제거시의 에지 모트 발생도 방지할 수 있다. According to the present invention, when the pad nitride film is removed while increasing the thickness of the pad oxide film, a portion of the pad oxide film adjacent to the trench is removed to deposit a linear nitride film to be deposited inside the side of the trench, thereby preventing the occurrence of sub-defects. It is also possible to prevent the generation of edge mortgages.

(실시예)(Example)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 2A through 2E are cross-sectional views illustrating processes of forming a device isolation layer of a semiconductor device according to an embodiment of the present invention.

도 2a를 참조하면, 실리콘 기판(21) 상에 패드 산화막(22)을 형성한다. 이때, 상기 패드 산화막(22)은 통상의 두께 보다는 두껍게, 예컨데, 140Å 보다 두껍게 400∼500Å 두께로 형성한다. 이어서, 상기 패드 산화막(22) 상에 900∼1100Å, 바람직하게 1000Å 두께로 패드 질화막(23)을 증착한다. 그런다음, 공지의 포토리소그라피 공정에 따라 상기 패드 질화막(23)과 패드 산화막(22)을 패터닝하여 소자분리 영역에 해당하는 기판 부분을 노출시키고, 이어, 노출된 기판 부분을 식각하여 트렌치(24)를 형성한다. Referring to FIG. 2A, a pad oxide film 22 is formed on the silicon substrate 21. At this time, the pad oxide film 22 is formed to be thicker than the usual thickness, for example, 400 to 500 kPa thicker than 140 kPa. Subsequently, a pad nitride film 23 is deposited on the pad oxide film 22 to a thickness of 900 to 1100 kPa, preferably 1000 kPa. Then, the pad nitride layer 23 and the pad oxide layer 22 are patterned to expose a substrate portion corresponding to the device isolation region according to a known photolithography process, and then the exposed substrate portion is etched to form a trench 24. To form.

도 2b를 참조하면, 트렌치(24)에 인접된 패드 산화막 부분의 소정 폭, 예컨데, 550∼650Å, 바람직하게 600Å 정도의 폭이 제거되도록 상기 기판 결과물에 대해 HF 케미컬을 이용한 세정을 수행한다. 그런다음, 트렌치 식각시의 식각 데미지를 회복시키고, 그리고, 트렌치(24)의 라운딩(rounding) 처리가 이루어지도록 상기 기판 결과물에 대해 산화 공정을 수행하고, 이를 통해, 상기 트렌치(24)의 표면 및 상기 패드 산화막(22)이 제거된 부분의 기판 표면 상에 산화막(25)을 형성한다. 이때, 상기 산화 공정은 50∼150Å, 바람직하게 100Å의 산화막(25)이 형성되도록 하는 조건(target)으로 수행함이 바람직한다. Referring to FIG. 2B, cleaning with HF chemical is performed on the substrate resultant to remove a predetermined width of a portion of the pad oxide film adjacent to the trench 24, for example, about 550 to 650 Å, preferably about 600 Å. Then, the etching damage during the etching of the trench is recovered, and an oxidation process is performed on the substrate resultant so that the rounding treatment of the trench 24 is performed, thereby, the surface of the trench 24 and An oxide film 25 is formed on the surface of the substrate where the pad oxide film 22 is removed. At this time, the oxidation process is preferably carried out under the condition (target) to form the oxide film 25 of 50 ~ 150Å, preferably 100Å.

도 2c를 참조하면, 상기 기판 결과물 상에 PECVD 또는 LPCVD 방식 등의 증착 방식을 이용해서 스트레스 완화용 베리어막으로서 선형 질화막(26)을 40∼100Å 두께로 증착하고, 그런다음, 트렌치를 완전 매립하도록 HDP 산화막(27)을 증착한다. 여기서, 상기 선형 질화막(26)은 산화막(25) 및 패드 질화막(23) 상에는 물론 패드 산화막(22)이 제거된 부분, 즉, 트렌치(24)의 측면 안쪽에도 증착된다. Referring to FIG. 2C, a linear nitride film 26 is deposited to a thickness of 40 to 100 microseconds as a barrier layer for stress relief using a deposition method such as PECVD or LPCVD method on the substrate resultant, and then the trench is completely filled. An HDP oxide film 27 is deposited. Here, the linear nitride film 26 is deposited on the oxide film 25 and the pad nitride film 23 as well as the portion where the pad oxide film 22 is removed, that is, inside the side surface of the trench 24.

도 2d를 참조하면, 패드 질화막이 노출될 때까지 상기 HDP 산화막의 표면을 CMP하고, 이를 통해, 소자분리막(27a)을 형성한다. Referring to FIG. 2D, the surface of the HDP oxide film is CMP until the pad nitride film is exposed, thereby forming an isolation layer 27a.

도 2e를 참조하면, 식각 장벽으로 이용된 패드 질화막을 인산(H3PO4)을 이용한 습식 식각 공정을 통해 제거하고, 이어서, HF를 이용한 습식 세정을 통해 패드 산화막을 제거하여 본 발명에 따른 소자분리막(27b)의 형성을 완성한다. Referring to FIG. 2E, the pad nitride layer used as the etch barrier is removed through a wet etching process using phosphoric acid (H 3 PO 4 ), and then the pad oxide layer is removed by wet cleaning using HF to remove the pad nitride layer. The formation of the separator 27b is completed.

여기서, 선형 질화막(26)은 트렌치(24)의 측면 안쪽에도 증착되었기 때문에, 상기 패드 질화막 식각시, 인산 케미컬의 이동 경로가 길어져 소자분리막(27b) 상단 가장자리에서의 에지 모트는 발생되지 않는다. Here, since the linear nitride layer 26 is also deposited inside the side surface of the trench 24, when the pad nitride layer is etched, the movement path of the phosphate chemical is long, so that the edge mott at the upper edge of the device isolation layer 27b is not generated.

결국, 본 발명의 방법은 패드 산화막의 두께를 기존 보다 증가시킨 후에 HF 세정을 통해 일부 폭을 제거하여 선형 질화막이 트렌치의 측면 안쪽에 증착되도록 함으로써, 패드 질화막의 제거시, 인산 케미컬의 이동 경로를 증가시켜 스트레스에 기인된 서브-디펙트의 발생을 방지할 수 있음은 물론 소자분리막 상단 가장자리에서의 에지 모트 발생을 방지할 수 있으며, 그래서, STI 공정의 적용에 따른 문제들을 해결할 수 있다. As a result, the method of the present invention increases the thickness of the pad oxide film, and then removes a portion of the width through HF cleaning so that the linear nitride film is deposited inside the side of the trench. In addition, it is possible to prevent the occurrence of the sub-defect due to the stress, as well as to prevent the generation of edge mortism at the top edge of the isolation layer, thereby solving the problems caused by the application of the STI process.

본 발명의 다른 실시예로서, 상기한 실시예에 더하여 스트레스 완화용 베리어막으로서 선형 질화막 대신에 동일 두께로 선형 질산화막을 증착할 수도 있다. As another embodiment of the present invention, in addition to the above embodiment, a linear nitride oxide film may be deposited with the same thickness instead of the linear nitride film as the barrier film for stress relaxation.

이 경우, 질산화막은 질화막에 비해 인산(H3PO4)에 대한 식각 속도가 상대적으로 낮기 때문에, 이렇게 스트레스 완화용 베리어막으로서 선형 질산화막을 증착하게 되면, 패드 질화막의 식각시, 인산 케미컬의 이동 경로가 길어진 것에 더하여 질화막과 질산화막간의 식각 속도 차이로 인해 소자분리막 상단 가장자리에서의 에지 모트는 더욱 방지될 수 있다. In this case, since the etch rate for phosphoric acid (H 3 PO 4 ) is relatively lower than that of the nitride film, when the linear nitride film is deposited as the barrier film for stress relaxation, the path of the phosphate chemical is etched when the pad nitride film is etched. In addition to the longer elongation, the edge mott at the top edge of the isolation layer may be further prevented due to the difference in etching speed between the nitride film and the nitride film.

이상에서와 같이, 본 발명은 패드 산화막의 두께를 증가시키면서 트렌치 인접 부분의 일부 폭을 제거하여 선형 질화막이 트렌치 안쪽에 증착되도록 함으로써, 스트레스 완화용 베리어막의 존재로 인해 후속 열처리 공정 및 HDP 산화막 증착 공정시의 스트레스로 인한 서브-디펙트의 발생을 방지할 수 있으며, 아울러, 소자분리막에서의 에지 모트 발생도 방지할 수 있다. As described above, the present invention removes a part of the width of the adjacent portion of the trench while increasing the thickness of the pad oxide layer so that the linear nitride layer is deposited inside the trench. It is possible to prevent the occurrence of sub-defects due to the stress of the city, and also to prevent the generation of edge mortism in the device isolation film.

따라서, 본 발명은 소자분리막 자체의 신뢰성은 물론 소자 특성을 향상시킬 수 있으며, 또한, 제조수율도 향상시킬 수 있다. Therefore, the present invention can improve the device characteristics as well as the reliability of the device isolation film itself, and also improve the manufacturing yield.

기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다. In addition, this invention can be implemented in various changes in the range which does not deviate from the summary.

Claims (7)

실리콘 기판 상에 소정 두께로 패드 산화막을 형성하는 단계; Forming a pad oxide film to a predetermined thickness on the silicon substrate; 상기 패드 산화막 상에 패드 질화막을 형성하는 단계; Forming a pad nitride film on the pad oxide film; 상기 패드 질화막과 패드 산화막을 패터닝하여 소자분리 영역에 해당하는 기판 부분을 노출시키는 단계; Patterning the pad nitride layer and the pad oxide layer to expose a substrate portion corresponding to an isolation region; 상기 노출된 기판 부분을 식각하여 트렌치를 형성하는 단계; Etching the exposed substrate portion to form a trench; 상기 트렌치에 인접된 패드 산화막의 일부 폭이 제거되도록 HF 케미컬로 세정하는 단계; Cleaning with HF chemical to remove a portion of the width of the pad oxide film adjacent the trench; 상기 트렌치에 인접된 패드 산화막의 일부 폭이 제거된 기판 결과물을 산화시켜 트렌치를 라운딩 처리함과 동시에 트렌치 표면 및 상기 패드 산화막이 제거된 기판 표면에 산화막을 형성하는 단계; Oxidizing the substrate resulting from the removal of a portion of the pad oxide film adjacent to the trench to round the trench, thereby forming an oxide film on the trench surface and the substrate surface from which the pad oxide film is removed; 상기 산화막과 패드 질화막 및 상기 패드 산화막이 제거된 부분의 내측 상에 선형 질화막을 증착하는 단계; Depositing a linear nitride film on the inside of the portion where the oxide film, the pad nitride film, and the pad oxide film are removed; 상기 선형 질화막 상에 트렌치를 매립하도록 HDP 산화막을 증착하는 단계; Depositing an HDP oxide film to fill a trench on the linear nitride film; 상기 패드 질화막이 노출될 때까지 상기 HDP 산화막을 CMP하는 단계; 및 CMPing the HDP oxide film until the pad nitride film is exposed; And 상기 패드 질화막과 패드 산화막을 제거하는 단계;Removing the pad nitride film and the pad oxide film; 를 포함하며, Including; 상기 HF 케미컬을 이용한 세정은 상기 트렌치에 인접된 패드 산화막의 550∼650Å의 폭이 제거되는 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법. The method of forming a device isolation film of a semiconductor device according to claim 1, wherein the cleaning using the HF chemical is performed under the condition that a width of 550 to 650 의 of a pad oxide film adjacent to the trench is removed. 제 1 항에 있어서, 상기 패드 산화막은 400∼500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법. 2. The method of claim 1, wherein the pad oxide film is formed to a thickness of 400 to 500 kHz. 삭제delete 제 1 항에 있어서, 상기 트렌치의 라운딩 처리 및 산화막 형성을 위한 기판 산화는 50∼150Å의 산화막이 형성되도록 하는 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법. 2. The method of claim 1, wherein the trench is rounded and the substrate is oxidized to form an oxide film. 제 1 항에 있어서, 상기 선형 질화막은 40∼100Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법. The method of claim 1, wherein the linear nitride film is deposited to a thickness of 40 to 100 GPa. 삭제delete 삭제delete
KR1020020040347A 2002-07-11 2002-07-11 Method for forming isolation layer of semiconductor device KR100895824B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020040347A KR100895824B1 (en) 2002-07-11 2002-07-11 Method for forming isolation layer of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020040347A KR100895824B1 (en) 2002-07-11 2002-07-11 Method for forming isolation layer of semiconductor device

Publications (2)

Publication Number Publication Date
KR20040006322A KR20040006322A (en) 2004-01-24
KR100895824B1 true KR100895824B1 (en) 2009-05-08

Family

ID=37316231

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020040347A KR100895824B1 (en) 2002-07-11 2002-07-11 Method for forming isolation layer of semiconductor device

Country Status (1)

Country Link
KR (1) KR100895824B1 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100672754B1 (en) * 2004-05-10 2007-01-22 주식회사 하이닉스반도체 Method for making semiconductor device having trench isolation
KR100607330B1 (en) 2004-10-25 2006-07-28 에스티마이크로일렉트로닉스 엔.브이. Method of forming an isolation layer in a semiconductor device
CN114975230B (en) * 2022-07-26 2022-11-15 广州粤芯半导体技术有限公司 Semiconductor device manufacturing method and semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010064324A (en) * 1999-12-29 2001-07-09 박종섭 Method for forming isolation layer of semiconductor device using trench technology
KR20020002723A (en) * 2000-06-30 2002-01-10 박종섭 Method for forming an isolation layer of a semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010064324A (en) * 1999-12-29 2001-07-09 박종섭 Method for forming isolation layer of semiconductor device using trench technology
KR20020002723A (en) * 2000-06-30 2002-01-10 박종섭 Method for forming an isolation layer of a semiconductor device

Also Published As

Publication number Publication date
KR20040006322A (en) 2004-01-24

Similar Documents

Publication Publication Date Title
KR100543455B1 (en) Method for forming trench isolation in semiconductor device
KR100567022B1 (en) Method for forming isolation layer of semiconductor device using trench technology
KR20020042251A (en) Fabrication method of isolation structure for semiconductor device
KR100895824B1 (en) Method for forming isolation layer of semiconductor device
KR100355870B1 (en) Shallow trench isolation manufacturing method of semiconductor devices
KR100272274B1 (en) Method for isolating element in semiconductor device
KR101127033B1 (en) Semiconductor Device and Method for Forming STI Type Device Isolation Film of Semiconductor Device
KR100779398B1 (en) Method of forming a device isolation film in a semiconductor device
KR100733693B1 (en) Method of forming a isolation layer in semiconductor device
KR100687859B1 (en) Method for forming the Isolation Layer of Semiconductor Device
KR100446279B1 (en) Method of etching trench of semiconductor device for forming isolation layer by using shallow trench
KR100687855B1 (en) Method for forming the Isolation Layer
KR20010002305A (en) Shallow trench isolation manufacturing method
KR100587597B1 (en) Method for forming isolation layer of semiconductor device
KR100607762B1 (en) Method for forming shallow trench isolation of semiconductor element
KR100277435B1 (en) How to Form Trench Isolation in Semiconductor Devices
KR100474863B1 (en) Method of forming an isolation layer in a semiconductor device
KR100561974B1 (en) A Manufacturing Method of Semiconductor Element
KR101034094B1 (en) Semiconductor device manufacturing method for preventing divot
KR100632053B1 (en) Method for fabricating a shallow trench isolation of a semiconductor device
KR100881414B1 (en) Method for forming isolation layer of semiconductor device
KR100541707B1 (en) Method for forming isolation layer of semiconductor device
KR0168122B1 (en) Manufacturing method of semiconductor device
KR20050002511A (en) Method for forming isolation layer of semiconductor device
KR20040006321A (en) Method for forming isolation layer of semiconductor device

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130325

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140318

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160318

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170316

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180316

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20190318

Year of fee payment: 11