KR101034094B1 - Semiconductor device manufacturing method for preventing divot - Google Patents

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Abstract

본 발명은 반도체 소자의 소자 분리막 형성시 트렌치에 매립되는 절연막의 가장자리부에 형성되는 디봇 주변의 반도체 기판 상부의 일부를 제거하여 디봇의 하단부와 동일한 높이가 되도록 형성함으로써 디봇에 의해 유발되는 반도체 소자 불량의 문제를 방지할 수 있도록 하는 디봇 방지를 위한 반도체 소자 제조방법에 관한 것이다.According to the present invention, a semiconductor device defect caused by a divot is formed by removing a portion of an upper portion of a semiconductor substrate around a divot formed at an edge of an insulating layer embedded in a trench when forming a device isolation layer of the semiconductor element so as to have the same height as a lower end of the divot. The present invention relates to a method of manufacturing a semiconductor device for preventing the dibot to prevent the problem of.

이를 실현하기 위한 본 발명의 디봇 방지를 위한 반도체 소자 제조방법은, 반도체 기판상에 형성되는 반도체 소자간을 분리하여 절연시키기 위한 STI 공정에서 트렌치 내부에 매립된 절연막 양측에서의 디봇 발생을 방지하기 위한 반도체 소자 제조방법에 있어서, 반도체 소자가 형성될 활성 영역을 이루는 반도체 기판의 상부에 디봇 제거용 산화막을 형성하는 단계; 상기 디봇 제거용 산화막이 형성된 반도체 기판을 열처리하여 상기 반도체 기판 상부의 실리콘에 산화막을 성장시키는 단계;및 상기 반도체 기판 상부의 산화막을 세정 공정을 통해 제거하는 단계;를 포함하여 이루어지되, 상기 트렌치 내부에 매립되는 절연막은 HTO 또는 MTO로 이루어진 것을 특징으로 한다.The semiconductor device manufacturing method for preventing the divot of the present invention for realizing this is to prevent the generation of divot on both sides of the insulating film embedded in the trench in the STI process to isolate and insulate the semiconductor devices formed on the semiconductor substrate A method of manufacturing a semiconductor device, comprising: forming an oxide film for removing a divot on an upper portion of a semiconductor substrate forming an active region in which a semiconductor device is to be formed; Heat-treating the semiconductor substrate on which the oxide film for divot removal is formed to grow an oxide film on silicon on the semiconductor substrate; and removing the oxide film on the semiconductor substrate through a cleaning process; The insulating film embedded in the is characterized in that consisting of HTO or MTO.

STI, 디봇, 디봇 방지용 산화막, 세정 공정. STI, divot, divot preventing oxide, cleaning process.

Description

디봇 방지를 위한 반도체 소자 제조방법{Semiconductor device manufacturing method for preventing divot}Semiconductor device manufacturing method for preventing divot

본 발명은 디봇 방지를 위한 반도체 소자 제조방법에 관한 것으로서, 더욱 상세하게는 반도체 소자의 소자 분리막 형성시 트렌치에 매립되는 절연막의 가장자리부에 형성되는 디봇 주변의 반도체 기판 상부의 일부를 제거하여 디봇의 하단부와 동일한 높이가 되도록 형성함으로써 디봇에 의해 유발되는 반도체 소자 불량의 문제를 방지할 수 있도록 하는 디봇 방지를 위한 반도체 소자 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device for preventing the bot, and more particularly, to remove the portion of the upper portion of the semiconductor substrate around the divot formed at the edge of the insulating film embedded in the trench when forming the device isolation layer of the semiconductor device The present invention relates to a method for manufacturing a semiconductor device for preventing the bot to prevent the problem of the semiconductor device defect caused by the divot by forming the same height as the lower end.

일반적으로 반도체 소자의 고집적화에 따른 패턴의 미세화는 반도체 공정에 전반적으로 적용된다. 능동 소자를 분리시키는 소자 분리막은 종래 실리콘 부분산화법(LOCOS; local oxidation of silicon)에 의하여 수행되어 왔으나, 이러한 실리콘 부분산화법을 이용하면 소자 분리 영역이 차지하는 면적이 크기 때문에 미세화에 한계가 있을 뿐만 아니라 질화막 측면으로 산소가 일부 침투하여 질화막 측면 하부에 산화막이 형성되어 질화막의 가장자리가 약간 들어 올라가게 되는 버즈 비크(Bird's beak)가 발생되는 문제점이 있었다.In general, miniaturization of a pattern due to high integration of semiconductor devices is generally applied to semiconductor processes. Although the device isolation film that separates the active device has been conventionally performed by local oxidation of silicon (LOCOS), the silicon partial oxidation method has a limitation in miniaturization and a nitride film because of the large area occupied by the device isolation region. Oxygen is partially formed at the lower side of the nitride layer to penetrate the side surface, and thus, the edge of the nitride layer is slightly raised, thereby causing a bird's beak.

따라서 이러한 문제점을 극복하기 위해 대두된 기술로서, 최근에는 점유면적을 상대적으로 작게 유지할 수 있는 셸로우 트렌치 아이솔레이션(shallow trench isolation, 이하 'STI'라 한다) 방식으로 소자 분리막을 형성하는 방식이 도입되어 적용범위가 확대되고 있다.Therefore, as a technology emerging to overcome such a problem, a method of forming a device isolation layer using shallow trench isolation (STI), which can maintain a relatively small footprint, has been introduced. The scope of application is expanding.

상기 STI 방식은 반도체 기판의 특정 영역을 선택적으로 식각하여 트렌치를 형성한 다음, 상기 트렌치에 절연물질을 매립하여 소자를 분리시키는 방식을 말한다.The STI method is a method of selectively etching a specific region of a semiconductor substrate to form a trench, and then embedding an insulating material in the trench to isolate a device.

도 1a 내지 도 1h는 종래 STI 공정을 이용한 소자 분리막 형성 단계에서부터 게이트 형성을 위한 폴리실리콘층의 증착 단계까지의 공정 단계를 설명하기 위한 단면도이다.1A to 1H are cross-sectional views illustrating a process step from forming a device isolation layer using a conventional STI process to depositing a polysilicon layer for forming a gate.

종래 STI 공정은 먼저 도 1a에 도시된 바와 같이 반도체 기판(10)위에 패드 산화막(20)과 질화막(30)을 순차로 적층시킨다. 여기서 패드 산화막(20)은 선택적 산화를 위한 마스크 물질로 쓰이는 질화막(30)이 고온의 산화 공정에서 반도체 기판(10)에 가하는 열적 스트레스를 완화하기 위한 역할을 수행하게 되며, 질화막(30)은 STI 산화막 식각과정 동안 활성 영역을 보호하는 하드 마스크로서의 역할을 수행하면서 동시에 화학적·기계적 평탄화 과정(CMP)에서 연마정지층으로서의 역할도 수행하게 된다.In the conventional STI process, the pad oxide film 20 and the nitride film 30 are sequentially stacked on the semiconductor substrate 10 as shown in FIG. 1A. In this case, the pad oxide film 20 serves to relieve thermal stress applied to the semiconductor substrate 10 in the high temperature oxidation process by the nitride film 30 used as a mask material for selective oxidation, and the nitride film 30 is an STI. While acting as a hard mask to protect the active region during the oxide etching process, it also serves as a polishing stop layer in the chemical and mechanical planarization process (CMP).

다음으로 도 1b에 도시된 바와 같이 질화막(30)의 상부에 포토레지스트를 도포한 후, 반도체 소자 분리를 위한 패턴이 형성된 마스크로 노광, 현상공정을 통하여 포토레지스트 패턴(40)을 형성하고, 상기 포토레지스트 패턴(40)을 식각 마스크 로 사용하여 상부가 노출된 질화막(30)과 패드 산화막(20) 및 반도체 기판(10)을 순차로 식각하여 트렌치(50)를 형성한다.Next, as shown in FIG. 1B, after the photoresist is applied on the nitride film 30, the photoresist pattern 40 is formed through an exposure and development process using a mask in which a pattern for semiconductor device separation is formed. Using the photoresist pattern 40 as an etching mask, the trench 50 is formed by sequentially etching the nitride layer 30, the pad oxide layer 20, and the semiconductor substrate 10 with the top exposed.

식각과정은 먼저 CHF3 또는 CF4 를 이용하여 노광부의 질화막(30)과 패드 산화막(20)을 제거한 다음, 남아있는 질화막(30)과 패드 산화막(20)을 마스크로 사용하여 Cl2 또는 BCl3 를 이용하여 반도체 기판(10)을 소정 깊이까지 식각하게 된다.The etching process first removes the nitride layer 30 and the pad oxide layer 20 of the exposed portion using CHF 3 or CF 4, and then uses the remaining nitride layer 30 and the pad oxide layer 20 as a mask to remove Cl 2 or BCl 3. Using to etch the semiconductor substrate 10 to a predetermined depth.

그 다음으로, 도 1c에 도시된 바와 같이 트렌치(50)의 실리콘과 증착될 산화물(70) 사이의 경계면을 향상시키기 위하여 상기 트렌치(50)의 노출된 표면에 라이너 산화막(60)을 형성하고, 상기 트렌치(50)의 내부를 포함한 질화막(30)의 상부 전면에 산화물(70)을 두껍게 증착시키게 된다.Next, as shown in FIG. 1C, a liner oxide layer 60 is formed on the exposed surface of the trench 50 to improve the interface between the silicon of the trench 50 and the oxide 70 to be deposited. The oxide 70 is thickly deposited on the entire upper surface of the nitride film 30 including the inside of the trench 50.

상기 산화물(70) 증착은 일반적으로 저압 화학기상증착(LPCVD)로를 사용하는 확산 또는 다양한 산화막 CVD를 사용하는 박막공정에서 수행된다.The oxide 70 deposition is generally performed in a thin film process using diffusion or various oxide film CVD using low pressure chemical vapor deposition (LPCVD).

다음으로, 도 1d에 도시된 바와 같이 화학적·기계적 평탄화(CMP) 공정을 통해 반도체 기판 상부면을 평탄화시킨다. CMP 과정을 통하여 질화막(30)의 상부면까지 연마되어 소자 분리 영역에 절연막(70a)을 형성하게 된다. Next, as illustrated in FIG. 1D, the semiconductor substrate upper surface is planarized through a chemical and mechanical planarization (CMP) process. Through the CMP process, the upper surface of the nitride film 30 is polished to form the insulating film 70a in the device isolation region.

그 후, 상기 질화막(30)은 인산용액(H3PO4)를 사용한 습식식각 공정을 통해 제거하게 되며, 상기 질화막(30)이 제거된 후 하부에 노출된 패드 산화막(20)은 불산(HF)을 사용한 세정 공정을 통해 제거된다.Thereafter, the nitride layer 30 is removed through a wet etching process using a phosphoric acid solution (H 3 PO 4 ), and after the nitride layer 30 is removed, the pad oxide layer 20 exposed to the lower portion is hydrofluoric acid (HF). It is removed through a cleaning process using).

이 때, 도 1e에 도시된 바와 같이 상기 패드 산화막(20)의 제거시에 사용되는 불산(HF)은 CVD 공정으로 증착되어 막질이 치밀하지 못한 절연막(70b)의 양측단 을 식각하게 되어 움푹 파인 형상의 디봇(80, Divot)을 형성하게 된다.At this time, as illustrated in FIG. 1E, hydrofluoric acid (HF) used to remove the pad oxide film 20 is deposited by a CVD process to etch both ends of the insulating film 70b having a poor film quality. The divot 80 has a shape.

다음으로, 도 1f에 도시된 바와 같이 반도체 소자가 형성될 활성 영역의 상부에 스크린 산화막(90)을 도포하고 문턱전압(threshold voltage) 등의 조절을 위한 이온주입을 실시하게 되며, 이온주입이 완료되면 도 1g에 도시된 바와 같이 불산(HF)을 이용한 세정을 통해 스크린 산화막(90)을 제거하게 된다.Next, as illustrated in FIG. 1F, the screen oxide layer 90 is coated on the active region where the semiconductor device is to be formed, and ion implantation for adjusting a threshold voltage is performed, and ion implantation is completed. As shown in FIG. 1G, the screen oxide layer 90 is removed by cleaning with hydrofluoric acid (HF).

그 후, 도 1h에 도시된 바와 같이 세정된 반도체 기판(10)의 활성 영역의 상부에 게이트 산화막(100)을 형성한 후, 반도체 기판(10)의 전면에 게이트 컨덕터의 형성을 위한 폴리실리콘층(110)을 증착하게 된다.Thereafter, after forming the gate oxide film 100 on the active region of the cleaned semiconductor substrate 10 as shown in FIG. 1H, the polysilicon layer for forming the gate conductor on the entire surface of the semiconductor substrate 10. 110 will be deposited.

그러나, 상술한 종래의 STI 공정에서는 절연막(70b)의 양측에 디봇(80)이 발생되므로 도 1h 이후 공정 단계에서 게이트(미도시됨) 형성을 위해 비활성 영역의 상부에 증착된 폴리실리콘층(110)의 제거시에 디봇(80)내에 매립된 폴리실리콘이 완전히 제거되지 못하고 잔류하게 되어 누설전류의 증가, 험프(hump)현상, 단락(short)현상 등을 유발시켜 반도체 소자의 수율 및 신뢰성을 저하시키는 문제점이 있다.However, in the above-described conventional STI process, since the divot 80 is generated on both sides of the insulating film 70b, the polysilicon layer 110 deposited on the inactive region to form a gate (not shown) in the process step after FIG. 1H. ), The polysilicon embedded in the divot 80 is not completely removed and remains, resulting in an increase in leakage current, a hump phenomenon, a short phenomenon, and the like, which lowers the yield and reliability of the semiconductor device. There is a problem.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, STI 공정 중 패드 산화막의 제거 과정에서 절연막의 양측에 발생되는 디봇에 의한 반도체 소자의 불량 문제를 방지할 수 있도록 하는 디봇 방지를 위한 반도체 소자 제조방법을 제공함에 그 목적이 있다.The present invention has been made to solve the above problems, a semiconductor device for preventing the bot to prevent the failure of the semiconductor device by the divot generated on both sides of the insulating film during the removal of the pad oxide film during the STI process The purpose is to provide a manufacturing method.

상술한 바와 같은 목적을 구현하기 위한 본 발명의 디봇 방지를 위한 반도체 소자 제조방법은, 반도체 기판상에 형성되는 반도체 소자간을 분리하여 절연시키기 위한 STI 공정에서 트렌치 내부에 매립된 절연막 양측에서의 디봇 발생을 방지하기 위한 반도체 소자 제조방법에 있어서, 반도체 소자가 형성될 활성 영역을 이루는 반도체 기판의 상부에 디봇 제거용 산화막을 형성하는 단계; 상기 디봇 제거용 산화막이 형성된 반도체 기판을 열처리하여 상기 반도체 기판 상부의 실리콘에 산화막을 성장시키는 단계;및 상기 반도체 기판 상부의 산화막을 세정 공정을 통해 제거하는 단계;를 포함하여 이루어지되, 상기 트렌치 내부에 매립되는 절연막은 HTO 또는 MTO로 이루어진 것을 특징으로 한다.The semiconductor device manufacturing method for preventing the divot of the present invention for achieving the above object, the divot on both sides of the insulating film embedded in the trench in the STI process for separating and insulating the semiconductor devices formed on the semiconductor substrate A method for manufacturing a semiconductor device for preventing the occurrence of a semiconductor device, the method comprising: forming an oxide film for removing a divot on an upper portion of a semiconductor substrate forming an active region in which a semiconductor device is to be formed; Heat-treating the semiconductor substrate on which the oxide film for divot removal is formed to grow an oxide film on silicon on the semiconductor substrate; and removing the oxide film on the semiconductor substrate through a cleaning process; The insulating film embedded in the is characterized in that consisting of HTO or MTO.

상기 반도체 기판을 열처리하는 단계는 800~1200℃의 온도 범위내에서 이루어지는 것을 특징으로 한다.Heat-treating the semiconductor substrate is characterized in that it is made within a temperature range of 800 ~ 1200 ℃.

상기 반도체 기판 상부의 실리콘에 산화막을 성장시키는 단계는 상기 성장된 산화막의 두께 중 상기 반도체 기판의 표면으로부터 내측으로 성장되는 산화막의 두께가 상기 디봇의 파여진 홈 깊이에 대응되도록 형성되는 것을 특징으로 한다.The step of growing an oxide film on the silicon on the semiconductor substrate is characterized in that the thickness of the oxide film grown inward from the surface of the semiconductor substrate of the thickness of the grown oxide film corresponds to the groove depth of the divot. .

상기 성장된 산화막의 총 두께가 445~500Å 범위가 되도록 형성되는 것을 특징으로 한다.Characterized in that the total thickness of the grown oxide film is in the range of 445 ~ 500Å.

상기 반도체 기판 상부의 산화막을 세정 공정을 통해 제거하는 단계는 HF:DI의 비율이 1:80~1:100인 조건에서 이루어지는 것을 특징으로 한다.The removing of the oxide layer on the semiconductor substrate through the cleaning process may be performed under the condition that the ratio of HF: DI is 1:80 to 1: 100.

본 발명에 따른 디봇 방지를 위한 반도체 소자 제조방법에 의하면, STI 공정에서 발생된 디봇 주변의 반도체 기판 상부에 디봇 제거용 산화막을 형성하고 반도체기판 상부의 실리콘층에 산화막을 성장시킨 후 제거함으로써 디봇의 하단부와 반도체 기판의 높이를 일정하게 형성함으로써 후속 공정에서 디봇에 의해 유발되던 반도체 소자 불량의 문제를 예방하여 반도체 수율 및 신뢰성을 향상시킬 수 있는 장점이 있다.According to the method of manufacturing a semiconductor device for preventing the divot according to the present invention, the divot is removed by forming an oxide film for removing the divot on the semiconductor substrate around the divot generated in the STI process and growing the oxide layer on the silicon layer on the semiconductor substrate. By uniformly forming the bottom portion and the height of the semiconductor substrate, there is an advantage in that it is possible to prevent a problem of semiconductor device defects caused by the divot in a subsequent process, thereby improving semiconductor yield and reliability.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.Hereinafter, the configuration and operation of the preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2e는 본 발명에 따른 디봇 방지를 위한 반도체 소자 제조방법의 공정 단계를 설명하기 위한 단면도이다.2A to 2E are cross-sectional views illustrating process steps of a method of manufacturing a semiconductor device for preventing divot according to the present invention.

본 발명에 따른 디봇 방지를 위한 반도체 소자 제조방법은, 종래기술에서 설명된 STI 공정을 이용한 소자 분리막 형성 단계에서부터 게이트 형성을 위한 폴리실리콘층의 증착 단계까지의 공정 단계에서 패드 산화막(20)과 스크린 산화막(90) 의 제거를 위한 세정 공정에 의해 트렌치에 매립되는 산화물인 절연막(70b)의 양측에 움푹하게 형성되는 디봇(80)에 의한 반도체 소자의 불량 특성을 방지하기 위한 구성으로, 반도체 소자가 형성될 활성 영역을 이루는 반도체 기판(10)의 표면 높이를 낮추어 상기 디봇(80)의 하단부 높이에 대응되는 높이로 형성하는 것을 특징으로 한다.The method for manufacturing a semiconductor device for the prevention of divot according to the present invention includes a pad oxide film 20 and a screen in a process step from forming a device isolation layer using the STI process described in the prior art to depositing a polysilicon layer for forming a gate. The semiconductor device is configured to prevent the defective characteristics of the semiconductor device by the divot 80 formed in both sides of the insulating film 70b, which is an oxide embedded in the trench, by the cleaning process for removing the oxide film 90. The surface height of the semiconductor substrate 10 constituting the active region to be formed is lowered to form a height corresponding to the height of the lower end of the divot 80.

도 2a는 종래기술에서 설명된 도 1g의 단계에 해당되는 도면을 나타낸 것으로, 그 이전 단계인 STI 공정 및 이온주입을 실시한 후의 상태를 나타낸 것이다.Figure 2a is a view corresponding to the step of Figure 1g described in the prior art, showing the state after performing the STI process and ion implantation, the previous step.

다만, 종래기술과의 차이점은 소자간의 분리를 위해 트렌치(50) 내부에 매립되는 절연막(70c)의 막질은 HTO(High Temperature Deposition of Oxide) 또는 MTO(Medium Temperature Deposition of Oxide)로 구성된다.However, the difference from the prior art is that the film quality of the insulating film 70c embedded in the trench 50 for isolation between devices is composed of HTO (High Temperature Deposition of Oxide) or MTO (Medium Temperature Deposition of Oxide).

상기 HTO는 DCS(SiCl2H2, DiChloro Silane)가스와 N2O 가스가 화학 반응을 하여 절연막(SiO2)이 형성되는 것으로 800~900℃ 정도의 높은 온도에서 화학 반응이 진행되므로 HTO라 명칭되는 것이며, 상기 MTO는 실란(SiH4, Silane)가스와 N2O 가스가 화학 반응을 하여 절연막(SiO2)이 형성되는 것으로 750~800℃ 정도의 비교적 높은 온도에서 화학 반응이 진행되므로 MTO라 명칭되는 것으로, 상기 HTO나 MTO는 450℃ 이하의 온도에서 진행되는 LTO(Low Temperature Deposition of Oxide) 또는 TEOS(Tetra-Ethyl-Ortho-Silicate)에 비하여 밀도가 높은 막질을 형성할 수 있는 장점이 있다.The HTO is a chemical reaction of DCS (SiCl 2 H 2 , DiChloro Silane) gas and N 2 O gas to form an insulating film (SiO 2 ) is a chemical reaction proceeds at a high temperature of 800 ~ 900 ℃ name HTO The MTO is a MTO because the silane (SiH 4 , Silane) gas and the N 2 O gas reacts chemically to form an insulating film (SiO 2 ), and the chemical reaction proceeds at a relatively high temperature of about 750 to 800 ° C. As it is named, the HTO or MTO has the advantage that can form a dense film quality compared to Low Temperature Deposition of Oxide (LTO) or Tetra-Ethyl-Ortho-Silicate (TEOS) that proceeds at a temperature of less than 450 ℃ .

상기 HTO 또는 MTO로 절연막(70c)을 형성하는 이유는 후술되는 산화막(125) 의 제거를 위한 세정 공정에서 식각용액으로 사용되는 불산(HF)에 의한 침투로 인해 절연막(70c)이 식각되는 정도를 감소시킬 수 있기 때문이다.The reason why the insulating film 70c is formed of the HTO or MTO is because the insulating film 70c is etched due to penetration by hydrofluoric acid (HF) used as an etching solution in the cleaning process for removing the oxide film 125 described later. Because it can be reduced.

도 2b를 참조하면, 절연막(70c)이 형성된 비활성 영역(B)의 양측으로 분리되어 반도체 소자가 형성될 활성 영역(A)에 해당되는 반도체 기판(10)의 상부에는 디봇 제거용 산화막(120)이 증착된다.Referring to FIG. 2B, an oxide film 120 for divot removal may be formed on the upper portion of the semiconductor substrate 10 corresponding to the active region A where the semiconductor device is to be formed by being separated on both sides of the inactive region B on which the insulating film 70c is formed. Is deposited.

상기 디봇 제거용 산화막(120)은 절연막(70c)에 형성된 디봇(80)의 하단부까지 증착되며, 상기 디봇(80)의 깊이가 200Å 내외임을 감안하여 상기 디봇 제거용 산화막(120)의 증착 두께가 결정된다.The divot removing oxide film 120 is deposited up to the lower end of the divot 80 formed on the insulating film 70c, and the deposition thickness of the divot removing oxide film 120 is increased in consideration of the depth of the divot 80 being about 200 μs. Is determined.

다음으로, 상기 활성 영역(A)에 디봇 제거용 산화막(120)이 증착된 반도체 기판(10)은 열처리 단계를 거치게 된다.Next, the semiconductor substrate 10 in which the divot removing oxide film 120 is deposited in the active region A is subjected to a heat treatment step.

도 2c를 참조하면, 상기 활성 영역(A)에 증착된 디봇 제거용 산화막(120)은 800~1200℃의 온도 범위에서 진행되는 확산로에서 열처리되어 성장된다.Referring to FIG. 2C, the oxide removing film 120 deposited on the active region A may be grown by heat treatment in a diffusion furnace in a temperature range of 800 ° C. to 1200 ° C. FIG.

상기 열처리 과정을 통하여 디봇 제거용 산화막(120)은 상하 두께(d)가 445~500Å 범위가 되는 산화막(125)으로 성장된다.Through the heat treatment, the divot removing oxide film 120 is grown to the oxide film 125 having a vertical thickness d of 445 to 500 kPa.

상기 열처리 과정에서 디봇 제거용 산화막(120)은 상하로 성장되며, 열처리 전의 반도체 기판(10)의 표면으로부터 상측으로 성장되는 두께(d1)와 내측으로 성장되는 두께(d2)는 각각 0.55d와 0.45d가 된다.In the heat treatment process, the oxide film 120 for the removal of the divot is grown up and down, and the thickness d1 and the thickness d2 that are grown upward from the surface of the semiconductor substrate 10 before the heat treatment are 0.55d and 0.45, respectively. d.

따라서, 산화막(120)의 총 두께가 445Å이 되도록 설정된 경우라면 상기 반도체 기판(10)의 표면으로부터 내측으로 성장되는 두께(d2)는 약 200Å이 되어 디봇(80)의 깊이와 동일한 두께가 된다.Therefore, when the total thickness of the oxide film 120 is set to be 445 kPa, the thickness d2 grown inward from the surface of the semiconductor substrate 10 is about 200 kPa, which is the same thickness as the depth of the divot 80.

도 2d는 디봇(80)의 깊이 만큼 성장된 산화막(120)을 불산(HF)용액을 이용한 세정 공정을 통해 제거한 후의 모습을 나타낸다.2D shows the state after the oxide film 120 grown to the depth of the divot 80 is removed through a cleaning process using a hydrofluoric acid (HF) solution.

상기와 같이 절연막(70c)은 밀도가 높은 HTO 또는 MTO로 이루어져 있으므로, 산화막(120)의 제거를 위한 세정 공정을 거치는 과정에서 산화막(120)이 절연막(70c)에 비해 보다 빠른 속도로 식각되어 제거된다.As described above, since the insulating film 70c is made of HTO or MTO having a high density, the oxide film 120 is etched and removed at a higher speed than the insulating film 70c during the cleaning process for removing the oxide film 120. do.

상기 세정 공정은 불산(HF):DI(Deionized water)의 비율이 1:80~1:100인 불산용액으로 1분30초~2분30초 범위의 시간동안 실시된다.The cleaning process is performed in a hydrofluoric acid solution having a ratio of hydrofluoric acid (HF): DI (Deionized water) of 1:80 to 1: 100 for a time period of 1 minute 30 seconds to 2 minutes 30 seconds.

상기 공정시간은 성장된 산화막(120)이 상기 불산용액에서 분당 200Å 정도 식각이 이루어지게 되므로, 산화막(120)의 총 두께인 445~500Å을 모두 식각하는데 소요되는 시간을 산출한 것이다.The process time is that the grown oxide film 120 is etched about 200 kW per minute in the hydrofluoric acid solution, it is calculated the time required to etch all of the total thickness of the oxide film 120 445 ~ 500 kW.

세정 공정이 완료된 반도체 기판(10)의 활성 영역(A) 표면의 높이는 도 2d에 도시된 바와 같이 세정 공정 전에 형성되어 있던 디봇(80)의 하단부 높이까지 낮춰지게 되므로 비활성 영역(B)의 절연막(70c)과 활성 영역(A)의 경계부위는 완만한 프로파일을 이루게 된다.Since the height of the surface of the active region A of the semiconductor substrate 10 after the cleaning process is completed is lowered to the height of the lower end of the divot 80 formed before the cleaning process, as shown in FIG. 2D, the insulating film of the inactive region B The boundary between 70c) and the active region A forms a gentle profile.

도 2e는 디봇(80)이 제거된 반도체 기판(10)의 상부에 게이트 산화막(100a)과 폴리실리콘층(110a)이 순차로 적층된 모습을 나타낸다.2E illustrates the gate oxide film 100a and the polysilicon layer 110a sequentially stacked on the semiconductor substrate 10 from which the divot 80 has been removed.

본 발명에서는 디봇(80)의 깊이 만큼 반도체 기판(10)의 활성 영역(A)의 표면 높이를 낮춰줌으로써, 후속 공정 단계에서 게이트 형성을 위해 비활성 영역(B)의 상부에 증착된 폴리실리콘층(110)을 완전히 제거하는 것이 가능하게 된다.In the present invention, by lowering the surface height of the active region A of the semiconductor substrate 10 by the depth of the divot 80, the polysilicon layer deposited on top of the inactive region B for gate formation in a subsequent process step ( It is possible to completely remove 110).

이에 따라서, 종래 디봇(80)내에 매립된 폴리실리콘이 완전히 제거되지 못하 고 잔류함에 따른 누설전류의 증가, 험프(hump)현상, 단락(short)현상 등 반도체 소자의 특성을 저하시키는 요인들을 근본적으로 예방할 수 있게 된다.Accordingly, the polysilicon embedded in the conventional divot 80 may not be completely removed, and the factors that degrade the characteristics of the semiconductor device, such as an increase in leakage current, a hump phenomenon, and a short circuit, may be fundamentally resolved. It can be prevented.

본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.It is apparent to those skilled in the art that the present invention is not limited to the above embodiments and can be practiced in various ways without departing from the technical spirit of the present invention. will be.

도 1a 내지 도 1h는 종래 STI 공정을 이용한 소자 분리막 형성 단계에서부터 게이트 형성을 위한 폴리실리콘층의 증착 단계까지의 공정 단계를 설명하기 위한 단면도,1A to 1H are cross-sectional views illustrating a process step from forming a device isolation layer using a conventional STI process to depositing a polysilicon layer for forming a gate;

도 2a 내지 도 2e는 본 발명에 따른 디봇 방지를 위한 반도체 소자 제조방법의 공정 단계를 설명하기 위한 단면도이다.2A to 2E are cross-sectional views illustrating process steps of a method of manufacturing a semiconductor device for preventing divot according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 반도체 기판 20 : 패드 산화막10 semiconductor substrate 20 pad oxide film

30 : 질화막 40 : 포토레지스트 패턴30 nitride film 40 photoresist pattern

50 : 트렌치 60 : 라이너 산화막50: trench 60: liner oxide film

70 : 산화물 70a,70b,70c : 절연막70: oxide 70a, 70b, 70c: insulating film

80 : 디봇 90 : 스크린 산화막80: dibot 90: screen oxide

100,100a : 게이트 산화막 110,110a : 폴리실리콘층100,100a: gate oxide film 110,110a: polysilicon layer

120 : 디봇 제거용 산화막 125 : 산화막120: oxide film for divot removal 125: oxide film

Claims (5)

반도체 기판상에 형성되는 반도체 소자간을 분리하여 절연시키기 위한 STI 공정에서 트렌치 내부에 매립된 절연막 양측에서의 디봇 발생을 방지하기 위한 반도체 소자 제조방법에 있어서,In the semiconductor device manufacturing method for preventing the generation of divot on both sides of the insulating film embedded in the trench in the STI process for separating and insulated between the semiconductor devices formed on the semiconductor substrate, 반도체 소자가 형성될 활성 영역을 이루는 반도체 기판의 상부에 디봇 제거용 산화막을 형성하는 단계;Forming an oxide film for removing the divot on the semiconductor substrate forming an active region in which the semiconductor device is to be formed; 상기 디봇 제거용 산화막이 형성된 반도체 기판을 열처리하여 상기 반도체 기판 상부의 실리콘에 산화막을 성장시키는 단계;및Heat-treating the semiconductor substrate on which the divot removing oxide film is formed to grow an oxide film on silicon on the semiconductor substrate; and 상기 반도체 기판 상부의 산화막을 세정 공정을 통해 제거하는 단계;를 포함하여 이루어지되, 상기 트렌치 내부에 매립되는 절연막은 800~900℃의 온도에서 DCS(SiCl2H2)가스와 N2O 가스를 화학 반응하여 형성된 것 또는 750~800℃의 온도에서 실란(SiH4)가스와 N2O 가스를 화학 반응하여 형성된 것으로 이루어진 것을 특징으로 하는 디봇 방지를 위한 반도체 소자 제조방법.Removing the oxide film on the semiconductor substrate through a cleaning process; wherein the insulating film embedded in the trench is a DCS (SiCl 2 H 2 ) gas and an N 2 O gas at a temperature of 800 to 900 ° C. A method of manufacturing a semiconductor device for preventing bots, characterized in that formed by chemical reaction or formed by chemical reaction of silane (SiH 4 ) gas and N 2 O gas at a temperature of 750 ~ 800 ℃. 제1항에 있어서, The method of claim 1, 상기 반도체 기판을 열처리하는 단계는 800~1200℃의 온도 범위내에서 이루어지는 것을 특징으로 하는 디봇 방지를 위한 반도체 소자 제조방법.Heat-treating the semiconductor substrate is a semiconductor device manufacturing method for preventing the divot, characterized in that made in the temperature range of 800 ~ 1200 ℃. 제1항에 있어서, The method of claim 1, 상기 반도체 기판 상부의 실리콘에 산화막을 성장시키는 단계는 상기 성장된 산화막의 두께 중 상기 반도체 기판의 표면으로부터 내측으로 성장되는 산화막의 두께가 상기 디봇의 파여진 홈 깊이에 대응되도록 형성되는 것을 특징으로 하는 디봇 방지를 위한 반도체 소자 제조방법.The step of growing an oxide film on the silicon on the semiconductor substrate is characterized in that the thickness of the oxide film grown inward from the surface of the semiconductor substrate of the thickness of the grown oxide film to correspond to the groove depth of the divot Method of manufacturing a semiconductor device for preventing the dibot. 제3항에 있어서, The method of claim 3, 상기 성장된 산화막의 총 두께가 445~500Å 범위가 되도록 형성되는 것을 특징으로 하는 디봇 방지를 위한 반도체 소자 제조방법.And a total thickness of the grown oxide film is in a range of 445 to 500 kV. 제1항에 있어서, The method of claim 1, 상기 반도체 기판 상부의 산화막을 세정 공정을 통해 제거하는 단계는 HF:DI의 비율이 1:80~1:100인 조건에서 이루어지는 것을 특징으로 하는 디봇 방지를 위한 반도체 소자 제조방법.Removing the oxide film on the semiconductor substrate through a cleaning process, wherein the ratio of HF: DI is 1:80 to 1: 100.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050004678A (en) * 2003-07-03 2005-01-12 매그나칩 반도체 유한회사 Method of forming an isolation layer in a semiconductor device
KR20060075104A (en) * 2004-12-28 2006-07-04 동부일렉트로닉스 주식회사 Method for fabricating a field oxide in a semiconductor device
KR20060075400A (en) * 2004-12-28 2006-07-04 주식회사 하이닉스반도체 Method of forming a isolation layer in a semiconductor device
KR20060077544A (en) * 2004-12-30 2006-07-05 주식회사 하이닉스반도체 Method for forming recess gate of semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050004678A (en) * 2003-07-03 2005-01-12 매그나칩 반도체 유한회사 Method of forming an isolation layer in a semiconductor device
KR20060075104A (en) * 2004-12-28 2006-07-04 동부일렉트로닉스 주식회사 Method for fabricating a field oxide in a semiconductor device
KR20060075400A (en) * 2004-12-28 2006-07-04 주식회사 하이닉스반도체 Method of forming a isolation layer in a semiconductor device
KR20060077544A (en) * 2004-12-30 2006-07-05 주식회사 하이닉스반도체 Method for forming recess gate of semiconductor device

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