KR20060077544A - Method for forming recess gate of semiconductor device - Google Patents

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KR20060077544A
KR20060077544A KR1020040116439A KR20040116439A KR20060077544A KR 20060077544 A KR20060077544 A KR 20060077544A KR 1020040116439 A KR1020040116439 A KR 1020040116439A KR 20040116439 A KR20040116439 A KR 20040116439A KR 20060077544 A KR20060077544 A KR 20060077544A
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recess
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recess gate
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이정호
장명식
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Abstract

본 발명은 반도체 소자의 리세스 게이트 형성 방법에 관한 것으로, 소자 분리막을 정의하는 반도체 기판 상부의 패드 질화막 제거시 인산 습식 식각 공정을 수행하고, 리세스 게이트 영역 형성시 건식 식각 공정으로 일부만 1 차 리세스 시킨다. 이때, 상기 활성 영역 및 소자 분리막의 경계면에 혼(Horn)이 발생하게 된다. 다음에, 건식 식각을 사용한 등방성 식각 공정으로 상기 반도체 기판 및 소자 분리막을 동시에 2 차 리세스시키면서 혼(Horn)이 제거된 리세스 게이트 영역을 형성하여 셀 트랜지스트의 험프(HUMP)현상을 개선하는 반도체 소자의 리세스 게이트 형성 방법에 관한 것이다.The present invention relates to a method of forming a recess gate of a semiconductor device, and performs a phosphate wet etching process when removing a pad nitride layer on an upper portion of a semiconductor substrate defining a device isolation layer, and only partially by a dry etching process when forming a recess gate region. Set it. At this time, a horn is generated at the interface between the active region and the device isolation layer. Next, an isotropic etching process using dry etching forms a recess gate region in which the horn is removed while simultaneously recessing the semiconductor substrate and the device isolation layer to improve the hump phenomenon of the cell transistor. A method of forming a recess gate in a semiconductor device.

Description

반도체 소자의 리세스 게이트 형성 방법{METHOD FOR FORMING RECESS GATE OF SEMICONDUCTOR DEVICE}Recess gate formation method of a semiconductor device {METHOD FOR FORMING RECESS GATE OF SEMICONDUCTOR DEVICE}

도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도들.1A and 1B are cross-sectional views illustrating a recess gate forming method of a semiconductor device according to the prior art.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도들. 2A to 2D are cross-sectional views illustrating a method of forming a recess gate of a semiconductor device in accordance with the present invention.

< 도면의 주요 부분에 대한 부호 설명 ><Explanation of Signs of Major Parts of Drawings>

10, 100 : 반도체 기판 20, 110 : 소자 분리막10, 100: semiconductor substrate 20, 110: device isolation film

30, 120 : 패드 산화막 40, 130 : 패드 질화막30, 120: pad oxide film 40, 130: pad nitride film

50, 150 : 리세스 게이트 영역 140 : 리세스 50, 150: recess gate region 140: recess

본 발명은 반도체 소자의 리세스 게이트 형성 방법에 관한 것으로, 소자 분리막을 정의하는 반도체 기판 상부의 패드 질화막 제거시 인산 습식 식각 공정을 수행하고, 리세스 게이트 영역 형성시 건식 식각 공정으로 일부만 1 차 리세스 시킨다. 이때, 상기 활성 영역 및 소자 분리막의 경계면에 혼(Horn)이 발생하게 된 다. 다음에, 건식 식각을 사용한 등방성 식각 공정으로 상기 반도체 기판 및 소자 분리막을 동시에 2 차 리세스시키면서 혼(Horn)이 제거된 리세스 게이트 영역을 형성하여 셀 트랜지스트의 험프(HUMP)현상을 개선하는 반도체 소자의 리세스 게이트 형성 방법에 관한 것이다.The present invention relates to a method of forming a recess gate of a semiconductor device, and performs a phosphate wet etching process when removing a pad nitride layer on an upper portion of a semiconductor substrate defining a device isolation layer, and only partially by a dry etching process when forming a recess gate region. Set it. At this time, a horn is generated at the interface between the active region and the device isolation layer. Next, an isotropic etching process using dry etching forms a recess gate region in which the horn is removed while simultaneously recessing the semiconductor substrate and the device isolation layer to improve the hump phenomenon of the cell transistor. A method of forming a recess gate in a semiconductor device.

도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도들이다. 1A and 1B are cross-sectional views illustrating a method of forming a recess gate of a semiconductor device according to the prior art.

도 1a를 참조하면, 반도체 기판(10) 상부에 패드 산화막(30) 및 패드 질화막(40)의 적층 구조를 형성하고, 상기 적층 구조를 식각하여 소자 분리막(20)을 정의하는 트렌치(미도시)를 형성한다. 상기 트렌치(미도시)를 HDP 산화막으로 매립한 후에 패드 질화막(40)이 노출될때까지 평탄화 식각 공정을 수행하여 소자 분리막(20)을 형성한다. Referring to FIG. 1A, a trench (not shown) forming a stack structure of a pad oxide layer 30 and a pad nitride layer 40 on the semiconductor substrate 10 and etching the stack structure to define the device isolation layer 20. To form. After filling the trench (not shown) with the HDP oxide layer, the device isolation layer 20 is formed by performing a planarization etching process until the pad nitride layer 40 is exposed.

도 1b를 참조하면,소자 분리막(20)을 정의하고 반도체 기판(10)의 활성 영역 상부에 형성된 패드 질화막(40)을 인산을 사용한 습식 식각 공정으로 제거하고 산화막 에천트를 사용하여 소자 분리막(20)의 단차를 낮춘다. 다음에 반도체 기판(10) 건식 식각 공정을 수행하여 1100 내지 1300Å의 깊이로 리세스 게이트 영역(50)을 형성한다. 이때, 'A'와 같이 반도체 기판(10)의 활성 영역 및 소자 분리막(20)의 경계면에 식각 비율의 차이로 인한 혼(Horn)이 발생하게 된다. Referring to FIG. 1B, the device isolation layer 20 is defined, the pad nitride layer 40 formed on the active region of the semiconductor substrate 10 is removed by a wet etching process using phosphoric acid, and the device isolation layer 20 is formed using an oxide etchant. Lower the step). Next, a dry etching process of the semiconductor substrate 10 is performed to form the recess gate region 50 to a depth of 1100 to 1300 GPa. In this case, as shown in A, a horn is generated in the active region of the semiconductor substrate 10 and the interface between the device isolation layer 20 due to the difference in the etching rate.

상술한 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방법에서, 리세스 게이트 영역 식각 공정을 수행하여 반도체 기판의 활성 영역의 단면이 사다리꼴 형태인 것으로 인하여 상기 반도체 기판의 활성 영역 및 소자 분리막의 경계면에 실리콘이 혼(Horn) 모양으로 형성되어 셀 트랜지스터의 Vt가 감소하여 험프(HUMP)현상이 발생하는 문제점이 있다. In the aforementioned method of forming a recess gate of a semiconductor device according to the related art, a cross-section of an active region of a semiconductor substrate is trapezoidal by performing a recess gate region etching process, so that the interface between the active region and the device isolation layer of the semiconductor substrate is formed. Since silicon is formed in a horn shape, Vt of the cell transistor is reduced, thereby causing a Hump phenomenon.

상기 문제점을 해결하기 위하여, 소자 분리막을 정의하는 반도체 기판 상부의 패드 질화막 제거시 인산 습식 식각 공정을 수행하고, 리세스 게이트 영역 형성시 건식 식각 공정으로 일부만 1 차 리세스 시킨다. 이때, 상기 활성 영역 및 소자 분리막의 경계면에 혼(Horn)이 발생하게 된다. 다음에, 건식 식각을 사용한 등방성 식각 공정으로 상기 반도체 기판 및 소자 분리막을 동시에 2 차 리세스시키면서 혼(Horn)이 제거된 리세스 게이트 영역을 형성하여 셀 트랜지스트의 험프( HUMP ) 현상을 개선하는 반도체 소자의 리세스 게이트 형성 방법을 제공하는 것을 그 목적으로 한다. In order to solve the above problem, a phosphate wet etching process is performed when removing the pad nitride layer on the semiconductor substrate defining the device isolation layer, and only a part of the recess is first recessed by a dry etching process when forming the recess gate region. At this time, a horn is generated at the interface between the active region and the device isolation layer. Next, an isotropic etching process using dry etching forms a recess gate region in which the horn is removed while simultaneously recessing the semiconductor substrate and the device isolation layer to improve the hump phenomenon of the cell transistor. It is an object of the present invention to provide a method for forming a recess gate of a semiconductor device.

본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법은Recess gate forming method of a semiconductor device according to the present invention

(a) 패드 산화막 및 패드 질화막의 적층구조가 형성된 반도체 기판 상부에 소자 분리막을 정의하는 트렌치를 형성하는 단계와,(a) forming a trench defining an isolation layer on the semiconductor substrate on which the stack structure of the pad oxide film and the pad nitride film is formed;

(b) 상기 트렌치를 매립하는 갭필 산화막을 형성하는 단계와,(b) forming a gapfill oxide film filling the trench;

(c) 상기 패드 질화막이 노출될때까지 평탄화 식각 공정을 수행하여 소자 분리막을 형성하는 단계와,(c) forming a device isolation layer by performing a planarization etching process until the pad nitride layer is exposed;

(d) 상기 패드 질화막 및 패드 산화막을 제거하여 반도체 기판을 노출시키는 단계와, (d) removing the pad nitride film and the pad oxide film to expose a semiconductor substrate;                     

(e) 상기 노출된 반도체 기판을 식각하여 리세스를 형성하는 단계와,(e) etching the exposed semiconductor substrate to form a recess;

(f) 상기 반도체 기판 및 소자 분리막을 등방성 식각하여 상기 리세스 측벽의 혼(Horn)을 제거함과 동시에 상기 소자 분리막의 상부면과 상기 리세스의 저부를 식각하는 단계(f) isotropically etching the semiconductor substrate and the device isolation layer to remove horns on the sidewalls of the recess and simultaneously etching the top surface of the device isolation layer and the bottom of the recess.

를 포함하는 것을 특징으로 한다. Characterized in that it comprises a.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다. Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도들이다. 2A to 2D are cross-sectional views illustrating a method of forming a recess gate in a semiconductor device according to the present invention.

도 2a를 참조하면, 반도체 기판(100) 상부에 패드 산화막(120) 및 패드 질화막(130)의 적층 구조를 형성하고, 상기 적층 구조를 식각하여 소자 분리막(110)을 정의하는 트렌치(미도시)를 형성한다. 상기 트렌치(미도시)를 HDP 산화막으로 매립한 후에 패드 질화막(130)이 노출될때까지 평탄화 식각 공정을 수행하여 소자 분리막(110)을 형성한다. Referring to FIG. 2A, a trench (not shown) forming a stacked structure of the pad oxide layer 120 and the pad nitride layer 130 on the semiconductor substrate 100 and etching the stacked structure to define the device isolation layer 110. To form. After filling the trench (not shown) with the HDP oxide layer, the device isolation layer 110 is formed by performing a planarization etching process until the pad nitride layer 130 is exposed.

도 2b를 참조하면, 반도체 기판(100)의 활성 영역 상부의 패드 질화막(130) 및 패드 산화막(120)을 제거하고, 상기 노출된 반도체 기판(100)을 식각하여 리세스(140)를 형성한다. Referring to FIG. 2B, the pad nitride layer 130 and the pad oxide layer 120 on the active region of the semiconductor substrate 100 are removed, and the exposed semiconductor substrate 100 is etched to form the recess 140. .

여기서, 인산을 사용한 습식 식각 공정으로 패드 질화막(130)을 제거한다. 이때, 소자 분리막(110)은 식각되지 않도록한다. Here, the pad nitride layer 130 is removed by a wet etching process using phosphoric acid. In this case, the device isolation layer 110 may not be etched.

다음에, 건식 식각 공정을 수행하여 반도체 기판(100) 및 패드 산화막(120) 을 식각하여 리세스(140)를 형성하되, 반도체 기판(100)의 활성 영역 및 소자 분리막(110)의 경계면에 'B'와 같은 혼(Horn)이 발생하게 된다. 이때, 리세스(140)는 450 내지 550Å의 깊이로 식각되는 것이 바람직하다. Next, a dry etching process is performed to etch the semiconductor substrate 100 and the pad oxide layer 120 to form a recess 140, wherein the recess 140 is formed on the interface between the active region of the semiconductor substrate 100 and the device isolation layer 110. Horn such as B 'is generated. At this time, the recess 140 is preferably etched to a depth of 450 ~ 550Å.

도 2c를 참조하면, 반도체 기판(100) 및 소자 분리막(110)을 등방성 식각하여 상기 리세스 측벽의 혼(Horn)을 제거함과 동시에 소자 분리막(110)의 상부면과 상기 리세스의 저부를 식각한다. Referring to FIG. 2C, the semiconductor substrate 100 and the device isolation layer 110 are isotropically etched to remove horns on the sidewalls of the recess, and at the same time, the top surface of the device isolation layer 110 and the bottom of the recess are etched. do.

도 2d를 참조하면, 반도체 기판(100)의 활성 영역 및 소자 분리막(110)을 등방성 식각하여 경계면에 발생되었던 리세스(140)의 혼(Horn)을 제거함과 동시에 소자 분리막(110)의 상부면과 리세스(140)의 저부를 더 식각하여 리세스(150)을 형성한다. 이때, 상기 식각 공정 수행 후 리세스의 깊이는 1100 내지 1300Å인 것이 바람직하다.Referring to FIG. 2D, an isotropic etching of the active region and the device isolation layer 110 of the semiconductor substrate 100 removes a horn of the recess 140 generated at the interface, and at the same time, an upper surface of the device isolation layer 110. And the bottom of the recess 140 are further etched to form the recess 150. In this case, the depth of the recess after performing the etching process is preferably 1100 to 1300Å.

본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법은 소자 분리막을 정의하는 반도체 기판 상부의 패드 질화막 제거시 인산 습식 식각 공정을 수행하고, 리세스 게이트 영역 형성시 건식 식각 공정으로 일부만 1 차 리세스 시킨다. 이때, 상기 활성 영역 및 소자 분리막의 경계면에 혼(Horn)이 발생하게 된다. 다음에, 건식 식각을 사용한 등방성 식각 공정으로 상기 반도체 기판 및 소자 분리막을 동시에 2 차 리세스시키면서 혼(Horn)이 제거된 리세스 게이트 영역을 형성하여 셀 트랜지스트의 험프(HUMP)현상을 개선하는 효과가 있다.In the method of forming a recess gate of a semiconductor device according to the present invention, a phosphate wet etching process is performed when a pad nitride layer is removed from an upper portion of a semiconductor substrate defining a device isolation layer, and a part of the recess gate is firstly recessed by a dry etching process when a recess gate region is formed. . At this time, a horn is generated at the interface between the active region and the device isolation layer. Next, an isotropic etching process using dry etching forms a recess gate region in which the horn is removed while simultaneously recessing the semiconductor substrate and the device isolation layer to improve the hump phenomenon of the cell transistor. It works.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, the preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and modifications are the following patents It should be regarded as belonging to the claims.

Claims (5)

(a) 패드 산화막 및 패드 질화막의 적층구조가 형성된 반도체 기판 상부에 소자 분리막을 정의하는 트렌치를 형성하는 단계;(a) forming a trench defining an isolation layer on the semiconductor substrate on which a stack structure of a pad oxide film and a pad nitride film is formed; (b) 상기 트렌치를 매립하는 갭필 산화막을 형성하는 단계;(b) forming a gapfill oxide film filling the trench; (c) 상기 패드 질화막이 노출될때까지 평탄화 식각 공정을 수행하여 소자 분리막을 형성하는 단계;(c) forming a device isolation layer by performing a planarization etching process until the pad nitride layer is exposed; (d) 상기 패드 질화막 및 패드 산화막을 제거하여 반도체 기판을 노출시키는 단계;(d) removing the pad nitride film and the pad oxide film to expose a semiconductor substrate; (e) 상기 노출된 반도체 기판을 식각하여 리세스를 형성하는 단계; 및(e) etching the exposed semiconductor substrate to form a recess; And (f) 상기 반도체 기판 및 소자 분리막을 등방성 식각하여 상기 리세스 측벽의 혼(Horn)을 제거함과 동시에 상기 소자 분리막의 상부면과 상기 리세스의 저부를 식각하는 단계;(f) isotropically etching the semiconductor substrate and the device isolation layer to remove horns on the sidewalls of the recess and simultaneously etching the top surface of the device isolation layer and the bottom of the recess; 를 포함하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법. Recess gate forming method of a semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 패드 질화막은 인산을 사용한 습식 식각 공정으로 제거하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법. The pad nitride layer is removed by a wet etching process using phosphoric acid. 제 1 항에 있어서, The method of claim 1, 상기 리세스는 450 내지 550Å의 깊이로 식각하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법. And the recess is etched to a depth of 450 to 550 microns. 제 1 항에 있어서, The method of claim 1, 상기 (f) 단계의 식각 공정은 건식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법. The etching process of the step (f) is a method of forming a recess gate of a semiconductor device, characterized in that the dry etching process. 제 1 항에 있어서, The method of claim 1, 상기 (f) 단계 식각 공정 수행 후 리세스 게이트 영역의 깊이는 1100 내지 1300Å인 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법. The depth of the recess gate region after performing the step (f) etching process is 1100 ~ 1300Å, the recess gate forming method of a semiconductor device.
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Cited By (2)

* Cited by examiner, † Cited by third party
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KR101015524B1 (en) * 2008-08-08 2011-02-16 주식회사 동부하이텍 Semiconductor device and method for manufacturing the same
KR101034094B1 (en) * 2008-11-18 2011-05-13 주식회사 동부하이텍 Semiconductor device manufacturing method for preventing divot

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