KR101110545B1 - Semiconductor device and method for manufacturing the same - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 매립 비트라인 형성 시 콘택홀 내에 디퓨젼 배리어를 형성한 후 필라 하부에 접합을 형성하여 소자의 특성을 향상시키는 기술을 개시한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and to disclose a technique of forming a junction barrier in a contact hole when forming a buried bit line, and then forming a junction in a pillar bottom to improve device characteristics.

본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판을 식각하여 복수 개의 필라 패턴을 형성하는 단계와, 상기 필라 패턴 표면에 절연층을 증착하는 단계와, 상기 필라 패턴 일측의 상기 절연층 일부를 제거하여 상기 필라 패턴이 노출되는 콘택홀을 형성하는 단계와, 상기 콘택홀 내에 배리어막을 형성하는 단계와, 상기 콘택홀과 접하는 상기 필라 패턴 내에 접합을 형성하는 단계를 포함한다.A method of manufacturing a semiconductor device according to the present invention may include forming a plurality of pillar patterns by etching a semiconductor substrate, depositing an insulating layer on a surface of the pillar pattern, and removing a portion of the insulating layer on one side of the pillar pattern. Forming a contact hole to which the pillar pattern is exposed, forming a barrier layer in the contact hole, and forming a junction in the pillar pattern in contact with the contact hole.

또한, 본 발명에 따른 반도체 소자는 다수의 필라 패턴과, 상기 필라 패턴 일측에 형성된 콘택홀과, 상기 콘택홀에 매립된 배리어막과, 상기 콘택홀과 접하는 상기 필라 패턴 내에 형성된 접합과, 상기 필라 패턴들 사이의 저부에 상기 콘택홀과 접속하여 형성된 매립 비트라인을 포함한다.The semiconductor device may further include a plurality of pillar patterns, a contact hole formed at one side of the pillar pattern, a barrier layer embedded in the contact hole, a junction formed in the pillar pattern in contact with the contact hole, and the pillar. A buried bit line is formed at a bottom portion between the patterns in contact with the contact hole.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 수직 채널 트랜지스터(vertical channel transistor)를 구비한 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a method for manufacturing a semiconductor device having a vertical channel transistor.

반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이가 점차 감소하고 있다. 그러나, 이러한 트랜지스터의 채널 길이 감소는 DIBL(Drain Induced Barrier Lowering) 현상, 핫 캐리어 효과(hot carrier effect) 및 펀치 쓰루(punch through)와 같은 단채널 효과(short channel effect)를 초래하는 문제점이 있다. 이러한 문제점을 해결하기 위하여 접합 영역의 깊이를 감소시키는 방법 또는 트랜지스터의 채널 영역에 리세스를 형성하여 상대적으로 채널 길이를 증가시키는 방법 등 다양한 방법이 제안되고 있다.As the degree of integration of semiconductor devices increases, the channel length of the transistors gradually decreases. However, the reduction in the channel length of such transistors has a problem of causing short channel effects such as a drain induced barrier lowering (DIBL) phenomenon, a hot carrier effect, and a punch through. To solve this problem, various methods have been proposed, such as a method of reducing the depth of the junction region or a method of increasing the channel length relatively by forming a recess in the channel region of the transistor.

그러나, 반도체 메모리 소자, 특히, 디램(DRAM)의 집적 밀도가 기가 비트(giga bit)에 육박함에 따라 보다 더 작은 사이즈의 트랜지스터 제조가 요구된다. 즉, 기가 비트대의 디램 소자의 트랜지스터는 8F2(F: minimum feature size) 이하의 소자 면적을 요구하고 있으며, 나아가 4F2 정도의 소자 면적을 요구하고 있다. 따라서, 게이트 전극이 반도체 기판 상에 형성되고 게이트 전극 양측에 접합 영역이 형성되는 현재의 플래너(plannar) 트랜지스터 구조로는 채널 길이를 스케일링(scaling)한다고 하여도 요구되는 소자 면적을 만족시키기 어렵다.However, as the integrated density of semiconductor memory devices, especially DRAM, approaches giga bits, smaller transistor sizes are required. That is, a transistor of a gigabit DRAM device requires an element area of 8F2 (F: minimum feature size) or less, and further requires an element area of about 4F2. Therefore, the current planar transistor structure in which the gate electrode is formed on the semiconductor substrate and the junction regions are formed on both sides of the gate electrode is difficult to satisfy the required device area even when the channel length is scaled.

이러한 문제를 해결하기 위하여 수직 채널 트랜지스터 구조가 제안되었다.In order to solve this problem, a vertical channel transistor structure has been proposed.

도시하진 않았으나, 수직 채널 트랜지스터의 제조 방법을 간략하게 설명하면 다음과 같다.Although not shown, a brief description of a method of manufacturing a vertical channel transistor is as follows.

먼저, 포토(Photo) 공정을 통해 반도체 기판의 셀 영역을 소정 깊이만큼 식각하여 상부 필라(Top pillar)를 형성한 후 상부 필라의 측벽을 둘러싸는 스페이서를 형성한다. 다음에, 그 스페이서를 식각 마스크로 사용하여 노출된 반도체 기판을 좀더 식각하여 트렌치를 형성한 후 그 트렌치에 대해 등방성 습식 식각 공정을 수행함으로써 상부 필라와 일체로 이루어지며 수직 방향으로 연장되는 하부 필라(Neck pillar)를 형성한다. 이때, 하부 필라는 상부 필라 보다 좁은 폭을 갖도록 형성된다.First, a top pillar is formed by etching a cell region of a semiconductor substrate to a predetermined depth through a photo process, and then forming spacers surrounding sidewalls of the top pillar. Next, the semiconductor substrate is further etched using the spacers as an etch mask to form a trench, and then an isotropic wet etching process is performed on the trench to integrally form the lower pillar and extend in a vertical direction. To form a neck pillar. At this time, the lower pillar is formed to have a narrower width than the upper pillar.

다음에 하부 필라의 외주 측벽에 게이트 절연막 및 게이트 도전막으로 이루어진 써라운딩 게이트를 형성한 후 써라운딩 게이트에 인접한 반도체 기판에 이온주입을 수행하여 비트라인 불순물영역을 형성한다. 이어서, 불순물영역이 분리되는 깊이까지 반도체 기판을 식각하여 불순물영역이 분리된 매립 비트라인을 형성한다. 이때, 매립 비트라인 간의 단락을 방지하기 위해서는 반도체 기판을 상당히 깊게 식각해야 한다.Next, a rounding gate including a gate insulating film and a gate conductive film is formed on the outer sidewall of the lower pillar, and ion implantation is performed on the semiconductor substrate adjacent to the rounding gate to form a bit line impurity region. Subsequently, the semiconductor substrate is etched to a depth where the impurity regions are separated to form buried bit lines in which the impurity regions are separated. In this case, in order to prevent a short circuit between the buried bit lines, the semiconductor substrate needs to be etched very deeply.

이후, 공지된 후속 공정들을 차례로 수행하여 종래 기술에 따른 수직형 트랜지스터를 갖는 반도체 소자를 완성한다.Subsequently, subsequent known processes are sequentially performed to complete a semiconductor device having a vertical transistor according to the prior art.

그런데, 반도체 기판을 식각하여 매립 비트라인을 분리하는 방법은 반도체 소자의 집적도가 증가하여 매립 비트라인의 선폭이 작아질 수록 해당 공정을 진행하는데 필요한 치수(dimension)를 확보하는데 어려움이 있다. However, in the method of separating the buried bit lines by etching the semiconductor substrate, it is difficult to secure the dimensions necessary for the process as the integration degree of the semiconductor device increases and the line width of the buried bit lines decreases.

또한, 매립 비트라인 형성 시 실리콘 기판에 직접 고농도의 이온주입 공정을 수행하게 되면 불순물의 확산으로 인해 바디 플로팅 현상이 유발되어 트랜지스터의 성능이 저하된다. 그렇다고 이온주입 공정시 도핑 농도를 감소시키면 매립 비트라인의 저항이 증가되는 문제점이 있다.In addition, if a high concentration of ion implantation is performed directly on the silicon substrate when the buried bit line is formed, a body floating phenomenon is caused by the diffusion of impurities, thereby degrading the performance of the transistor. However, when the doping concentration is decreased during the ion implantation process, the resistance of the buried bit line is increased.

이와 같은 문제점을 해결하기 위해 필라의 일측면에만 비트라인 콘택을 만드는 방법이 제안되었다. 그러나, 필라 하부에 접합을 형성하는 과정에서 열처리 공정에 의해 접합의 면적이 증가되어 DIBL(Drain Induced Barrier Lowering) 열화 및 셀 간의 누설 전류가 증가되는 문제가 있다. In order to solve such a problem, a method of making a bit line contact only on one side of a pillar has been proposed. However, in the process of forming the junction under the pillar, there is a problem in that the area of the junction is increased by a heat treatment process, which causes deterioration of drain induced barrier lowering (DIBL) and leakage current between cells.

본 발명은 매립 비트라인 콘택홀 내에 디퓨젼 배리어(Diffusion Barrier)를 형성하여 소자의 특성을 개선하고자 한다.The present invention is to improve the characteristics of the device by forming a diffusion barrier in the buried bit line contact hole.

본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판을 식각하여 복수 개의 필라 패턴을 형성하는 단계와, 상기 필라 패턴 표면에 절연층을 증착하는 단계와, 상기 필라 패턴 일측의 상기 절연층 일부를 제거하여 상기 필라 패턴이 노출되는 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함하는 상기 절연층 표면에 배리어막을 형성하는 단계와, 상기 콘택홀과 접하는 상기 필라 패턴 내에 접합을 형성하는 단계를 포함하는 것을 특징으로 한다. A method of manufacturing a semiconductor device according to the present invention may include forming a plurality of pillar patterns by etching a semiconductor substrate, depositing an insulating layer on a surface of the pillar pattern, and removing a portion of the insulating layer on one side of the pillar pattern. Forming a contact hole to which the pillar pattern is exposed, forming a barrier layer on a surface of the insulating layer including the contact hole, and forming a junction in the pillar pattern in contact with the contact hole. It features.

이때, 상기 절연층은 질화막으로 형성하고, 상기 배리어막은 TiSi2막이며, 상기 TiSi2막은 Ti막을 증착하는 과정에서 상기 필라 패턴과 접촉된 부분에 형성된다. 여기서, 상기 Ti막은 TiCl4를 사용하며, PECVD 공정으로 형성한다. 이때, 상기 PECVD 공정은 650 ~ 850℃에서 진행됨에 따라 콘택홀에 매립된 Ti막은 필라 패턴의 실리콘층과 반응하여 TiSi2막으로 변형된다. 상기 Ti막 20 ~ 30 Å의 두께로 형성한다. In this case, the insulating layer is formed of a nitride film, the barrier film is a TiSi 2 film, and the TiSi 2 film is formed in a portion in contact with the pillar pattern in the process of depositing a Ti film. Here, the Ti film uses TiCl 4 , and is formed by a PECVD process. In this case, as the PECVD process is performed at 650 to 850 ° C, the Ti film embedded in the contact hole reacts with the silicon layer of the pillar pattern to be transformed into a TiSi 2 film. The Ti film is formed to a thickness of 20 to 30 mm 3.

그리고, 상기 배리어막 표면에 TiN막을 더 증착한다. 이때, 상기 TiN막은 30 ~ 40Å의 두께로 형성한다. A TiN film is further deposited on the barrier film surface. At this time, the TiN film is formed to a thickness of 30 ~ 40Å.

그리고, 상기 필라 패턴 상부에 폴리실리콘층을 형성한 후 어닐링 공정을 진 행하여 상기 폴리실리콘층 내의 도펀트를 상기 필라 패턴 내측으로 확산시켜 접합을 형성한다. 이때, 폴리실리콘층은 인(Phosphorous)이 도핑된 도프드 폴리실리콘인 것이 바람직하다. 그리고, 접합 형성 시 진행되는 어닐링 공정은 퍼니스 또는 RTA 공정으로 진행한다. After the polysilicon layer is formed on the pillar pattern, an annealing process is performed to diffuse the dopant in the polysilicon layer into the pillar pattern to form a junction. In this case, the polysilicon layer is preferably doped polysilicon doped with phosphorous (Phosphorous). And, the annealing process that proceeds at the junction formation proceeds to a furnace or RTA process.

그리고, 상기 필라 패턴 전체 상부에 비트라인 물질층을 형성하는 단계와, 에치-백 공정을 진행하여 상기 필라 패턴 저부에 매립 비트라인을 형성하는 단계를 더 포함하며, 상기 비트라인 물질층은 텅스텐 또는 TiN으로 형성하는 것을 특징으로 한다. The method may further include forming a bit line material layer on the entire pillar pattern, and forming a buried bit line on the bottom of the pillar pattern by performing an etch-back process, wherein the bit line material layer is formed of tungsten or It is formed by TiN.

또한, 본 발명에 따른 반도체 소자는 다수의 필라 패턴과, 상기 필라 패턴 일측에 형성된 콘택홀과, 상기 콘택홀에 매립된 배리어막 및 상기 콘택홀과 접하는 상기 필라 패턴 내에 형성된 접합을 포함하는 것을 특징으로 한다. In addition, the semiconductor device may include a plurality of pillar patterns, a contact hole formed at one side of the pillar pattern, a barrier layer embedded in the contact hole, and a junction formed in the pillar pattern in contact with the contact hole. It is done.

여기서, 상기 배리어막은 TiSi2이며, 상기 필라 패턴 표면에 Ti막 및 TiN막을 더 포함한다. 그리고, 매립 비트라인은 텅스텐 또는 TiN막으로 형성하는 것을 특징으로 한다. Here, the barrier film is TiSi 2 , and further includes a Ti film and a TiN film on the pillar pattern surface. The buried bit line is formed of a tungsten or TiN film.

본 발명은 다음과 같은 효과를 갖는다. The present invention has the following effects.

첫째, 콘택홀 내에 TiSi2을 형성함에 따라 저항이 감소되며, TiSi2가 디퓨젼 배리어로 작용하여 얕은 접합(Shallow junction)을 형성할 수 있다. First, resistance is reduced as TiSi 2 is formed in the contact hole, and TiSi 2 may act as a diffusion barrier to form a shallow junction.

둘째, 필라 패턴들 사이에 매립된 도프트 폴리실리콘층을 제거하는 과정에서 TiN막이 콘택을 보호하여 안정적인 콘택을 형성할 수 있다. Second, in the process of removing the doped polysilicon layer interposed between the pillar patterns, the TiN layer may protect the contact to form a stable contact.

셋째, 텅스텐 또는 TiN을 이용하여 매립 비트라인을 형성하여 저항이 감소되는 장점이 있다. Third, there is an advantage that the resistance is reduced by forming a buried bit line using tungsten or TiN.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 사시도이다. 1A to 1F are perspective views illustrating a method of manufacturing a semiconductor device according to the present invention.

도 1a를 참조하면, 반도체 기판(100) 상부에 하드 마스크층(미도시)을 형성한다. 여기서, 하드 마스크층(미도시)은 비정질 탄소층(a-carbon), 실리콘 산화질화막(SiON), 비정질 실리콘층(a-Si) 및 이들의 조합 중 선택된 어느 하나를 이용하여 형성한다. Referring to FIG. 1A, a hard mask layer (not shown) is formed on the semiconductor substrate 100. The hard mask layer (not shown) is formed using any one selected from an amorphous carbon layer (a-carbon), a silicon oxynitride layer (SiON), an amorphous silicon layer (a-Si), and a combination thereof.

다음에, 하드 마스크층(미도시)을 패터닝하여 매립 비트라인 영역을 정의하는 하드마스크 패턴(110)을 형성한다. Next, a hard mask layer (not shown) is patterned to form a hard mask pattern 110 defining a buried bit line region.

그 다음, 하드마스크 패턴(110)을 마스크로 반도체 기판(100)을 식각하여 복수 개의 필라(100a)를 형성한다. 이때, 필라(100a)는 반도체 기판(100)의 일부가 식각되어 수직방향으로 형성된 것이다. Next, the semiconductor substrate 100 is etched using the hard mask pattern 110 as a mask to form a plurality of pillars 100a. In this case, the pillar 100a is formed by etching part of the semiconductor substrate 100 in the vertical direction.

그 다음에, 산화 공정을 진행하여 필라(100a) 및 반도체 기판(100) 표면에 산화막(115)을 형성한다. 이때, 상기 산화 공정은 실리콘층과 반응하므로, 하드마스크 패턴(110) 표면은 산화되지 않는다. Next, an oxidation process is performed to form an oxide film 115 on the surfaces of the pillars 100a and the semiconductor substrate 100. In this case, since the oxidation process reacts with the silicon layer, the surface of the hard mask pattern 110 is not oxidized.

다음에, 하드마스크 패턴(110) 및 필라(100a)를 포함하는 반도체 기판(100) 표면에 질화막(120)을 증착한다. Next, the nitride film 120 is deposited on the surface of the semiconductor substrate 100 including the hard mask pattern 110 and the pillars 100a.

도 1b를 참조하면, 질화막(120)이 형성된 하드마스크 패턴(110) 및 필라(100a)를 포함하는 전체 상부에 제 1 폴리실리콘층(125)을 형성한다. 이때, 제 1 폴리실리콘층(125)은 언도프드 폴리실리콘(undoped poly silicon)을 사용하며, 하드마스크 패턴(110)이 오픈되지 않는 높이까지 형성하는 것이 바람직하다.Referring to FIG. 1B, the first polysilicon layer 125 is formed on the entire surface including the hard mask pattern 110 and the pillar 100a on which the nitride film 120 is formed. In this case, the first polysilicon layer 125 uses undoped polysilicon and is preferably formed to a height where the hard mask pattern 110 is not opened.

다음에, 하드마스크 패턴(110)의 상측의 질화막(120)이 노출될때까지 CMP 공정을 진행한다. Next, the CMP process is performed until the nitride film 120 on the upper side of the hard mask pattern 110 is exposed.

그 다음, 에치-백 공정으로 제 1 폴리실리콘층(125)을 더 식각한다. 이때, 제 1 폴리실리콘층(125) 상부로 하드마스크 패턴(110)의 일부가 돌출된 형태가 된다. Next, the first polysilicon layer 125 is further etched by an etch-back process. In this case, a portion of the hard mask pattern 110 protrudes from the first polysilicon layer 125.

그 다음으로, 하드마스크 패턴(110) 표면의 질화막(120) 및 제 1 폴리실리콘층(125) 상부에 라이너 산화막(미도시) 및 라이너 질화막(미도시)을 증착한 후 에치-백 공정을 진행하여 하드마스크 패턴(110) 측벽의 질화막(120) 표면에 제 1 스페이서(130)를 형성한다.Next, a liner oxide film (not shown) and a liner nitride film (not shown) are deposited on the nitride film 120 and the first polysilicon layer 125 on the surface of the hard mask pattern 110, and then the etch-back process is performed. The first spacer 130 is formed on the surface of the nitride film 120 on the sidewall of the hard mask pattern 110.

도 1c를 참조하면, 하드마스크 패턴(110) 상측의 질화막(120) 및 제 1 스페이서(130) 상부에 비트라인 콘택 영역을 오픈시키는 감광막 패턴(145)을 형성한다. 여기서, 비트라인 콘택은 필라(100a)의 일측면에 형성된다. 따라서, 감광막 패턴(145)은 하드마스크 패턴(110) 일측면의 제 1 스페이서(130)는 오픈시키고, 하드마스크 패턴(110) 타측면의 제 1 스페이서(130)는 오픈되지 않도록 한다.Referring to FIG. 1C, a photoresist layer pattern 145 is formed on the nitride layer 120 and the first spacer 130 above the hard mask pattern 110 to open the bit line contact region. Here, the bit line contact is formed on one side of the pillar 100a. Accordingly, the photoresist pattern 145 opens the first spacer 130 on one side of the hard mask pattern 110 and prevents the first spacer 130 on the other side of the hard mask pattern 110 from being opened.

다음에, 감광막 패턴(145)를 마스크로 제 1 스페이서(130) 및 제 1 폴리실리 콘층(125)을 식각한다. 이때, 제 1 폴리실리콘층(125)은 콘택홀을 형성하고자 하는 영역이 노출될때까지 식각하는 것이 바람직하다. Next, the first spacer 130 and the first polysilicon layer 125 are etched using the photoresist pattern 145 as a mask. In this case, the first polysilicon layer 125 may be etched until the region to form the contact hole is exposed.

도 1d를 참조하면, 감광막 패턴(145) 및 제 1 스페이서(130)를 제거한다. 이때, 제 1 스페이서(130) 제거 공정 시 필라(100a) 및 하드마스크 패턴(110) 일측면의 질화막(120)도 동시에 제거된다. Referring to FIG. 1D, the photoresist pattern 145 and the first spacer 130 are removed. At this time, the pillar 100a and the nitride film 120 on one side of the hard mask pattern 110 are also simultaneously removed during the first spacer 130 removal process.

다음에, 필라(100a) 타측면에 남겨진 제 1 폴리실리콘층(125)을 제거한다. 그 결과, 제 1 폴리실리콘층(125) 상측으로 돌출되어 있는 필라(100a)의 일측면에는 산화막(115)만 남게 되고, 필라(100a)의 타측면에는 산화막(115) 및 질화막(120)의 적층이 남게 된다. Next, the first polysilicon layer 125 left on the other side of the pillar 100a is removed. As a result, only the oxide film 115 remains on one side of the pillar 100a protruding upward of the first polysilicon layer 125, and the oxide film 115 and the nitride film 120 are formed on the other side of the pillar 100a. Lamination remains.

그 다음, 필라(100a)들 사이의 저부에 제 2 폴리실리콘층(150)을 매립한다. 이때, 제 2 폴리실리콘층(150)은 콘택홀을 형성하고자 하는 영역이 노출되는 높이까지 형성하는 것이 바람직하다. Then, the second polysilicon layer 150 is embedded in the bottom between the pillars 100a. In this case, the second polysilicon layer 150 may be formed to a height at which the region to form the contact hole is exposed.

도 1e를 참조하면, 제 2 폴리실리콘층(150) 상부에 제 3 폴리실리콘층(153)을 증착한다. Referring to FIG. 1E, a third polysilicon layer 153 is deposited on the second polysilicon layer 150.

그 다음, 제 3 폴리실리콘층(153), 필라(100a) 및 하드마스크 패턴(110)을 포함한 전체 상부에 라이너 질화막(미도시)을 형성한다. 그리고, 에치-백 공정으로 필라(100a) 및 하드마스크 패턴(110) 측벽에 제 2 스페이서(155)를 형성한다. Next, a liner nitride film (not shown) is formed on the entire top including the third polysilicon layer 153, the pillar 100a, and the hard mask pattern 110. In addition, the second spacer 155 is formed on the sidewalls of the pillar 100a and the hard mask pattern 110 by an etch-back process.

도 1f를 참조하면, 제 3 폴리실리콘층(153) 및 제 2 폴리실리콘층(150)을 제거한다. 이때, 제 3 폴리실리콘층(153)이 제거된 부분은 제 2 스페이서(155)와 질화막(120)에 의해 공간이 형성된다. 이 공간은 필라(110a)의 일측면에만 존재하며, 이 공간으로 산화막(115)이 노출되어 있다.Referring to FIG. 1F, the third polysilicon layer 153 and the second polysilicon layer 150 are removed. In this case, the space where the third polysilicon layer 153 is removed is formed by the second spacer 155 and the nitride film 120. This space exists only on one side of the pillar 110a, and the oxide film 115 is exposed to this space.

다음에, 클리닝 공정으로 상기 노출된 산화막(115)을 제거하여, 필라(100a) 측벽에 노출되는 콘택홀(160)을 형성한다.Next, the exposed oxide film 115 is removed by a cleaning process to form a contact hole 160 exposed on the sidewall of the pillar 100a.

도 1g를 참조하면, 콘택홀(160)을 포함하는 필라(100a) 및 하드마스크 패턴(110) 표면에 Ti막(170)을 증착한다. 이때, Ti막(170)은 TiCl4를 사용한 PE-CVD 방법으로 진행한다. 또한, Ti막(170)의 두께는 20 ~ 30Å으로 형성한다. 이때, 상기 PE-CVD 방법은 650 ~ 850℃의 고온에서 진행되기 때문에, 콘택홀(160)에 의해 노출된 필라(100a)와 반응하여 TiSi2막(170a)으로 변형된다. 즉, 콘택홀(160)에는 TiSi2막(170a)이 매립된다. 이때, 콘택홀(160) 이외의 부분은 Ti막(170)이 그대로 형성되어 있다. Referring to FIG. 1G, a Ti film 170 is deposited on the surface of the pillar 100a and the hard mask pattern 110 including the contact hole 160. At this time, the Ti film 170 proceeds by a PE-CVD method using TiCl 4 . In addition, the thickness of the Ti film 170 is 20-30 kPa. At this time, since the PE-CVD method proceeds at a high temperature of 650 to 850 ° C., the PE-CVD method reacts with the pillar 100a exposed by the contact hole 160 and is transformed into the TiSi 2 film 170a. That is, the TiSi 2 film 170a is buried in the contact hole 160. At this time, the Ti film 170 is formed in portions other than the contact hole 160 as it is.

그리고, Ti막(170) 표면에 TiN막(175)를 증착한다. 여기서, TiN막(175)의 두께는 30 ~ 40Å인 것이 바람직하다. Then, a TiN film 175 is deposited on the surface of the Ti film 170. Here, the thickness of the TiN film 175 is preferably 30 to 40 kPa.

도 1h를 참조하면, 필라(100a) 및 하드마스크 패턴(110)을 포함하는 전체 상부에 제 4 폴리실리콘층(185)을 형성한다. 이때, 제 4 폴리실리콘층(185)은 인(Phosphorous) 이온이 도핑된 도프드 폴리실리콘인 것이 바람직하다. Referring to FIG. 1H, the fourth polysilicon layer 185 is formed on the entire surface including the pillars 100a and the hard mask pattern 110. At this time, the fourth polysilicon layer 185 is preferably doped polysilicon doped with Phosphorous ions.

다음에, 어닐링 공정으로 제 4 폴리실리콘층(185) 내의 도펀트를 필라(100a) 내부로 확산시켜 접합(junction)(180)을 형성한다. 상기 어닐링 공정은 퍼니스 또는 RTA 방식으로 진행하며, 접합(180)은 콘택홀(160)과 접하는 필라(100a) 내측에 형성되는 것이 바람직하다. 이와 같이 콘택홀(160)에 TiSi2막(170a)이 매립됨에 따라 저항이 감소되고, TiSi2막(170a) 디퓨젼 배리어로 사용되어 얕은 접합을 형성할 수 있게 된다.Next, a dopant in the fourth polysilicon layer 185 is diffused into the pillar 100a by an annealing process to form a junction 180. The annealing process is performed in a furnace or RTA method, the junction 180 is preferably formed inside the pillar (100a) in contact with the contact hole 160. As the TiSi 2 film 170a is buried in the contact hole 160, the resistance decreases, and the TiSi 2 film 170a is used as a diffusion barrier to form a shallow junction.

도 1i를 참조하면, 제 4 폴리실리콘층(185)을 제거한다. 여기서, 제 4 폴리실리콘층(185)을 제거하는 공정은 건식 식각 또는 습식 식각으로 진행한다. 더 바람직하게는 건식 식각을 진행한 후 습식 식각을 추가 진행하여 제 4 폴리실리콘층(185)이 완전히 제거되도록 한다. 이때, 필라(100a) 및 하드마스크 패턴(110) 표면에 TiN막(175)이 증착되어 있기 때문에 건식 식각이나 습식 식각 진행 시 콘택홀(160) 을 매립하고 있는 TiSi2막(170a)을 보호할 수 있다. 따라서, 안정적인 콘택을 형성할 수 있다. Referring to FIG. 1I, the fourth polysilicon layer 185 is removed. Here, the process of removing the fourth polysilicon layer 185 may be performed by dry etching or wet etching. More preferably, after the dry etching, the wet etching is further performed to completely remove the fourth polysilicon layer 185. At this time, since the TiN film 175 is deposited on the pillars 100a and the hard mask pattern 110, the TiSi 2 film 170a filling the contact hole 160 may be protected during dry etching or wet etching. Can be. Thus, a stable contact can be formed.

다음에, 필라(100a) 및 하드마스크 패턴(110)을 포함하는 전체 상부에 비트라인 물질층을 형성한다. 여기서, 상기 비트라인 물질층 텅스텐 또는 TiN막으로 형성한다.Next, a bit line material layer is formed on the whole including the pillars 100a and the hard mask pattern 110. Here, the bit line material layer is formed of tungsten or TiN film.

그 다음, 콘택홀(160) 상측까지 상기 비트라인 물질층을 식각하여 TiSi2막(170a)과 접속하는 매립 비트라인(190)을 형성한다. 이때, 텅스텐 또는 TiN막으로 매립 비트라인(190)을 형성함으로써 저항이 감소되는 효과를 얻을 수 있다. Next, the bit line material layer is etched to the upper side of the contact hole 160 to form a buried bit line 190 for connecting with the TiSi 2 film 170a. In this case, the buried bit line 190 may be formed of a tungsten or TiN film to reduce the resistance.

또한, 도 1i를 참조하여 매립 비트라인이 형성된 반도체 소자를 설명하면 다음과 같다. 이는 상기 도 1a 내지 도 1i에서 설명한 방법 이외의 방법으로도 형성할 수 있다. In addition, referring to FIG. 1I, a semiconductor device having a buried bit line is described as follows. This may be formed by methods other than those described with reference to FIGS. 1A to 1I.

먼저, 반도체 기판(100)에 다수의 필라 패턴(100a)이 구비되며, 필라 패턴(100a) 상측에는 하드마스크 패턴(110)이 포함되어 있다. 그리고, 필라 패턴(100a) 및 하드마스크 패턴(110) 표면에 질화막(120)이 증착되어 있는데, 필라 패턴(100a) 일측에는 질화막(120)이 제거되어 필라 패턴(100a)이 노출된 콘택홀이 형성되어 있다. 이때, 상기 콘택홀은 TiSi2막(170a)으로 매립되어 있다. 또한, 상기 콘택홀과 접하는 필라 패턴(100a) 내측에는 접합(180)이 형성되어 있다. First, a plurality of pillar patterns 100a are provided on the semiconductor substrate 100, and a hard mask pattern 110 is included above the pillar patterns 100a. In addition, the nitride film 120 is deposited on the pillar pattern 100a and the hard mask pattern 110, and the contact hole where the pillar pattern 100a is exposed by removing the nitride layer 120 on one side of the pillar pattern 100a is formed. Formed. In this case, the contact hole is filled with a TiSi 2 film 170a. In addition, a junction 180 is formed inside the pillar pattern 100a in contact with the contact hole.

그리고, 상기 콘택홀을 포함한 필라 패턴(100a) 및 하드마스크 패턴(110) 전체 표면에는 Ti막(170) 및 TiN막(175)이 증착되어 있으며, 필라 패턴(100a)들 사이의 저부에는 상기 콘택홀과 접속하는 매립 비트라인(190)이 형성되어 있다. 여기서, 매립 비트라인(190)은 텅스텐 또는 TiN막으로 형성한다. The Ti film 170 and the TiN film 175 are deposited on the entire surface of the pillar pattern 100a and the hard mask pattern 110 including the contact holes, and the contact is formed at the bottom between the pillar patterns 100a. A buried bit line 190 is formed to connect with the hole. Here, the buried bit line 190 is formed of a tungsten or TiN film.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.

도 1a 내지 도 1i은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 사시도.1A to 1I are perspective views illustrating a method of manufacturing a semiconductor device according to the present invention.

< 도면의 주요 부분에 대한 부호 설명 ><Explanation of Signs of Major Parts of Drawings>

100 : 반도체 기판 100a : 필라 100 semiconductor substrate 100a pillar

110 : 하드마스크 패턴 115 : 산화막110: hard mask pattern 115: oxide film

120 : 질화막 125 : 제 1 폴리실리콘층120: nitride film 125: first polysilicon layer

130 : 제 1 스페이서 145 : 감광막 패턴130: first spacer 145: photosensitive film pattern

150 : 제 2 폴리실리콘층 153 : 제 3 폴리실리콘층150: second polysilicon layer 153: third polysilicon layer

155 : 제 2 스페이서 160 : 콘택홀155: second spacer 160: contact hole

170 : Ti막 170a : TiSi2막170: Ti film 170a: TiSi 2 film

175 : TiN막 180 : 접합175 TiN film 180 junction

185 : 제 4 폴리실리콘층 190 : 매립 비트라인185: fourth polysilicon layer 190: buried bit line

Claims (19)

반도체 기판을 식각하여 복수 개의 필라 패턴을 형성하는 단계;Etching the semiconductor substrate to form a plurality of pillar patterns; 상기 필라 패턴 표면에 절연층을 증착하는 단계;Depositing an insulating layer on the pillar pattern surface; 상기 필라 패턴 일측의 상기 절연층 일부를 제거하여 상기 필라 패턴이 노출되는 콘택홀을 형성하는 단계;Removing a portion of the insulating layer on one side of the pillar pattern to form a contact hole exposing the pillar pattern; 상기 콘택홀 내에 배리어막을 형성하는 단계; 및Forming a barrier layer in the contact hole; And 상기 콘택홀과 접하는 상기 필라 패턴 내에 접합을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a junction in the pillar pattern in contact with the contact hole. 제 1 항에 있어서, The method of claim 1, 상기 절연층은 질화막인 것을 특징으로 하는 반도체 소자의 제조 방법.The insulating layer is a method for manufacturing a semiconductor device, characterized in that the nitride film. 제 1 항에 있어서, The method of claim 1, 상기 배리어막은 TiSi2막인 것을 특징으로 하는 반도체 소자의 제조 방법.The barrier film is a manufacturing method of a semiconductor device, characterized in that the TiSi 2 film. 제 3 항에 있어서, The method of claim 3, wherein 상기 TiSi2막은 Ti막을 증착하는 과정에서 상기 필라 패턴과 접촉된 부분에형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.The TiSi 2 film is a method of manufacturing a semiconductor device, characterized in that formed in the portion in contact with the pillar pattern in the process of depositing a Ti film. 제 4 항에 있어서, The method of claim 4, wherein 상기 Ti막은 TiCl4를 사용하며, PECVD 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The Ti film using TiCl 4 , characterized in that formed in the PECVD process. 제 5 항에 있어서, The method of claim 5, 상기 PECVD 공정은 650 ~ 850℃에서 진행되는 것을 특징으로 하는 반도체 소자의 제조 방법.The PECVD process is a method of manufacturing a semiconductor device, characterized in that proceeding at 650 ~ 850 ℃. 제 5 항에 있어서, The method of claim 5, 상기 Ti막은 20 ~ 30 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The Ti film is a manufacturing method of a semiconductor device, characterized in that formed in a thickness of 20 ~ 30 kHz. 제 1 항에 있어서, The method of claim 1, 상기 배리어막 표면에 TiN막을 더 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.A TiN film is further deposited on the barrier film surface. 제 8 항에 있어서, The method of claim 8, 상기 TiN막은 30 ~ 40Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The TiN film is a semiconductor device manufacturing method, characterized in that formed to a thickness of 30 ~ 40Å. 제 1 항에 있어서, The method of claim 1, 상기 접합을 형성하는 단계는 상기 필라 패턴 상부에 폴리실리콘층을 형성한 후 어닐링 공정을 진행하여 상기 폴리실리콘층 내의 도펀트를 상기 필라 패턴 내측으로 확산시키는 것을 특징으로 하는 반도체 소자의 제조 방법.The forming of the junction may include forming a polysilicon layer on the pillar pattern and then performing an annealing process to diffuse the dopant in the polysilicon layer into the pillar pattern. 제 10 항에 있어서, 11. The method of claim 10, 상기 폴리실리콘층은 도프드 폴리실리콘인 것을 특징으로 하는 반도체 소자의 제조 방법.The polysilicon layer is a semiconductor device manufacturing method, characterized in that the doped polysilicon. 제 11 항에 있어서, The method of claim 11, 상기 도프드 폴리실리콘의 도펀트는 인(Phosphorous)인 것을 특징으로 하는 반도체 소자의 제조 방법.The dopant of the doped polysilicon is a manufacturing method of a semiconductor device, characterized in that the (Phosphorous). 제 10 항에 있어서, 11. The method of claim 10, 상기 어닐링 공정은 퍼니스 또는 RTA 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.The annealing process is a manufacturing method of a semiconductor device, characterized in that to proceed to the furnace or RTA process. 제 1 항에 있어서, The method of claim 1, 상기 필라 패턴 내에 접합을 형성하는 단계 이후,After forming a junction in the pillar pattern, 상기 필라 패턴 전체 상부에 비트라인 물질층을 형성하는 단계; 및 Forming a bit line material layer over the pillar pattern; And 에치-백 공정을 진행하여 상기 필라 패턴 저부에 매립 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a buried bit line at the bottom of the pillar pattern by performing an etch-back process. 제 14 항에 있어서,The method of claim 14, 상기 비트라인 물질층은 텅스텐 또는 TiN으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.And the bit line material layer is formed of tungsten or TiN. 다수의 필라 패턴;Multiple pillar patterns; 상기 필라 패턴 일측에 형성된 콘택홀;A contact hole formed at one side of the pillar pattern; 상기 콘택홀에 매립된 배리어막;A barrier film embedded in the contact hole; 상기 콘택홀과 접하는 상기 필라 패턴 내에 형성된 접합; 및A junction formed in the pillar pattern in contact with the contact hole; And 상기 필라 패턴들 사이의 저부에 상기 콘택홀과 접속하여 형성된 매립 비트라인A buried bit line formed by connecting the contact hole to a bottom portion between the pillar patterns; 을 포함하는 것을 특징으로 하는 반도체 소자.A semiconductor device comprising a. 제 16 항에 있어서,The method of claim 16, 상기 배리어막은 TiSi2인 것을 특징으로 하는 반도체 소자.And the barrier film is TiSi 2 . 제 16 항에 있어서,The method of claim 16, 상기 필라 패턴 표면에 Ti막 및 TiN막을 더 포함하는 것을 특징으로 하는 반도체 소자.And a Ti film and a TiN film on the pillar pattern surface. 제 16 항에 있어서,The method of claim 16, 상기 매립 비트라인은 텅스텐 또는 TiN막으로 형성하는 것을 특징으로 하는 반도체 소자. The buried bit line is a semiconductor device, characterized in that formed by a tungsten or TiN film.
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