KR20120052076A - Semiconductor device and method for manufacturing the same - Google Patents

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KR20120052076A KR1020100113531A KR20100113531A KR20120052076A KR 20120052076 A KR20120052076 A KR 20120052076A KR 1020100113531 A KR1020100113531 A KR 1020100113531A KR 20100113531 A KR20100113531 A KR 20100113531A KR 20120052076 A KR20120052076 A KR 20120052076A
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Abstract

PURPOSE: A semiconductor device and a manufacturing method thereof are provided to increase the thickness of a gate oxide film arranged between a drain region and a gate metal layer, thereby preventing an electric field concentration phenomenon on an overlapping region between gates. CONSTITUTION: A vertical pillar(105) and a hard mask pattern(110) are formed on a substrate(100). A junction region is formed on the upper part of the vertical pillar. A first gate oxide film(130) is formed on the vertical pillar. A first metal layer(140) is formed on the first gate oxide film. A second gate oxide film(150) is formed on the first gate oxide film. A second metal layer(160) is formed on a second gate oxide film.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for manufacturing the same}Semiconductor device and method for manufacturing the same

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히, 수직형 게이트를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다. The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device including a vertical gate and a method for manufacturing the same.

반도체 메모리 장치가 고집적화에 따라 액티브 영역의 크기가 감소하게 되었고, 이러한 액티브 영역에 형성되는 트랜지스터의 채널 길이도 줄어들게 되었다. 트랜지스터의 채널 길이가 감소함에 따라, 트랜지스터의 채널 영역에서의 전계나 전위에 미치는 소스/드레인의 영향이 현저해지는 단채널 효과(short channel effect) 및 소스/드레인 펀치쓰루(punchthrough) 현상이 발생되었다. 예를 들어, DRAM 장치의 메모리 셀에 채택되는 억세스 모스 트랜지스터에서 단채널 효과가 발생하는 경우, DRAM 셀의 문턱 전압이 감소되고, 누설전류가 증가되어 DRAM 장치의 리프레시 특성이 저하되었다. 이에 따라, DRAM 소자의 집적도가 증가하더라도, 기판상에 형성되는 소자의 게이트 채널 길이를 증가시켜 단채널 효과를 억제할 수 있는 방법의 하나로 리세스된 채널을 갖는 트랜지스터가 개발되었다. As the semiconductor memory device is highly integrated, the size of the active region is reduced, and the channel length of the transistor formed in the active region is also reduced. As the channel length of the transistor is reduced, short channel effects and source / drain punchthrough phenomena occur, in which the influence of the source / drain on the electric field or potential in the channel region of the transistor is remarkable. For example, when a short channel effect occurs in an access MOS transistor that is adopted in a memory cell of a DRAM device, the threshold voltage of the DRAM cell is reduced and the leakage current is increased, thereby lowering the refresh characteristics of the DRAM device. Accordingly, a transistor having a recessed channel has been developed as one of methods for suppressing a short channel effect by increasing the gate channel length of a device formed on a substrate even if the integration degree of a DRAM device increases.

리세스된 채널을 갖는 트랜지스터의 제조 방법을 간단히 설명하면, 기판상에 불순물을 주입하여 소스/드레인 영역을 형성한다. 이어서, 기판 상에 리세스 채널을 형성할 부위를 오픈하는 마스크를 형성하고 이를 이용하여 기판을 식각함으로써, 기판 내에 트렌치를 형성한다. 이어서, 트렌치의 내벽 상에 게이트 산화막을 형성한다. 이때, 게이트 산화막은 실리콘 산화막, 하프늄 산화막, 하프늄 실리콘 산화막 등과 같은 고유전(high-K) 물질막으로 형성할 수 있다. 이어서, 트렌치의 내부를 채우면서 고유전 물질막 상에 폴리실리콘 보다 낮은 저항 특성을 가지며 폴리실리콘과 유사한 특성을 갖는 폴리/금속 적층 구조나, 금속/폴리/금속 적층 구조의 게이트 도전층을 형성한다. 게이트 마스크를 이용하여 게이트 도전층을 등방성 식각하여 게이트 전극을 형성하여, 게이트 전극 및 소스/드레인을 갖는 트랜지스터를 완성할 수 있다. Briefly describing a method of manufacturing a transistor having a recessed channel, impurities are implanted on a substrate to form source / drain regions. Subsequently, a trench is formed in the substrate by forming a mask that opens a portion to form a recess channel on the substrate and etching the substrate using the mask. Subsequently, a gate oxide film is formed on the inner wall of the trench. In this case, the gate oxide film may be formed of a high-K material film such as a silicon oxide film, a hafnium oxide film, a hafnium silicon oxide film, or the like. Subsequently, a gate / conductive layer of a poly / metal laminate structure or a metal / poly / metal laminate structure is formed on the high dielectric material layer while filling the inside of the trench, having a lower resistivity than polysilicon and having similar characteristics to that of polysilicon. . A gate electrode may be formed by isotropically etching the gate conductive layer using a gate mask to complete a transistor having a gate electrode and a source / drain.

이와 같이, 반도체 소자의 고집적화가 가속화됨에 따라, 게이트 누설전류 및 소비전력을 감소시키기 위하여 게이트 산화막으로는 고유전 물질막이 사용되고, 고유전물질막 상에 게이트 도전층으로 금속상에 폴리실리콘이 적층된 구조를 사용하고 있다. 그러나, 상기 리세스된 채널을 갖는 트랜지스터의 제조 방법에서는, 게이트 도전층으로 사용하는 금속막과 고유전 물질막 간에 식각 선택비가 부족하여, 게이트를 형성하기 위한 식각 공정시 고유전 물질막이 식각되어 기판 내 실리콘이 제거되는 문제가 발생되고 있다. As such, as the integration of semiconductor devices is accelerated, a high dielectric material film is used as a gate oxide film to reduce gate leakage current and power consumption, and polysilicon is laminated on a metal as a gate conductive layer on the high dielectric material film. I am using a structure. However, in the method of manufacturing the transistor having the recessed channel, the etching selectivity is insufficient between the metal film and the high dielectric material film used as the gate conductive layer, so that the high dielectric material film is etched during the etching process for forming the gate. The problem is that the silicon is removed.

도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.1 is a cross-sectional view illustrating a method of manufacturing a semiconductor device according to the prior art.

도 1을 참조하면, 반도체 기판(10)상에 하드마스크층(미도시) 및 절연막(미도시)을 순차적으로 증착한다. 이후, 반도체 기판(10)에 N형 불순물을 이온 주입하여 정션 영역(35, 드레인 영역)을 형성한다.Referring to FIG. 1, a hard mask layer (not shown) and an insulating film (not shown) are sequentially deposited on the semiconductor substrate 10. Thereafter, N-type impurities are ion implanted into the semiconductor substrate 10 to form a junction region 35 (drain region).

그리고, 수직형 게이트 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한 후, 감광막 패턴을 식각 마스크로 절연막, 하드마스크층 및 반도체 기판(10)을 식각하여 수직 필라(15, Pillar), 하드마스크 패턴(20) 및 절연막 패턴(30)을 형성한다.After forming a photoresist pattern (not shown) by an exposure and development process using a vertical gate mask, the insulating film, the hard mask layer, and the semiconductor substrate 10 are etched using the photoresist pattern as an etch mask to form a vertical pillar 15. ), The hard mask pattern 20 and the insulating film pattern 30 are formed.

다음에는, 수직 필라(15)에 산화막(40)을 형성한다. 여기서, 산화막(40)은 산화(Oxidation) 공정을 이용하거나 산화막(40)을 수직 필라(15) 표면에 증착하여 형성하는 것이 바람직하다. 이후, 산화막(40), 절연막 패턴(30) 및 하드마스크 패턴(20) 상에 배리어 금속층(50) 및 게이트 금속층(60)을 순차적으로 형성한 후, 수직 필라(15)가 노출될 때까지 게이트 금속층(60) 및 배리어 금속층(50)을 에치백(etchback)한다.Next, an oxide film 40 is formed on the vertical pillars 15. Here, the oxide film 40 may be formed by using an oxidation process or by depositing the oxide film 40 on the surface of the vertical pillars 15. Thereafter, the barrier metal layer 50 and the gate metal layer 60 are sequentially formed on the oxide film 40, the insulating film pattern 30, and the hard mask pattern 20, and then the gate is exposed until the vertical pillars 15 are exposed. The metal layer 60 and the barrier metal layer 50 are etched back.

여기서, N형 불순물을 이온 주입하여 형성된 드레인(drain) 영역(35)과 게이트 금속층(60) 사이의 산화막(40)의 두께가 얇기 때문에 게이트 사이의 오버랩 지역에서 전계가 집중하고 이로 인해 GIDL(Gate Induced Drain Leakage)이 발생한다. 즉, 워드 라인과 비트 라인 사이나, 워드 라인들 사이에 브릿지(bridge)가 생성에 의하여, 게이트 전극의 N 접합 오버랩(gate to N junction overlap) 부위가 증가하기 때문에 게이트 전극과 드레인 영역 사이의 직접적인 터널링에 의한 게이트 유발 드레인 누설(Gate Induced Drain Leakage; GIDL) 전류가 증가되고 있다. 이러한 게이트 유발 드레인 누설(GIDL) 전류는 리세스된 채널을 갖는 DRAM 장치와 같은 반도체 장치를 크게 열화시키는 문제를 야기한다.Here, since the thickness of the oxide film 40 between the drain region 35 and the gate metal layer 60 formed by ion implantation of N-type impurities is thin, the electric field is concentrated in the overlap region between the gates, which causes GIDL (Gate). Induced Drain Leakage occurs. That is, since a bridge is generated between the word line and the bit line or between the word lines, the gate to N junction overlap region of the gate electrode increases, so that the direct connection between the gate electrode and the drain region is increased. Gate-induced drain leakage (GIDL) current due to tunneling is increasing. This gate induced drain leakage (GIDL) current causes a problem of greatly deteriorating a semiconductor device such as a DRAM device having a recessed channel.

본 발명은 수직형 게이트를 포함하는 반도체 소자에서 GIDL로 인해 반도체 소자의 특성을 저하시키는 문제를 해결하기 위하여 드레인(drain) 영역과 게이트 금속층 사이의 게이트 산화막의 두께를 두껍게 형성함으로써 게이트 사이의 오버랩 지역에서 전계가 집중되는 현상을 방지하고 이로 인하여 발생되는 GIDL(Gate Induced Drain Leakage)을 방지하는 반도체 소자의 제조 방법을 제공한다.The present invention provides an overlapping region between gates by forming a thick thickness of a gate oxide layer between a drain region and a gate metal layer in order to solve a problem of deteriorating characteristics of a semiconductor device due to GIDL in a semiconductor device including a vertical gate. The present invention provides a method of manufacturing a semiconductor device that prevents a phenomenon in which an electric field is concentrated and prevents GIDL (Gate Induced Drain Leakage).

본 발명은 반도체 기판상에 수직 필라 및 하드마스크 패턴을 형성하는 단계, 상기 수직 필라 상부에 정션 영역을 형성하는 단계, 상기 수직 필라 상에 제 1 게이트 산화막을 형성하는 단계, 상기 제 1 게이트 산화막 상에 제 1 금속층을 형성하되, 상기 정션 영역이 구비된 상기 수직 필라의 표면의 상기 제 1 게이트 산화막을 노출시키는 단계, 노출된 상기 제 1 게이트 산화막 상에 제 2 게이트 산화막을 형성하는 단계, 상기 제 2 게이트 산화막 상에 제 2 금속층을 형성하되, 상기 정션 영역이 구비된 상기 수직형 필라의 표면의 상기 제 2 게이트 산화막을 노출시키는 단계 및 노출된 상기 제 2 게이트 산화막 상에 제 3 게이트 산화막을 형성하는 단계, 상기 수직 필라 사이에 제 3 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.The present invention provides a method including forming a vertical pillar and a hard mask pattern on a semiconductor substrate, forming a junction region on the vertical pillar, forming a first gate oxide layer on the vertical pillar, and forming the first gate oxide layer on the first gate oxide layer. Forming a first metal layer in the semiconductor substrate, exposing the first gate oxide layer on the surface of the vertical pillar having the junction region, and forming a second gate oxide layer on the exposed first gate oxide layer Forming a second metal layer on the second gate oxide layer, exposing the second gate oxide layer on the surface of the vertical pillar with the junction region and forming a third gate oxide layer on the exposed second gate oxide layer And forming a third metal layer between the vertical pillars. Provide the law.

바람직하게는, 상기 수직 필라 및 상기 하드마스크 패턴을 형성하는 단계는 상기 반도체 기판상에 하드마스크층을 형성하는 단계, 수직 필라 형성용 마스크를 식각 마스크로 상기 하드마스크층 및 상기 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 한다.Preferably, the forming of the vertical pillar and the hard mask pattern may include forming a hard mask layer on the semiconductor substrate, and etching the hard mask layer and the semiconductor substrate by using a vertical pillar forming mask as an etching mask. Characterized in that it comprises a step.

바람직하게는, 상기 하드마스크층을 형성하는 단계 후, 상기 하드마스크층 상에 패드 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.Preferably, after the forming of the hard mask layer, further comprising forming a pad insulating film on the hard mask layer.

바람직하게는, 상기 제 1, 제 2 및 제 3 게이트 산화막을 형성하는 단계는 열 산화 공정을 이용하는 것을 특징으로 한다.Preferably, the forming of the first, second and third gate oxide layers is characterized by using a thermal oxidation process.

바람직하게는, 상기 제 3 금속층은 상기 정션 영역과 오버랩(overlap)되도록 형성되는 것을 특징으로 한다.Preferably, the third metal layer is formed to overlap with the junction region.

바람직하게는, 상기 제 1 게이트 산화막을 노출시키는 단계는 상기 제 1 금속층을 에치백(etchback)하여 노출시키는 것을 특징으로 한다.The exposing of the first gate oxide layer may be performed by etching back the first metal layer.

바람직하게는, 상기 제 2 게이트 산화막을 노출시키는 단계는 상기 제 2 금속층을 에치백(etchback)하여 노출시키는 것을 특징으로 한다.The exposing of the second gate oxide layer may be performed by etching back the second metal layer.

바람직하게는, 상기 제 1 산화막은 제 2 산화막보다 유전율이 높은 것을 특징으로 한다.Preferably, the first oxide film has a higher dielectric constant than the second oxide film.

아울러, 본 발명은 반도체 기판상에 수직 필라 및 하드마스크 패턴을 형성하는 단계, 상기 수직 필라 상부에 정션 영역을 형성하는 단계, 상기 수직 필라 상에 제 1 게이트 산화막을 형성하는 단계, 상기 제 1 게이트 산화막 상에 제 1 금속층을 형성하되, 상기 정션 영역이 구비된 상기 수직 필라의 표면의 상기 제 1 게이트 산화막을 노출시키는 단계, 노출된 상기 제 1 게이트 산화막 및 상기 하드마스크 패턴 상에 제 2 게이트 산화막을 형성하는 단계, 상기 제 2 게이트 산화막 및 상기 제 1 게이트 금속층 상에 제 2 금속층을 형성하되, 상기 정션 영역이 구비된 상기 수직 필라의 표면의 제 2 게이트 산화막을 노출시키는 단계, 상기 제 2 게이트 산화막 및 상기 하드마스크층 상에 제 3 게이트 산화막을 형성하는 단계 및 상기 수직 필라 사이에 제 3 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.In addition, the present invention comprises the steps of forming a vertical pillar and a hard mask pattern on the semiconductor substrate, forming a junction region on the vertical pillar, forming a first gate oxide film on the vertical pillar, the first gate Forming a first metal layer on an oxide layer, exposing the first gate oxide layer on the surface of the vertical pillar having the junction region, and a second gate oxide layer on the exposed first gate oxide layer and the hard mask pattern Forming a second metal layer on the second gate oxide layer and the first gate metal layer, and exposing a second gate oxide layer on a surface of the vertical pillar having the junction region; Forming a third gate oxide film on the oxide film and the hard mask layer, and forming a third metal layer between the vertical pillars. It provides a method for manufacturing a semiconductor device comprising the step of forming.

바람직하게는, 상기 수직 필라 및 상기 하드마스크 패턴을 형성하는 단계는 상기 반도체 기판상에 하드마스크층을 형성하는 단계, 수직 필라 형성용 마스크를 식각 마스크로 상기 하드마스크층 및 상기 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 한다.Preferably, the forming of the vertical pillar and the hard mask pattern may include forming a hard mask layer on the semiconductor substrate, and etching the hard mask layer and the semiconductor substrate by using a vertical pillar forming mask as an etching mask. Characterized in that it comprises a step.

바람직하게는, 상기 하드마스크층을 형성하는 단계 후, 상기 하드마스크층 상에 패드 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.Preferably, after the forming of the hard mask layer, further comprising forming a pad insulating film on the hard mask layer.

바람직하게는, 상기 제 1, 제 2 및 제 3 게이트 산화막을 형성하는 단계는 열 산화 공정을 이용하는 것을 특징으로 한다.Preferably, the forming of the first, second and third gate oxide layers is characterized by using a thermal oxidation process.

바람직하게는, 상기 제 3 금속층은 상기 정션 영역과 오버랩(overlap)되도록 형성되는 것을 특징으로 한다.Preferably, the third metal layer is formed to overlap with the junction region.

바람직하게는, 상기 제 1 게이트 산화막을 노출시키는 단계는 상기 제 1 금속층을 에치백(etchback)하여 노출시키는 것을 특징으로 한다.The exposing of the first gate oxide layer may be performed by etching back the first metal layer.

바람직하게는, 상기 제 2 게이트 산화막을 노출시키는 단계는 상기 제 2 금속층을 에치백(etchback)하여 노출시키는 것을 특징으로 한다.The exposing of the second gate oxide layer may be performed by etching back the second metal layer.

아울러, 본 발명은 반도체 기판으로부터 돌출된 수직 필라, 상기 수직 필라 상부에 구비된 정션 영역, 상기 수직 필라 표면에 구비된 게이트 산화막 및 상기 수직 필라 사이에 구비된 게이트 패턴을 포함하되, 상기 정션 영역이 구비된 상기 수직 필라의 표면에 구비된 상기 게이트 산화막의 두께가 상기 수직 필라의 표면에 구비된 상기 게이트 산화막의 두께보다 두꺼운 것을 특징으로 하는 반도체 소자를 제공한다.In addition, the present invention includes a vertical pillar protruding from the semiconductor substrate, a junction region provided on the vertical pillar, a gate oxide film provided on the surface of the vertical pillar, and a gate pattern provided between the vertical pillars. The thickness of the gate oxide film provided on the surface of the vertical pillar provided is thicker than the thickness of the gate oxide film provided on the surface of the vertical pillar.

바람직하게는, 상기 수직 필라 상부에 하드마스크 패턴을 더 포함하는 것을 특징으로 한다.Preferably, the method may further include a hard mask pattern on the vertical pillars.

바람직하게는, 상기 수직 필라와 상기 게이트 패턴 사이에 제 1 및 제 2 금속층을 포함하는 것을 특징으로 한다.Preferably, the first pillar may include a first metal layer and a second metal layer between the vertical pillars and the gate pattern.

바람직하게는, 상기 게이트 패턴과 상기 정션 영역은 오버랩(overlap) 되는 것을 포함하는 것을 특징으로 한다.Preferably, the gate pattern and the junction region may include overlapping.

바람직하게는, 상기 게이트 산화막은 복수의 산화막을 포함하는 것을 특징으로 한다.Preferably, the gate oxide film is characterized in that it comprises a plurality of oxide films.

본 발명은 수직형 게이트를 포함하는 반도체 소자에서 GIDL로 인해 반도체 소자의 특성을 저하시키는 문제를 해결하기 위하여 드레인(drain) 영역과 게이트 금속층 사이의 게이트 산화막의 두께를 두껍게 형성함으로써 게이트 사이의 오버랩 지역에서 전계가 집중되는 현상을 방지하고 이로 인하여 발생되는 GIDL(Gate Induced Drain Leakage)을 방지하는 장점이 있다.The present invention provides an overlapping region between gates by forming a thick thickness of a gate oxide layer between a drain region and a gate metal layer in order to solve a problem of deteriorating characteristics of a semiconductor device due to GIDL in a semiconductor device including a vertical gate. The advantage of preventing electric field from concentrating and preventing GIDL (Gate Induced Drain Leakage) from occurring.

도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 3a 내지 도 3f는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to the prior art.
2A to 2H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention.

이하에서는 본 발명에 따라 첨부된 실시예를 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying embodiments according to the present invention will be described in detail.

도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.2A through 2H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 2a 및 도 2b를 참조하면, 반도체 기판(100) 상에 하드마스크층(미도시) 및 절연막(미도시)을 순차적으로 증착한다. 이때, 하드마스크층은 질화막(Nitride)을 포함하고, 절연막은 산화막(Oxide)을 포함하는 것이 바람직하다. 이후, 반도체 기판(100)에 N형 불순물을 이온 주입하여 정션 영역(드레인 영역)을 형성한다.2A and 2B, a hard mask layer (not shown) and an insulating film (not shown) are sequentially deposited on the semiconductor substrate 100. In this case, the hard mask layer may include a nitride film, and the insulating film may include an oxide film. Thereafter, N-type impurities are ion-implanted into the semiconductor substrate 100 to form a junction region (drain region).

그리고, 수직 게이트(vertical gate) 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한 후, 감광막 패턴을 식각 마스크로 절연막, 하드마스크층 및 반도체 기판(100)을 식각하여 절연막 패턴(120), 하드마스크 패턴(110) 및 수직 필라(105, Pillar)를 형성한다. In addition, after the photoresist pattern (not shown) is formed by an exposure and development process using a vertical gate mask, the insulation layer, the hard mask layer, and the semiconductor substrate 100 are etched using the photoresist pattern as an etch mask to form an insulation layer pattern ( 120, a hard mask pattern 110 and a vertical pillar 105 are formed.

다음으로, 수직 필라(105)에 제 1 산화막(130)을 형성한다. 이때, 산화(Oxidation) 공정을 이용하거나 산화막 증착 공정을 이용하여 제 1 산화막(130)을 형성하는 것이 바람직하다. 다음에는, 제 1 산화막(130), 절연막 패턴(120) 및 하드마스크 패턴(110) 상에 제 1 배리어 금속층(140)을 증착한 후, 제 1 배리어 금속층(140)을 에치백(etchback)하여 제 1 산화막(130)이 노출되도록 한다. 이때, 에치백 공정을 이용하여 수직 필라(105)의 상부로부터 10Å 두께에서 수직 필라(105)의 하부가 노출되는 높이까지 제 1 배리어 금속층(140)을 식각하는 것이 바람직하다.Next, the first oxide film 130 is formed on the vertical pillars 105. In this case, it is preferable to form the first oxide film 130 by using an oxidation process or by using an oxide film deposition process. Next, after depositing the first barrier metal layer 140 on the first oxide film 130, the insulating film pattern 120 and the hard mask pattern 110, the first barrier metal layer 140 is etched back. The first oxide film 130 is exposed. In this case, it is preferable to etch the first barrier metal layer 140 from an upper portion of the vertical pillars 105 to a height at which the lower portion of the vertical pillars 105 is exposed by using an etch back process.

도 2c를 참조하면, 노출된 수직 필라(105)에 제 2 산화막(150)을 형성한다. 여기서, 산화(Oxidation) 공정을 이용하거나 산화막 증착 공정을 이용하여 제 2 산화막(150)을 형성하는 것이 바람직하다.Referring to FIG. 2C, a second oxide film 150 is formed on the exposed vertical pillars 105. Here, it is preferable to form the second oxide film 150 by using an oxidation process or by using an oxide film deposition process.

도 2d 및 도 2e를 참조하면, 제 2 산화막(150), 제 1 배리어 금속층(140), 절연막 패턴(120) 및 하드마스크 패턴(110) 상부의 표면에 제 2 배리어 금속층(160)을 증착한 후, 제 2 배리어 금속층(160)을 에치백(etchback)하여 제 2 산화막(150)이 노출되도록 한다. 이때, 에치백 공정을 이용하여 수직 필라(105)의 상부로부터 10Å 두께에서 제 1 배리어 금속층(140)의 높이까지 제 2 배리어 금속층(160)을 식각하는 것이 바람직하다. 이때, 제 2 배리어 금속층(160)의 사이에 빈 공간이 형성되며, 완전하게 매립되지 않는다. 또한, 제 1 배리어 금속층(140)은 산화막과 계면 특성이 좋은 물질인 것이 바람직하다. 여기서, 제 2 배리어 금속층(160)은 전도성이 좋은 물질인 것이 바람직하다.2D and 2E, the second barrier metal layer 160 is deposited on the surface of the second oxide layer 150, the first barrier metal layer 140, the insulating layer pattern 120, and the hard mask pattern 110. Thereafter, the second barrier metal layer 160 is etched back to expose the second oxide film 150. In this case, it is preferable to etch the second barrier metal layer 160 from the top of the vertical pillars 105 to the height of the first barrier metal layer 140 at a thickness of 10 mm by using an etch back process. At this time, an empty space is formed between the second barrier metal layers 160 and is not completely filled. In addition, the first barrier metal layer 140 is preferably a material having good interfacial properties with the oxide film. Here, it is preferable that the second barrier metal layer 160 is a material having good conductivity.

도 2f를 참조하면, 수직 필라(105)의 제 2 산화막(150) 상에 제 3 산화막(170)을 형성한다. 여기서, 산화(Oxidation) 공정을 이용하거나 산화막 증착 공정을 이용하여 제 3 산화막(170)을 형성하는 것이 바람직하다.Referring to FIG. 2F, a third oxide film 170 is formed on the second oxide film 150 of the vertical pillar 105. Here, it is preferable to form the third oxide film 170 by using an oxidation process or by using an oxide film deposition process.

도 2g 및 도 2h를 참조하면, 제 3 산화막(170), 제 2 배리어 금속층(160), 절연막 패턴(120) 및 하드마스크 패턴(110) 상에 게이트 금속층(180)을 빈 공간 없이 증착한 후, 절연막 패턴(120)이 노출될 때까지 화학적 기계적 연마(Chemical Mechanical Polishing)와 같은 평탄화 식각 공정을 이용하여 식각한다. 그리고, 게이트 금속층(180)을 에치백(etchback)한다. 이때, 에치백되는 게이트 금속층(180)은 수직형 필라(105)의 상부로부터 1Å ~ 500Å 두께만큼 식각되는 것이 바람직하다. 여기서, 게이트 금속층(180)은 전도성이 좋은 물질인 것이 바람직하다.2G and 2H, after the gate metal layer 180 is deposited on the third oxide layer 170, the second barrier metal layer 160, the insulating layer pattern 120, and the hard mask pattern 110 without a blank space, the gate metal layer 180 may be deposited. The etching is performed by using a planar etching process such as chemical mechanical polishing until the insulating film pattern 120 is exposed. The gate metal layer 180 is etched back. In this case, the gate metal layer 180 to be etched back is preferably etched by a thickness of 1 Å to 500 Å from the top of the vertical pillar 105. Here, the gate metal layer 180 is preferably a material having good conductivity.

여기서, N형 불순물을 이온 주입하여 형성된 드레인(drain) 영역(도 2h의 A 영역)과 게이트 금속층(180) 사이에 형성된 산화막(130, 150, 170)의 두께가 두껍기 때문에 게이트 사이의 오버랩(overlap) 지역에서 전계가 집중되는 현상을 방지하고 이로 인하여 발생되는 GIDL(Gate Induced Drain Leakage)을 방지한다. Here, since the thicknesses of the oxide films 130, 150, and 170 formed between the drain region formed by ion implantation of the N-type impurity (region A in FIG. 2H) and the gate metal layer 180 are large, overlap between the gates is overlapped. This prevents the concentration of electric fields in the area and prevents GIDL (Gate Induced Drain Leakage).

도 3a 내지 도 3f는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention.

도 3a 및 도 3b를 참조하면, 반도체 기판(200) 상에 하드마스크층(미도시) 및 절연막(미도시)을 순차적으로 증착한다. 이후, 반도체 기판(200)에 N형 불순물을 이온 주입하여 정션 영역(드레인 영역)을 형성한다. 이때, 하드마스크층은 질화막(Nitride)을 포함하고, 절연막은 산화막(Oxide)을 포함하는 것이 바람직하다.3A and 3B, a hard mask layer (not shown) and an insulating film (not shown) are sequentially deposited on the semiconductor substrate 200. Thereafter, N-type impurities are ion implanted into the semiconductor substrate 200 to form a junction region (drain region). In this case, the hard mask layer may include a nitride film, and the insulating film may include an oxide film.

다음에는, 수직 게이트(vertical gate) 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한 후, 감광막 패턴을 식각 마스크로 절연막, 하드마스크층 및 반도체 기판(200)을 식각하여 절연막 패턴(220), 하드마스크 패턴(210) 및 수직 필라(205, Pillar)를 형성한다. Next, a photoresist pattern (not shown) is formed by an exposure and development process using a vertical gate mask, and then the insulating film, the hard mask layer, and the semiconductor substrate 200 are etched using the photoresist pattern as an etch mask to form an insulating film pattern. 220, a hard mask pattern 210, and a vertical pillar 205 are formed.

다음으로, 수직 필라(205)에 제 1 산화막(230)을 형성한다. 여기서, 산화(Oxidation) 공정을 이용하거나 산화막 증착 공정을 이용하여 제 1 산화막(230)을 형성하는 것이 바람직하다.Next, a first oxide film 230 is formed on the vertical pillars 205. Here, it is preferable to form the first oxide film 230 using an oxidation process or an oxide film deposition process.

다음에는, 제 1 산화막(230), 절연막 패턴(220) 및 하드마스크 패턴(210) 상에 제 1 배리어 금속층(240)을 증착한 후, 제 1 배리어 금속층(240)을 에치백(etchback)하여 제 1 산화막(230)이 노출되도록 한다. 이때, 에치백 공정을 이용하여 수직 필라(205)의 상부로부터 10Å 두께에서 수직 필라(205)의 하부가 노출되는 높이까지 제 1 배리어 금속층(240)을 식각하는 것이 바람직하다. 또한, 제 1 배리어 금속층(240)은 산화막과 계면 특성이 좋은 물질인 것이 바람직하다.Next, after depositing the first barrier metal layer 240 on the first oxide film 230, the insulating film pattern 220, and the hard mask pattern 210, the first barrier metal layer 240 is etched back. The first oxide film 230 is exposed. In this case, it is preferable to etch the first barrier metal layer 240 from the top of the vertical pillar 205 to a height at which the bottom of the vertical pillar 205 is exposed by using an etch back process. In addition, the first barrier metal layer 240 is preferably a material having good interfacial properties with the oxide film.

도 3c 및 도 3d를 참조하면, 노출된 수직 필라(205), 하드마스크 패턴(210) 및 절연막 패턴(220) 상부에 제 2 산화막(250)을 형성한다. 여기서, 산화(Oxidation) 공정을 이용하거나 산화막 증착 공정을 이용하여 제 2 산화막(250)을 형성하는 것이 바람직하다.3C and 3D, a second oxide layer 250 is formed on the exposed vertical pillars 205, the hard mask pattern 210, and the insulating layer pattern 220. Here, it is preferable to form the second oxide film 250 using an oxidation process or an oxide film deposition process.

다음에는, 제 2 산화막(250) 및 제 1 배리어 금속층(240) 상부에 제 2 배리어 금속층(260)을 증착하되, 수직 필라(205) 사이에 빈 공간 없이 제 2 배리어 금속층(260)을 증착하는 것이 바람직하다. 제 2 배리어 금속층(260) 및 제 2 산화막(250)을 에치백(etchback)하여 제 1 산화막(230)이 노출되도록 한다. 이때, 에치백 공정을 이용하여 수직 필라(205)의 상부로부터 10Å 두께에서 제 1 배리어 금속층(240)의 높이까지 제 2 배리어 금속층(260)을 식각하는 것이 바람직하다. 여기서, 제 2 배리어 금속층(260)은 전도성이 좋은 물질인 것이 바람직하다.Next, the second barrier metal layer 260 is deposited on the second oxide film 250 and the first barrier metal layer 240, but the second barrier metal layer 260 is deposited without any empty space between the vertical pillars 205. It is preferable. The second barrier metal layer 260 and the second oxide film 250 are etched back to expose the first oxide film 230. In this case, it is preferable to etch the second barrier metal layer 260 from the top of the vertical pillar 205 to the height of the first barrier metal layer 240 at a thickness of 10 Å using an etch back process. Here, it is preferable that the second barrier metal layer 260 is a material having good conductivity.

도 3e 및 도 3f를 참조하면, 노출된 절연막 패턴(220), 하드마스크 패턴(210) 및 제 2 산화막(250)의 표면상에 제 3 산화막(270)을 형성한다. 여기서, 산화(Oxidation) 공정을 이용하거나 산화막 증착 공정을 이용하여 제 3 산화막(270)을 형성하는 것이 바람직하다.3E and 3F, a third oxide film 270 is formed on the exposed insulating film pattern 220, the hard mask pattern 210, and the second oxide film 250. Here, it is preferable to form the third oxide film 270 by using an oxidation process or by using an oxide film deposition process.

다음에는, 제 3 산화막(270) 및 제 2 배리어 금속층(260) 상에 게이트 금속층(280)을 증착하되, 수직 필라(205) 사이에 빈 공간 없이 게이트 금속층(280)을 증착하는 것이 바람직하다. 절연막 패턴(220) 및 하드마스크 패턴(210)이 노출될 때까지 화학적 기계적 연마(Chemical Mechanical Polishing)와 같은 평탄화 식각 공정을 이용하여 게이트 금속층(280)을 식각한다. 그리고, 게이트 금속층(280)을 에치백(etchback)한다. 이때, 에치백되는 게이트 금속층(280)은 수직 필라(205)의 상부로부터 1Å ~ 500Å 두께만큼 식각되는 것이 바람직하다. 여기서, 게이트 금속층(280)은 전도성이 좋은 물질인 것이 바람직하다.Next, while depositing the gate metal layer 280 on the third oxide film 270 and the second barrier metal layer 260, it is preferable to deposit the gate metal layer 280 without a space between the vertical pillars 205. The gate metal layer 280 is etched by using a planar etching process such as chemical mechanical polishing until the insulating layer pattern 220 and the hard mask pattern 210 are exposed. The gate metal layer 280 is etched back. In this case, the gate metal layer 280 to be etched back is preferably etched by a thickness of 1 Å to 500 Å from the top of the vertical pillar 205. Here, the gate metal layer 280 is preferably a good conductivity material.

전술한 바와 같이, 본 발명은 수직형 게이트를 포함하는 반도체 소자에서 GIDL로 인해 반도체 소자의 특성을 저하시키는 문제를 해결하기 위하여 드레인(drain) 영역과 게이트 금속층 사이의 게이트 산화막의 두께를 두껍게 형성함으로써 게이트 사이의 오버랩 지역에서 전계가 집중되는 현상을 방지하고 이로 인하여 발생되는 GIDL(Gate Induced Drain Leakage)을 방지하는 장점이 있다.As described above, the present invention is to increase the thickness of the gate oxide film between the drain region and the gate metal layer in order to solve the problem of deteriorating the characteristics of the semiconductor device due to GIDL in the semiconductor device including a vertical gate There is an advantage of preventing the electric field from concentrating in the overlap region between the gates and preventing the resulting gate induced drain leakage (GIDL).

본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention as defined by the appended claims. Of the present invention.

Claims (20)

반도체 기판상에 수직 필라 및 하드마스크 패턴을 형성하는 단계;
상기 수직 필라 상부에 정션 영역을 형성하는 단계;
상기 수직 필라 상에 제 1 게이트 산화막을 형성하는 단계;
상기 제 1 게이트 산화막 상에 제 1 금속층을 형성하되, 상기 정션 영역이 구비된 상기 수직 필라의 표면의 상기 제 1 게이트 산화막을 노출시키는 단계;
노출된 상기 제 1 게이트 산화막 상에 제 2 게이트 산화막을 형성하는 단계;
상기 제 2 게이트 산화막 상에 제 2 금속층을 형성하되, 상기 정션 영역이 구비된 상기 수직형 필라의 표면의 상기 제 2 게이트 산화막을 노출시키는 단계; 및
노출된 상기 제 2 게이트 산화막 상에 제 3 게이트 산화막을 형성하는 단계;
상기 수직 필라 사이에 제 3 금속층을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Forming a vertical pillar and hard mask pattern on the semiconductor substrate;
Forming a junction region on the vertical pillar;
Forming a first gate oxide layer on the vertical pillars;
Forming a first metal layer on the first gate oxide layer, exposing the first gate oxide layer on a surface of the vertical pillar having the junction region;
Forming a second gate oxide film on the exposed first gate oxide film;
Forming a second metal layer on the second gate oxide layer, exposing the second gate oxide layer on a surface of the vertical pillar having the junction region; And
Forming a third gate oxide film on the exposed second gate oxide film;
Forming a third metal layer between the vertical pillars
And forming a second insulating film on the semiconductor substrate. 제 1 항에 있어서,
상기 수직 필라 및 상기 하드마스크 패턴을 형성하는 단계는
상기 반도체 기판상에 하드마스크층을 형성하는 단계;
수직 필라 형성용 마스크를 식각 마스크로 상기 하드마스크층 및 상기 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1,
Forming the vertical pillar and the hard mask pattern is
Forming a hard mask layer on the semiconductor substrate;
And etching the hard mask layer and the semiconductor substrate using a vertical pillar-forming mask as an etch mask. 제 2 항에 있어서,
상기 하드마스크층을 형성하는 단계 후, 상기 하드마스크층 상에 패드 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 2,
And after forming the hard mask layer, forming a pad insulating film on the hard mask layer. 제 3 항에 있어서,
상기 제 1, 제 2 및 제 3 게이트 산화막을 형성하는 단계는 열 산화 공정을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 3, wherein
Forming the first, second, and third gate oxide films using a thermal oxidation process. 제 1 항에 있어서,
상기 제 3 금속층은 상기 정션 영역과 오버랩(overlap)되도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1,
And the third metal layer is formed to overlap the junction region. 제 1 항에 있어서,
상기 제 1 게이트 산화막을 노출시키는 단계는 상기 제 1 금속층을 에치백(etchback)하여 노출시키는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1,
The exposing of the first gate oxide layer may include etching back the first metal layer to expose the first gate oxide layer. 제 1 항에 있어서,
상기 제 2 게이트 산화막을 노출시키는 단계는 상기 제 2 금속층을 에치백(etchback)하여 노출시키는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1,
The exposing of the second gate oxide layer may include etching back the second metal layer to expose the second gate oxide layer. 제 1 항에 있어서,
상기 제 1 산화막은 제 2 산화막보다 유전율이 높은 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1,
The first oxide film has a higher dielectric constant than the second oxide film. 반도체 기판상에 수직 필라 및 하드마스크 패턴을 형성하는 단계;
상기 수직 필라 상부에 정션 영역을 형성하는 단계;
상기 수직 필라 상에 제 1 게이트 산화막을 형성하는 단계;
상기 제 1 게이트 산화막 상에 제 1 금속층을 형성하되, 상기 정션 영역이 구비된 상기 수직 필라의 표면의 상기 제 1 게이트 산화막을 노출시키는 단계;
노출된 상기 제 1 게이트 산화막 및 상기 하드마스크 패턴 상에 제 2 게이트 산화막을 형성하는 단계;
상기 제 2 게이트 산화막 및 상기 제 1 게이트 금속층 상에 제 2 금속층을 형성하되, 상기 정션 영역이 구비된 상기 수직 필라의 표면의 제 2 게이트 산화막을 노출시키는 단계;
상기 제 2 게이트 산화막 및 상기 하드마스크층 상에 제 3 게이트 산화막을 형성하는 단계; 및
상기 수직 필라 사이에 제 3 금속층을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Forming a vertical pillar and hard mask pattern on the semiconductor substrate;
Forming a junction region on the vertical pillar;
Forming a first gate oxide layer on the vertical pillars;
Forming a first metal layer on the first gate oxide layer, exposing the first gate oxide layer on a surface of the vertical pillar having the junction region;
Forming a second gate oxide layer on the exposed first gate oxide layer and the hard mask pattern;
Forming a second metal layer on the second gate oxide layer and the first gate metal layer, and exposing a second gate oxide layer on a surface of the vertical pillar having the junction region;
Forming a third gate oxide film on the second gate oxide film and the hard mask layer; And
Forming a third metal layer between the vertical pillars
And forming a second insulating film on the semiconductor substrate. 제 9 항에 있어서,
상기 수직 필라 및 상기 하드마스크 패턴을 형성하는 단계는
상기 반도체 기판상에 하드마스크층을 형성하는 단계;
수직 필라 형성용 마스크를 식각 마스크로 상기 하드마스크층 및 상기 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 9,
Forming the vertical pillar and the hard mask pattern is
Forming a hard mask layer on the semiconductor substrate;
And etching the hard mask layer and the semiconductor substrate using a vertical pillar-forming mask as an etch mask. 제 9 항에 있어서,
상기 하드마스크층을 형성하는 단계 후, 상기 하드마스크층 상에 패드 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 9,
And after forming the hard mask layer, forming a pad insulating film on the hard mask layer. 제 9 항에 있어서,
상기 제 1, 제 2 및 제 3 게이트 산화막을 형성하는 단계는 열 산화 공정을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 9,
Forming the first, second, and third gate oxide films using a thermal oxidation process. 제 9 항에 있어서,
상기 제 3 금속층은 상기 정션 영역과 오버랩(overlap)되도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 9,
And the third metal layer is formed to overlap the junction region. 제 9 항에 있어서,
상기 제 1 게이트 산화막을 노출시키는 단계는 상기 제 1 금속층을 에치백(etchback)하여 노출시키는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 9,
The exposing of the first gate oxide layer may include etching back the first metal layer to expose the first gate oxide layer. 제 9 항에 있어서,
상기 제 2 게이트 산화막을 노출시키는 단계는 상기 제 2 금속층을 에치백(etchback)하여 노출시키는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 9,
The exposing of the second gate oxide layer may include etching back the second metal layer to expose the second gate oxide layer. 반도체 기판으로부터 돌출된 수직 필라;
상기 수직 필라 상부에 구비된 정션 영역;
상기 수직 필라 표면에 구비된 게이트 산화막; 및
상기 수직 필라 사이에 구비된 게이트 패턴을 포함하되,
상기 정션 영역이 구비된 상기 수직 필라의 표면에 구비된 상기 게이트 산화막의 두께가 상기 수직 필라의 표면에 구비된 상기 게이트 산화막의 두께보다 두꺼운 것을 특징으로 하는 반도체 소자.Vertical pillars protruding from the semiconductor substrate;
A junction area disposed above the vertical pillars;
A gate oxide film provided on the vertical pillar surface; And
Including a gate pattern provided between the vertical pillar,
The thickness of the gate oxide film provided on the surface of the vertical pillar provided with the junction region is thicker than the thickness of the gate oxide film provided on the surface of the vertical pillar. 제 16 항에 있어서,
상기 수직 필라 상부에 하드마스크 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자.17. The method of claim 16,
And a hard mask pattern on the vertical pillars. 제 16 항에 있어서,
상기 수직 필라와 상기 게이트 패턴 사이에 제 1 및 제 2 금속층을 포함하는 것을 특징으로 하는 반도체 소자.17. The method of claim 16,
And a first metal layer and a second metal layer between the vertical pillar and the gate pattern. 제 16 항에 있어서,
상기 게이트 패턴과 상기 정션 영역은 오버랩(overlap) 되는 것을 포함하는 것을 특징으로 하는 반도체 소자.17. The method of claim 16,
And the gate pattern and the junction region overlap each other. 제 16 항에 있어서,
상기 게이트 산화막은 복수의 산화막을 포함하는 것을 특징으로 하는 반도체 소자.17. The method of claim 16,
And the gate oxide film comprises a plurality of oxide films.
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KR20140111841A (en) * 2013-03-12 2014-09-22 삼성전자주식회사 Nonvolatile memory device and method for fabricating the same
US20220149173A1 (en) * 2020-11-12 2022-05-12 Mitsubishi Electric Corporation Silicon carbide semiconductor device, power converter, and method for manufacturing silicon carbide semiconductor device

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* Cited by examiner, † Cited by third party
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