KR20100132197A - Semiconductor device and method for fabricating the same - Google Patents
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Abstract
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 GIDL(Gate Induced Drain Leakage)을 줄이기 위한 반도체 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device and a method of manufacturing the same for reducing gate induced drain leakage (GIDL).
하나의 모스 트랜지스터(MOS transistor)와 하나의 캐패시터(capacitor)로 단위 셀이 구성되는 디램(DRAM) 소자에서는 칩(chip)에서 많은 면적을 차지하는 캐패시터의 캐패시턴스(capacitacne)을 크게 하면서 면적을 줄이는 것이 고집적화에 중요한 요인이 되고 있다.In DRAM devices, in which a unit cell is composed of one MOS transistor and one capacitor, it is highly integrated to reduce the area while increasing the capacitance of a capacitor that occupies a large area on a chip. Has become an important factor.
좁은 면적에 높은 캐패시턴스를 갖는 캐패시터를 형성하기 위해서 캐패시터의 높이를 증가시키거나, 유전막의 두께를 줄이는 등의 시도가 이루어지고 있다. In order to form a capacitor having a high capacitance in a small area, attempts have been made to increase the height of the capacitor or to reduce the thickness of the dielectric film.
그러나, 캐패시터의 높이를 높일 경우 셀 영역과 주변 영역간 단차가 증가되는 문제가 발생되고, 유전막의 두께를 낮출 경우 유전막의 두께 감소에 따라 누설전류가 증가하는 문제가 발생된다.However, when the height of the capacitor is increased, there is a problem that the step difference between the cell region and the peripheral region is increased, and when the thickness of the dielectric film is decreased, the leakage current increases as the thickness of the dielectric film is decreased.
이러한 문제들을 극복하기 위하여, 최근에는 매립형 게이트를 사용하여 비트 라인 기생 캐패시턴스를 절반 수준으로 감소시킴으로써 동일한 센스앰프(sense amplifier) 구동 능력을 유지하는데 필요로 하는 캐패시터의 캐패시턴스를 획기적으로 낮추는 방법이 도입되었다.In order to overcome these problems, recently, a method of using embedded gates to reduce the bit line parasitic capacitance to half level has been introduced to drastically lower the capacitance of the capacitor required to maintain the same sense amplifier driving capability. .
매립형 게이트의 게이트 전극으로는 통상적으로 낮은 비저항을 갖는 금속을 채택하고 있다.As the gate electrode of the buried gate, a metal having a low specific resistance is usually adopted.
그러나, N 채널 트랜지스터의 게이트 전극으로 N+형 폴리실리콘막 대신 금속을 사용할 경우, 금속의 일함수값이 N+형 폴리실리콘막의 일함수값보다 크기 때문에 게이트 전극과 소스, 드레인 사이의 게이트 절연막에 높은 전계가 인가되어 GIDL(Gate Induced Drain Leakage)이 증가되고 그에 따라 디램 소자의 리프래시(refresh) 특성이 저하되는 문제가 있다.However, when a metal is used instead of an N + type polysilicon film as the gate electrode of the N-channel transistor, a high electric field is applied to the gate insulating film between the gate electrode, the source, and the drain because the work function value of the metal is larger than that of the N + type polysilicon film. Application of GIDL (Gate Induced Drain Leakage) increases, thereby reducing the refresh characteristics of the DRAM device.
본 발명은 GIDL을 줄이고 리프래시 특성을 향상시키기 위한 반도체 소자 및 그 제조방법을 제공한다.The present invention provides a semiconductor device and a method of manufacturing the same for reducing GIDL and improving retrace characteristics.
본 발명의 실시예에 따른 반도체 소자는 소자분리막에 의해 액티브 영역이 정의된 기판과, 상기 소자분리막을 포함한 상기 액티브 영역에 형성된 트렌치와, 상기 트렌치 양측 상기 액티브 영역에 형성된 소스 및 드레인과, 상기 트렌치 하부에 상기 트렌치 표면을 따라 형성된 제 1 게이트 도전막과, 상기 제 1 게이트 도전막 상에 형성되며 상기 트렌치 측면과 일정 간격을 갖고 분리되는 제 2 게이트 도전막과, 상기 제 2 게이트 도전막과 상기 트렌치 측면 사이의 공간을 채우는 절연막을 포함하는 것을 특징으로 한다.A semiconductor device according to an embodiment of the present invention includes a substrate in which an active region is defined by an isolation layer, trenches formed in the active region including the isolation layer, sources and drains formed in both sides of the trench, and the trenches. A first gate conductive layer formed along the trench surface at a lower portion thereof, a second gate conductive layer formed on the first gate conductive layer and separated from the trench side surface at a predetermined interval, and the second gate conductive layer and the And an insulating film filling the space between the trench sides.
상기 제 1 게이트 도전막의 상단 표면은 상기 제 2 게이트 도전막의 상단 표면으로부터 10 내지 600Å 아래에 위치되는 것을 특징으로 한다.The upper surface of the first gate conductive layer is positioned 10 to 600 kV below the upper surface of the second gate conductive layer.
상기 제 2 게이트 도전막의 상단 표면은 상기 소스 및 드레인의 상단 표면 아래에 위치되는 것을 특징으로 한다.The top surface of the second gate conductive layer is positioned below the top surfaces of the source and drain.
상기 절연막은 상기 제 2 게이트 도전막과 상기 트렌치 측면 사이의 공간을 채우고 상기 제 2 게이트 도전막 상부의 상기 트렌치를 갭필하는 것을 특징으로 한다.The insulating layer fills a space between the second gate conductive layer and the trench side surface and gap fills the trench on the second gate conductive layer.
본 발명의 실시예에 따른 반도체 소자의 제조방법은 기판에 트렌치를 형성하 는 단계와, 상기 트렌치에 제 1 게이트 도전막을 개재하여 제 2 게이트 도전막을 형성하는 단계와, 상기 제 1 게이트 도전막과 상기 제 2 게이트 도전막간 식각 속도 차이를 이용하여 상기 제 1 게이트 도전막을 선택적으로 식각하여 상기 제 2 게이트 도전막과 상기 트렌치 측면 사이에 공간을 형성하는 단계와, 상기 공간에 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes forming a trench in a substrate, forming a second gate conductive film through the first gate conductive film, and forming the trench; Selectively etching the first gate conductive layer by using an etching rate difference between the second gate conductive layers to form a space between the second gate conductive layer and the trench side surface, and forming an insulating layer in the space It is characterized by including.
상기 제 1 게이트 도전막을 식각하는 단계에서 식각되는 상기 제 1 도전막의 두께가 10 내지 600Å인 것을 특징으로 한다.The thickness of the first conductive layer etched in the etching of the first gate conductive layer is 10 to 600 kPa.
상기 공간을 형성하는 단계는 상기 제 2 게이트 도전막 대비 상기 제 1 게이트 도전막에 대하여 높은 식각 속도를 갖는 습식 식각 공정 또는 건식 식각 공정으로 수행되는 것을 특징으로 한다.The forming of the space may be performed by a wet etching process or a dry etching process having a higher etching rate with respect to the first gate conductive layer compared to the second gate conductive layer.
상기 제 1, 제 2 게이트 도전막을 형성하는 단계는, 상기 트렌치를 포함한 전면에 표면 굴곡을 따라 제 1 게이트 도전막을 형성하는 단계와, 상기 트렌치를 매립되도록 상기 제 1 게이트 도전막 상에 제 2 게이트 도전막을 형성하는 단계와, 상기 트렌치 외부에 형성된 상기 제 2, 제 1 게이트 도전막을 제거하는 단계를 포함하는 것을 특징으로 한다.The forming of the first and second gate conductive layers may include forming a first gate conductive layer along a surface curvature on the entire surface including the trench, and forming a second gate on the first gate conductive layer to fill the trench. And forming a conductive film, and removing the second and first gate conductive films formed outside the trench.
상기 제 1, 제 2 게이트 도전막을 형성하는 단계 이후에 상기 트렌치 상부에 형성된 제 1, 제 2 게이트 도전막을 제거하여 상기 트렌치 상부를 노출시키는 단계를 더 포함하는 것을 특징으로 한다.And removing the first and second gate conductive layers formed on the trench after the forming of the first and second gate conductive layers to expose the upper portions of the trenches.
상기 트렌치 상부에 형성된 상기 제 1, 제 2 게이트 도전막을 제거하는 단계 이후에 포스트 크리닝 공정을 실시하는 단계를 더 포함하는 것을 특징으로 한다.And performing a post-cleaning process after removing the first and second gate conductive layers formed on the trench.
상기 공간을 형성하는 단계는 상기 포스트 크리닝 공정을 실시하는 단계와 동시에 진행되는 것을 특징으로 한다.Forming the space is characterized in that the same as the step of performing the post-cleaning process.
상기 포스트 크리닝 공정은 상기 제 2 게이트 도전막 대비 상기 제 1 게이트 도전막에 대한 높은 식각율을 갖는 에천트를 포함하는 세정액을 사용하여 진행되는 것을 특징으로 한다.The post-cleaning process may be performed using a cleaning liquid including an etchant having a higher etching rate with respect to the first gate conductive layer than the second gate conductive layer.
본 발명에 따르면, 게이트 전극과 소스, 드레인 사이의 절연막 두께가 증가되어 게이트 전극과 소스, 드레인 사이의 전계가 완화되므로 GIDL이 감소되어 소자의 리프래시 특성이 향상되는 효과가 있다.According to the present invention, since the thickness of the insulating film between the gate electrode, the source and the drain is increased, the electric field between the gate electrode, the source, and the drain is alleviated, thereby reducing the GIDL, thereby improving the relash characteristics of the device.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 일실시예에 따른 반도체 소자를 나타낸 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.1 is a plan view illustrating a semiconductor device according to an exemplary embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along line II ′ of FIG. 1.
도 1 및 도 2를 참조하면, 본 발명에 따른 반도체 소자는 기판(10)과, 기판(10)에 형성된 트렌치(16)와, 트렌치(16) 하부에 형성된 제 1 게이트 도전막(18) 및 제 1 게이트 도전막(18) 상에 형성되며 트렌치(16) 측면과 일정 간격을 갖고 분리된 제 2 게이트 도전막(19)을 포함하는 게이트 전극(G)과, 제 2 게이트 도전막(19)과 기판(10) 사이의 공간을 채우는 절연막(21)을 포함한다.1 and 2, a semiconductor device according to the present invention may include a
보다 구체적으로, 기판(10)에는 소자분리막(13)이 형성되어 액티브 영 역(10A)을 한정하고 있다.More specifically, an
집적도 증가를 위해서 액티브 영역(10A)은 수직 또는 수평 방향이 아닌 소정의 각도(θ1)를 갖고 사선(diagonal) 방향으로 기울어지도록 디자인될 수 있다. In order to increase the degree of integration, the
소자분리막(13)을 포함한 액티브 영역(10A)에는 일방향으로 트렌치(16)가 형성되어 있다.The
그리고, 트렌치(16) 양측 액티브 영역(10A)에는 소스(S) 및 드레인(D)이 형성되어 있다.The source S and the drain D are formed in the
트렌치(16) 내부의 액티브 영역(10A) 상에는 표면 굴곡을 따라서 게이트 절연막(17)이 형성되어 있다.The
한편, 트렌치(16) 하부에는 제 1 게이트 도전막(18)이 형성되어 있다.Meanwhile, a first gate
제 1 게이트 도전막(18)은 표면 굴곡을 따라서 형성된 컨포멀한(conformal) 구조를 가질 수 있다.The first gate
제 1 게이트 도전막(18)으로는 티타늄 질화막(TiN)이 사용될 수 있다.A titanium nitride film TiN may be used as the first gate
제 1 게이트 도전막(18) 상에는 트렌치(16) 측면과 일정 간격을 갖고 제 2 게이트 도전막(19)이 형성되어 있다. 제 2 게이트 도전막(19)은 제 1 게이트 도전막(18)과 함께 실질적인 게이트 전극(G)으로 기능한다.The second gate
제 2 게이트 도전막(19)으로는 텅스텐(W)이 사용될 수 있다.Tungsten (W) may be used as the second gate
제 2 게이트 도전막(19)과 트렌치(16) 측면간 간격은 제 1 게이트 도전막(18)의 두께와 동일할 수 있다.An interval between the sides of the second gate
제 2 게이트 도전막(19)의 상단 표면에서부터 제 1 게이트 도전막(18)의 상 단 표면까지의 높이는 10 내지 600Å의 범위를 가질 수 있다.The height from the top surface of the second gate
한편, 제 2 게이트 도전막(19)은 그 상단 표면이 소스, 드레인(S,D) 상단 표면 아래에 위치될 수 있다. Meanwhile, the top surface of the second gate
이처럼, 제 2 게이트 도전막(19)의 상단 표면이 소스, 드레인(S,D) 상단 표면 아래에 위치되면 게이트 전극(G)과 소스, 드레인(S, D)간 오버랩 면적이 줄게 되어 GIDL이 감소된다.As such, when the upper surface of the second gate
절연막(21)은 제 2 게이트 도전막(19)과 트렌치(16) 측면 사이의 공간을 채우고, 제 2 게이트 도전막(19) 상부의 트렌치(16)를 갭필한다. The
절연막(21)은 산화막, 예컨데 LP-TEOS막으로 구성될 수 있다.The
전술한 구조를 갖는 반도체 소자의 제조방법은 다음과 같다.A method of manufacturing a semiconductor device having the above structure is as follows.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.3A to 3G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 3a를 참조하면, 기판(10) 상에 패드 절연막(11, 12)을 형성하고, STI(Shallow Trehch Isolation) 공정으로 소자분리막(13)을 형성하여 액티브 영역(10A)을 한정한다.Referring to FIG. 3A,
패드 절연막(11, 12)은 패드 산화막(11)과 패드 질화막(12)을 적층하여, 형성할 수 있다.The
소자분리막(13)은, 패드 질화막(12)과 패드 산화막(11) 및 기판(10) 일부를 식각하여 소자분리용 트렌치를 형성하고 소자분리용 트렌치가 갭필되도록 전면에 절연막을 형성한 다음 패드 질화막(12)이 노출되도록 절연막을 전면 식각하여, 형 성할 수 있다.In the
절연막으로는 SOD(Spin On Dielectric)막이 사용될 수 있다. 절연막으로 SOD막을 사용하는 경우, 절연막을 전면 식각하기 전에 SOD막을 경화시키기 위한 열처리 공정을 실시할 수 있다.A SOD (Spin On Dielectric) film may be used as the insulating film. When the SOD film is used as the insulating film, a heat treatment process for curing the SOD film may be performed before the entire surface of the insulating film is etched.
전면 식각 공정으로는 CMP(Chemical Mechanical Polishing) 공정 또는 에치백(etchback) 공정이 사용될 수 있다.As the front etching process, a chemical mechanical polishing (CMP) process or an etchback process may be used.
그 다음, 액티브 영역(10A)의 기판(10)에 소스,드레인용 불순물을 주입하여 불순물 주입층(14)을 형성한다.Next, source and drain impurities are implanted into the
도 3b를 참조하면, 상기 결과물 상에 게이트 예정 영역을 오픈하는 마스크 패턴(15)을 형성하고, 마스크 패턴(15)을 식각 배리어로 소자분리막(13)과 패드 질화막(12)과 패드 산화막(11) 및 기판(10) 일부를 식각하여 트렌치(16)를 형성한다.Referring to FIG. 3B, a
이때, 게이트 예정 영역의 불순물 주입층(14)이 식각됨에 따라서 불순물 주입층(14)이 트렌치(16)를 사이에 두고 분리되면서 소스(S) 및 드레인(D)이 구성된다.At this time, as the
도 3c를 참조하면, 마스크 패턴(15)을 제거하고 트렌치(16) 내부의 액티브 영역(10A) 상에 게이트 절연막(17)을 형성한다.Referring to FIG. 3C, the
게이트 절연막(17)은 산화(oxidation) 공정으로 형성된 산화막일 수 있다. 이와 다르게, 게이트 절연막(17)은 산화막과 질화막의 복합막일 수 있다.The
그리고, 트렌치(16)를 포함한 전면에 표면 굴곡을 따라서 제 1 게이트 도전막(18)을 형성하고, 트렌치(16)가 채워지도록 제 1 게이트 도전막(18) 상에 제 2 게이트 도전막(19)을 형성한다.Then, the first gate
제 1 게이트 도전막(18)과 제 2 게이트 도전막(19)은 이종(異種)의 금속일 수 있다. 예컨데, 제 1 게이트 도전막(18)은 티타늄 질화막일 수 있고, 제 2 게이트 도전막(19)은 텅스텐막일 수 있다.The first gate
도 3d를 참조하면, 전면 식각 공정으로 트렌치(16) 외부에 형성된 제 2, 제 1 게이트 도전막(19, 18)을 제거하여 제 1, 제 2 게이트 도전막(18, 19)을 트렌치(16) 내부에 고립시킨다.Referring to FIG. 3D, the first and second gate
상기 전면 식각 공정으로는 CMP 공정 또는 에치백 공정이 사용될 수 있다.As the front surface etching process, a CMP process or an etch back process may be used.
도 3e를 참조하면, 전면 식각 공정으로 트렌치(16) 상부에 형성된 제 1, 제 2 게이트 도전막(18, 19)을 제거하여 트렌치(16) 상부를 노출시킨다. 전면 식각 공정으로는 에치백 공정이 사용될 수 있다.Referring to FIG. 3E, the first and second gate
이어, 포스트 크리닝 공정을 실시할 수 있다.Subsequently, a post cleaning process can be performed.
도 3f를 참조하면, 제 1 게이트 도전막(18)과 제 2 게이트 도전막(19)간 식각 속도 차이를 이용한 식각 공정으로 제 1 게이트 도전막(18)을 선택적으로 식각하여 제 2 게이트 도전막(19)과 트렌치(16) 측면 사이에 공간(20)을 형성한다.Referring to FIG. 3F, the second gate conductive layer is selectively etched by selectively etching the first gate
이때, 식각되는 제 1 게이트 도전막(18)의 두께는 10 내지 600Å의 범위를 가질 수 있다.In this case, the thickness of the first gate
상기 식각 공정은 제 2 게이트 도전막(19) 대비 제 1 게이트 도전막(18)에 대한 높은 식각 속도를 갖는 습식 식각 공정 또는 건식 식각 공정으로 수행될 수 있다.The etching process may be performed by a wet etching process or a dry etching process having a higher etching rate with respect to the first gate
한편, 제 1 게이트 도전막(18)에 대한 식각 공정을 별도로 진행하지 않고 트렌치(16) 상부의 제 1, 제 2 게이트 도전막(18, 19)을 제거한 후에 진행하는 포스트 크리닝 공정시 진행할 수도 있다. The etching process may be performed during the post-cleaning process, which is performed after the first and second gate
이 경우, 포스트 크리닝 공정은 2 게이트 도전막(19) 대비 제 1 게이트 도전막(18)에 대해 높은 식각 속도를 갖는 에천트를 포함하는 세정액을 사용하여 진행된다. In this case, the post-cleaning process is performed using a cleaning liquid containing an etchant having a high etching rate with respect to the first gate
이로써, 제 1, 제 2 게이트 도전막(18, 19)으로 된 게이트 전극(G)이 형성된다.Thereby, the gate electrode G which consists of the 1st, 2nd gate
도 3g를 참조하면, 공간(20) 및 트렌치(16) 상부를 갭필하는 절연막(21)을 형성한다.Referring to FIG. 3G, an insulating
절연막(21)은 공간(20) 및 트렌치(16)를 포함한 전면에 절연막을 증착하고 전면 식각 공정으로 공간(20) 및 트렌치(16) 외부에 형성된 절연막을 제거하여 형성될 수 있다.The insulating
절연막(21)은 산화막 계열의 물질로 형성할 수 있다. 절연막(21)은 제 1, 제 2 게이트 도전막(18, 19)의 산화가 최대한 억제될 수 있도록 LP-TEOS 산화막으로 형성하는 것이 바람직하다.The insulating
이상에서 상세하게 설명한 바에 의하면, 게이트 전극(G)과 소스, 드레인(S, D) 사이의 절연막 두께가 증가되어 게이트와 소스, 드레인(S, D) 사이의 전계가 감소되므로 GIDL을 억제시킬 수 있으며 그에 따라 디램 소자의 리프래시 특성이 향상되는 효과가 있다.As described in detail above, the thickness of the insulating film between the gate electrode G and the source and drain S and D is increased to reduce the electric field between the gate and the source and drain S and D, thereby suppressing GIDL. This has the effect of improving the reflash characteristics of the DRAM device.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the present invention described in the claims and It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.
도 1은 본 발명의 실시예에 따른 반도체 소자를 나타낸 평면도이다.1 is a plan view showing a semiconductor device according to an embodiment of the present invention.
도 2는 도 1의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.FIG. 2 is a cross-sectional view taken along the line II ′ of FIG. 1.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.3A to 3G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
<도면의 주요부분에 대한 설명><Description of main parts of drawing>
10 : 기판10: substrate
16 : 트렌치16: trench
18, 19 : 제 1, 제 2 게이트 도전막18, 19: 1st, 2nd gate conductive film
22 : 절연막22: insulating film
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