KR20080103707A - Semiconductor device and method of manufacturing the same - Google Patents

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Abstract

A semiconductor device and the manufacturing method thereof are provided to improve the driving ability of device by suppressing the increasing phenomenon of the sheet resistance. A semiconductor device comprises the silicon substrate in which the active area is formed to be protruded to the pillar type and is segmented by the element isolation region and active area; the element isolation film formed within the element isolation region; the gate formed as the form covering the top part of the active area protruded to the pillar type; the drain region(231) formed at the both sides of the lower column portion of the active area protruded to the pillar type; the bit line(243) formed as the form connected to the neighboring active area.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method of manufacturing the same}Semiconductor device and method of manufacturing the same

도 1은 종래에 따른 수직 채널 구조의 트랜지스터 제조방법을 설명하기 위한 공정 단면도.1 is a cross-sectional view illustrating a conventional method of manufacturing a transistor having a vertical channel structure.

도 2a 내지 도 2i는 본 발명의 실시예에 따른 수직 채널 구조의 트랜지스터를 포함한 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도 및 단면도.2A to 2I are plan views and cross-sectional views illustrating a method of manufacturing a semiconductor device including a transistor having a vertical channel structure according to an exemplary embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

200: 반도체기판 210: 하드마스크 패턴200: semiconductor substrate 210: hard mask pattern

211: 산화막 212,221,222: 질화막211: oxide film 212, 221, 222 nitride film

231: 드레인 영역 232: 소오스 영역231: drain region 232: source region

240: 비트라인 물질 241: 확산방지막240: bit line material 241: diffusion barrier

242: 배선용 도전물질 243: 비트라인 242: wiring conductive material 243: bit line

250: 감광막 패턴 261,262,263: 소자분리용 절연막250: photoresist pattern 261, 262, 263: insulating film for device isolation

270: 게이트 271: 게이트 절연막270: gate 271: gate insulating film

272: 게이트 도전물질 272: gate conductive material

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는, 수직 채널 구조의 트랜지스터를 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device including a transistor having a vertical channel structure and a method for manufacturing the same.

반도체 메모리 장치의 집적도가 증가함에 다라, 평면적으로 각 단위 셀이 차지하는 면적이 감소하게 되었다. 이와 같은 단위 셀 면적의 감소에 대응하여 3D 트랜지스터를 형성하는 다양한 방법이 제안되고 있다.As the degree of integration of semiconductor memory devices increases, the area occupied by each unit cell decreases in plan. Various methods of forming 3D transistors have been proposed in response to such a reduction in unit cell area.

그 중의 하나의 방법으로서, 디램(Dynamic random access memory: DRAM)과 같은 메모리 소자의 경우, 소오스 영역 및 드레인 영역을 실리콘기판의 기둥(pillar) 형태로 돌출된 활성 영역에 상,하로 배치시켜서 수직 채널을 유도하는 수직 채널 구조의 트랜지스터가 제안되었다.As one of the methods, in the case of a memory device such as a DRAM (Dynamic Random Access Memory (DRAM)), the source and drain regions are vertically disposed by vertically disposing the source region and the drain region in a protruding active region in the form of pillars of a silicon substrate. A transistor of a vertical channel structure is proposed to induce.

도 1은 종래 기술에 따른 수직 채널 구조의 트랜지스터를 나타낸 단면도로이다. 1 is a cross-sectional view illustrating a transistor having a vertical channel structure according to the prior art.

도시된 바와 같이, 실리콘기판(100)을 이온주입하여 드레인 영역을 정의하는 매몰 형태의 비트라인(143)을 형성한 후, 상기 실리콘기판의 게이트 영역이 돌출되도록 실리콘기판(100)을 식각한다. 그런다음, 상기 돌출된 실리콘기판의 활성 영역을 감싸도록 게이트(170)를 형성한 후, 상기 게이트 상단부에 이온주입하여 소오소 영역을 형성하여, 이로써, 수직 채널 구조의 트랜지스터를 형성한다.As illustrated, after the silicon substrate 100 is ion implanted to form a buried bit line 143 defining a drain region, the silicon substrate 100 is etched to protrude the gate region of the silicon substrate. Then, after forming the gate 170 to surround the active region of the protruding silicon substrate, ion implanted into the upper end of the gate to form a source element region, thereby forming a transistor having a vertical channel structure.

이러한, 수직 채널 구조의 트랜지스터는, 게이트(170)가 형성된 활성 영역을 중심으로 상,하에 소오스/드레인 영역이 형성됨에 따라 트랜지스터의 면적이 감소 되더라도 채널 길이에 구애받지 않게 되어 채널 길이의 개선 효과를 얻을 수 있다. 또한, 비트라인(143)이 실리콘기판(100) 내에 매몰 형태로 형성됨에 따라 콘택 저항의 감소 효과를 얻을 수 있게 된다.Such a transistor having a vertical channel structure has a source / drain region formed around the active region where the gate 170 is formed, so that the transistor length becomes independent of the channel length even if the transistor area is reduced, thereby improving the channel length. You can get it. In addition, since the bit line 143 is formed in the silicon substrate 100 in a buried form, a reduction effect of the contact resistance may be obtained.

그러나, 전술한 바와 같은, 종래에 따른 수직 채널 구조의 트랜지스터에서는, 도핑된 실리콘기판 부분을 비트라인으로 사용함에 따라, 시트 저항(sheet resistance)이 증가되는 현상이 발생되고 있다. 이러한 현상은 수직 채널 구조의 트랜지스터의 장점인 채널 길이 개선 및 콘택 저항 감소의 효과를 반감시키게 되어, 이로 인해, 추가적인 회로 모듈(curciut modulation)을 필요로 하게 된다. However, in the transistor having a vertical channel structure according to the related art as described above, a phenomenon in which sheet resistance is increased by using a doped silicon substrate portion as a bit line has occurred. This phenomenon halves the effects of the channel length improvement and the contact resistance reduction which are advantages of the transistor of the vertical channel structure, and thus requires an additional circuit module (curciut modulation).

본 발명은 수직 채널 구조의 트랜지스터를 포함하는 반도체 소자의 제조시, 시트 저항의 증가 현상을 억제하여 소자의 구동 능력을 향상시킬 수 있는 반도체 소자 및 그 제조방법을 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which are capable of improving the driving capability of the device by suppressing an increase in sheet resistance when manufacturing a semiconductor device including a transistor having a vertical channel structure.

본 발명은, 소자분리 영역 및 활성 영역으로 구획되며, 상기 활성 영역이 기둥 형태로 돌출되게 형성된 실리콘기판; 상기 소자분리 영역 내에 형성된 소자분리막; 상기 기둥 형태로 돌출된 활성 영역의 상단 부분을 감싸는 형태로 형성된 게이트; 상기 기둥 형태로 돌출된 활성 영역의 하단 부분 양측에 형성된 드레인 영역; 상기 기둥 형태로 돌출된 활성 영역의 상단 부분에 형성된 소오스 영역; 및 상기 드레인 영역이 형성된 활성 영역을 감싸면서 활성 영역의 수직한 방향에 따라 이웃하는 활성 영역과 연결되는 형태로 형성된 비트라인;을 포함한다.The present invention is divided into a device isolation region and the active region, the active substrate is formed to protrude in the form of a column; An isolation layer formed in the isolation region; A gate formed to surround an upper portion of the active region protruding into the pillar shape; Drain regions formed on both sides of a lower portion of the active region protruding into the pillar shape; A source region formed on an upper portion of the active region protruding into the pillar shape; And a bit line formed to surround the active region in which the drain region is formed and to be connected to a neighboring active region in a vertical direction of the active region.

여기서, 상기 기둥 형태으로 돌출된 활성 영역은 200∼11000Å 두께를 갖는 것을 포함한다.Here, the active region protruding in the form of a pillar includes one having a thickness of 200 to 11000 mm 3.

상기 소자분리막은 단일막 또는 이중막 이상의 절연막으로 형성된 것을 포함한다.The device isolation layer includes one formed of an insulating film of a single layer or a double layer or more.

또한, 본 발명은, 소자분리 영역 및 활성 영역으로 구획된 실리콘기판 상에 상기 소자분리 영역을 노출시키는 홀 타입의 하드마스크 패턴을 형성하는 단계; 상기 노출된 실리콘기판의 소자분리 영역을 리세스 하는 단계; 상기 리스세된 소자분리 영역을 포함한 실리콘기판의 전면 상에 제1질화막을 형성하는 단계; 상기 제1질화막을 과도 에치-백하는 단계; 상기 홀 타입의 활성 영역 저면 양측 내에 드레인 영역을 형성하는 단계; 상기 실리콘기판의 소자분리 영역을 등방성 식각하는 단계; 상기 등방성 식각된 소자분리 영역을 포함한 실리콘기판 전면 상에 비트라인 물질을 형성하는 단계; 상기 비트라인 물질이 홀 타입의 활성 영역을 감싸는 형태로 형성되도록 상기 비트라인 물질을 식각함과 동시에 활성 영역의 수평한 방향에 따라 실리콘기판의 소자분리 영역 저면 부분을 식각하는 단계; 상기 소자분리 영역 내에 홀 타입의 활성 영역 부분까지 소자분리용 제1절연막을 형성하는 단계; 상기 제1소자분리용 절연막과 비트라인 물질을 식각하여 드레인 영역이 형성된 활성 영역을 감싸면서 활성 영역의 수직한 방향에 따라 이웃하는 활성 영역과 연결되는 형태의 비트라인을 형성하는 단계; 상기 제1질화막 및 하드마스크 패턴을 제거하는 단계; 상기 제1질화막 및 마스크패턴이 제거된 활성 영역을 포함한 소자분리용 제1절연막 상에 제2질화막을 형성하는 단계; 상기 활성 영역이 기둥 형태로 존재하도록 제2질 화막이 형성된 소자분리용 제1절연막 상에 소자분리용 제2절연막을 형성하는 단계; 상기 제2질화막을 제거하는 단계; 상기 기둥 형태의 활성 영역을 감싸도록 게이트를 형성하는 단계; 상기 게이트를 포함한 소자분리 영역 상에 소자분리용 제3절연막을 형성하는 단계; 및 상기 기둥 형태의 활성 영역 상단에 이온주입을 수행하여 소오스 영역을 형성하는 단계;를 포함한다.In addition, the present invention includes forming a hole type hard mask pattern exposing the device isolation region on a silicon substrate divided into a device isolation region and an active region; Recessing an isolation region of the exposed silicon substrate; Forming a first nitride film on an entire surface of the silicon substrate including the recessed device isolation region; Overetching the first nitride film excessively; Forming drain regions on both sides of a bottom surface of the hole type active region; Isotropically etching the device isolation region of the silicon substrate; Forming a bit line material on the entire surface of the silicon substrate including the isotropically etched device isolation region; Etching the bit line material such that the bit line material is formed to surround the active region of the hole type, and simultaneously etching a bottom portion of the device isolation region of the silicon substrate along a horizontal direction of the active region; Forming a first insulating film for device isolation up to a portion of an active region of a hole type in the device isolation region; Etching the first device isolation insulating layer and the bit line material to form a bit line covering the active region in which the drain region is formed and connected to a neighboring active region in a vertical direction of the active region; Removing the first nitride film and the hard mask pattern; Forming a second nitride film on the device isolation first insulating film including the active region from which the first nitride film and the mask pattern are removed; Forming a second insulating film for device isolation on the first insulating film for device isolation in which a second nitride film is formed so that the active region is in a pillar shape; Removing the second nitride film; Forming a gate to surround the pillar-shaped active region; Forming a third insulating film for device isolation on the device isolation region including the gate; And forming a source region by performing ion implantation on top of the pillar-shaped active region.

여기서, 상기 하드마스크 패턴은 산화막과 질화막의 적층막으로 형성하는 것을 포함한다. Here, the hard mask pattern includes forming a laminated film of an oxide film and a nitride film.

상기 노출된 실리콘기판의 소자분리 영역을 리세스 하는 단계는, 100∼5000Å 깊이로 리세스되도록 수행하는 것을 포함한다.Recessing the device isolation region of the exposed silicon substrate includes performing a recess to a depth of 100 to 5000 microns.

상기 제1질화막을 과도 에치-백하는 단계는, 상기 소자분리 영역이 100∼5000Å 깊이만큼 식각되도록 수행하는 것을 포함한다.Excessive etch-back of the first nitride film may include performing etching so that the device isolation region is etched by a depth of 100 to 5000 microns.

상기 실리콘기판의 소자분리 영역을 등방성 식각하는 단계는, 상기 소자분리 영역의 양측이 50∼500Å 깊이만큼 식각되도록 수행하는 것을 포함한다.Isotropically etching the device isolation region of the silicon substrate includes performing etching so that both sides of the device isolation region are etched by a depth of 50 to 500 microns.

상기 비트라인은 확산방지막과 배선용 금속막의 적층막으로 형성하는 것을 포함한다.The bit line includes forming a laminated film of a diffusion barrier film and a wiring metal film.

상기 확산방지막은 WSix막, WN막, Ti막, TiN막 및 WSiN막 중에서 어느 하나의 단일막으로 형성하거나, 또는, 이들을 조합하여 2개 이상의 적층막으로 형성하는 것을 포함한다.The diffusion barrier includes forming a single film of any one of a WSix film, a WN film, a Ti film, a TiN film, and a WSiN film, or a combination of two or more laminated films.

상기 확산방지막은 10∼1000Å 두께로 형성하는 것을 포함한다.The diffusion barrier layer is formed to a thickness of 10 ~ 1000Å.

상기 배선용 금속막은 W막으로 형성하는 것을 포함한다.The wiring metal film includes a W film.

상기 비트라인 물질을 형성하는 단계 후, 상기 비트라인 물질이 활성 영역을 감싸는 형태로 형성되도록 상기 비트라인 물질을 식각함과 동시에 활성 영역의 수평한 방향에 따라 실리콘기판의 소자분리 영역 저면 부분을 식각하는 단계 전, 상기 비트라인 물질 상에 질화막을 형성하는 단계를 더 포함한다.After the forming of the bit line material, the bit line material is etched so that the bit line material is formed to surround the active region, and at the same time, the bottom portion of the device isolation region of the silicon substrate is etched along the horizontal direction of the active region. The method may further include forming a nitride film on the bit line material.

상기 활성 영역의 수평한 방향에 따라 실리콘기판의 소자분리 영역 저면 부분을 식각하는 단계는, 상기 소자분리 영역이 50∼1000Å 깊이만큼 식각되도록 수행하는 것을 포함한다.Etching a bottom portion of the device isolation region of the silicon substrate in a horizontal direction of the active region includes performing the etching of the device isolation region by a depth of 50 to 1000 microns.

상기 제2질화막은 10∼1000Å 두께로 형성하는 것을 포함한다.The second nitride film includes a thickness of 10 to 1000 GPa.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 이온주입을 통하여 실리콘기판 내에 매몰 형태의 비트라인이 형성되고, 기둥 형태로 돌출된 활성 영역의 상, 하에 소오스/드레인 영역을 배치시켜서 수직 채널을 유도하는 수직 구조의 트랜지스터를 포함한 반도체 소자에 있어서, 상기 드레인은 기둥 형태로 돌출된 활성 영역의 저면 양측 내에 형성되고, 상기 비트라인은 금속막의 증착 및 식각 공정을 통하여 상기 드레인 영역이 형성된 활성 영역을 감싸면서 활성 영역의 수직한 방향에 따라 이웃하는 활성 영역과 연결되는 형태로 형성되는 것을 특징으로 한다. First, the technical principle of the present invention will be briefly described. In the present invention, a buried bit line is formed in a silicon substrate through ion implantation, and source / drain regions are disposed above and below an active region protruding in a column shape. In a semiconductor device including a transistor having a vertical structure to induce a vertical channel, the drain is formed in both sides of the bottom surface of the active region protruding in the form of a column, the bit line is formed by the deposition and etching process of the metal film The active region may be formed to surround the active region and be connected to a neighboring active region in a vertical direction of the active region.

이와 같이, 본 발명은 금속막의 증착 및 식각 공정을 통하여 비트라인을 형 성함에 따라, 종래에 따른 수직 채널 구조의 트랜지스터에서, 도핑된 실리콘기판 부분을 비트라인으로 사용하는 것에 비해 시트 저항(sheet resistance)을 감소시킬 수 있다. As described above, according to the present invention, as a bit line is formed through a deposition and etching process of a metal film, sheet resistance in a conventional transistor having a vertical channel structure is compared to using a doped silicon substrate as a bit line. ) Can be reduced.

따라서, 본 발명은 시트 저항의 감소로 인하여 수직 채널 구조의 트랜지스터의 장점인 콘택 저항 감소 및 채널 길이 개선의 효과를 극대화시킬 수 있게 되므로, 그래서, 소자의 전류 구동 능력을 향상시킬 수 있다.Therefore, the present invention can maximize the effect of reducing the contact resistance and improving the channel length, which is an advantage of the transistor of the vertical channel structure due to the reduction of the sheet resistance, so that the current driving capability of the device can be improved.

자세하게, 이하에서는 도 2a 내지 도 2i를 참조하여 본 발명의 실시예에 따른 수직 채널 구조의 트랜지스터를 포함한 반도체 소자의 제조방법을 설명하도록 한다.In detail, a method of manufacturing a semiconductor device including a transistor having a vertical channel structure according to an exemplary embodiment of the present invention will be described with reference to FIGS. 2A through 2I.

도 2a를 참조하면, 소자분리 영역 및 활성 영역으로 구획된 실리콘기판(200) 상에 소자분리 영역을 노출시키는 홀 타입의 하드마스크 패턴(210)을 형성한다. 상기 마스크패턴(210)은 산화막(211)과 질화막(212)으로 적층막으로 형성한다. Referring to FIG. 2A, a hole type hard mask pattern 210 exposing the device isolation region is formed on the silicon substrate 200 partitioned into the device isolation region and the active region. The mask pattern 210 is formed of a laminated film of an oxide film 211 and a nitride film 212.

그런다음, 상기 마스크패턴(210)을 식각마스크로 이용해서 상기 활성 영역이 홀 타입으로 돌출되도록 상기 노출된 실리콘기판의 소자분리 영역을 리세스한다. 상기 소자분리 영역의 리세스는 100∼5000Å 깊이가 되도록 수행한다. 그래서, 상기 활성 영역은 100∼5000Å 두께만큼 돌출된다.Next, the device isolation region of the exposed silicon substrate is recessed using the mask pattern 210 as an etching mask so that the active region protrudes in a hole type. The recess of the device isolation region is performed to a depth of 100 to 5000 microns. Thus, the active region protrudes from 100 to 5000 mm thick.

도 2b를 참조하면, 상기 리스세된 소자분리 영역을 포함한 실리콘기판(200)의 전면 상에 제1질화막(221)을 증착한 후, 상기 제1질화막(221)을 과도 에치-백(over etch-back)한다. 이때, 상기 제1질화막(221)의 과도 에치-백시 상기 실리콘기판(200)의 소자분리 영역 저면 부분도 일부 식각된다. 상기 제1질화막(221)의 과도 에치-백은 상기 소자분리 영역이 100∼5000Å 깊이만큼 식각되도록 수행한다. Referring to FIG. 2B, after the first nitride film 221 is deposited on the entire surface of the silicon substrate 200 including the recessed device isolation region, the first nitride film 221 is over etched back. -back) At this time, the portion of the bottom surface of the isolation region of the silicon substrate 200 is partially etched during the excessive etch-back of the first nitride layer 221. Transient etch-back of the first nitride layer 221 is performed so that the device isolation region is etched to a depth of 100 to 5000Å.

도 2c를 참조하면, 상기 제1질화막(221)의 과도 에치-백에 의해 식각된 실리콘기판에 대해 틸트(tilt) 이온주입을 수행하여 상기 홀 타입의 활성 영역 저면 양측 내에 드레인 영역(231)을 형성한다.Referring to FIG. 2C, a tilt ion implantation is performed on the silicon substrate etched by the excessive etch-back of the first nitride layer 221 to form the drain region 231 on both sides of the bottom surface of the hole type active region. Form.

그런다음, 상기 제1질화막(221)의 과도-에치백에 의해 식각된 실리콘기판의 소자분리 영역을 등방성 식각한다. 상기 등방성 식각은 상기 소자분리 영역의 양측이 50∼500Å 깊이만큼 식각되도록 수행한다.Then, the device isolation region of the silicon substrate etched by the over-etch back of the first nitride film 221 is isotropically etched. The isotropic etching is performed such that both sides of the device isolation region are etched by a depth of 50 to 500 microseconds.

도 2d를 참조하면, 상기 등방성 식각된 소자분리 영역을 포함한 실리콘기판(200) 전면 상에 비트라인 물질(240)을 형성한다. 상기 비트라인 물질(240)은 확산방지막(241)과 배선용 금속막(242)의 적층막으로 형성한다. 상기 확산방지막(241)은 WSix막, WN막, Ti막, TiN막 및 WSiN막 중에서 어느 하나의 단일막으로 형성하거나, 또는, 이들을 조합하여 2개 이상의 적층막으로 형성하며, 10∼1000Å 두께로 형성한다. 그리고, 상기 배선용 금속막(242)은 W막을 사용하여 형성한다.Referring to FIG. 2D, the bit line material 240 is formed on the entire surface of the silicon substrate 200 including the isotropically etched device isolation region. The bit line material 240 is formed of a laminated film of the diffusion barrier 241 and the wiring metal film 242. The diffusion barrier 241 is formed of any one of a WSix film, a WN film, a Ti film, a TiN film, and a WSiN film, or a combination thereof is formed of two or more laminated films, and has a thickness of 10 to 1000 mW. Form. The wiring metal film 242 is formed using a W film.

한편, 도시하지는 않았으나, 상기 비트라인 물질 상에 질화막을 더 형성할 수 있다.Although not shown, a nitride film may be further formed on the bit line material.

그런다음, 상기 비트라인 물질(240) 상에 상기 활성 영역의 수직한 방향에 따라 라인 타입으로 감광막패턴(250)을 형성한 후, 상기 감광막패턴(250)을 식각마스크로 이용해서 상기 비트라인 물질(240)이 홀 타입의 활성 영역을 감싸는 형태로 형성되도록 상기 비트라인 물질을 식각함과 동시에 활성 영역의 수평한 방향에 따라 실리콘기판의 소자분리 영역 저면 부분을 50∼1000Å 깊이만큼 식각한다. 여기 서, 상기 소자분리 영역을 식각함에 따라, 실리콘기판과 후속의 소자분리막 및 비트라인 물질의 브릿지를 방지하게 된다.Then, after forming the photoresist pattern 250 in a line type on the bit line material 240 in the vertical direction of the active region, using the photoresist pattern 250 as an etch mask to the bit line material The bit line material is etched so that the 240 forms the hole-type active region, and at the same time, the bottom portion of the device isolation region of the silicon substrate is etched by a depth of 50 to 1000 microns in a horizontal direction of the active region. The etching of the device isolation region prevents the bridge between the silicon substrate and the subsequent device isolation layer and the bit line material.

도 2e를 참조하면, 상기 감광막패턴이 제거된 상태에서 상기 비트라인 물질(240)을 덮도록 상기 소자분리 영역 내에 소자분리용 제1절연막(261)을 매립한 후, 상기 마스크패턴(210)이 노출되도록 상기 소자분리용 제1절연막(261)을 화학적기계적연마(Chemical Mechanical Polishing: CMP)한다. 그래서, 상기 소자분리용 제1절연막(261)은 상기 소자분리 영역 내에 홀 타입의 활성 영역 부분까지 형성된다.Referring to FIG. 2E, after the photoresist pattern is removed, the first insulating layer 261 for device isolation is buried in the device isolation region so as to cover the bit line material 240. The first insulating layer 261 for isolation of the device is subjected to chemical mechanical polishing (CMP) so as to be exposed. Thus, the device isolation first insulating layer 261 is formed in the device isolation region up to the hole type active region.

도 2f를 참조하면, 상기 제1소자분리용 절연막(261)을 식각하고, 비트라인 물질(240)을 식각하여 드레인 영역(231)이 형성된 활성 영역을 감싸면서 활성 영역의 수직한 방향에 따라 이웃하는 활성 영역과 연결되는 형태의 비트라인(243)을 형성한다.Referring to FIG. 2F, the first device isolation insulating layer 261 is etched, and the bit line material 240 is etched to surround the active region in which the drain region 231 is formed, and thus, the neighboring portion of the first device isolation insulating layer 261 is formed along the vertical direction of the active region. The bit line 243 is formed to be connected to the active region.

여기서, 상기 비트라인(243)이 확산방지막(241)을 포함한 배선용 금속막(242)의 증착 및 식각 공정을 통해 드레인 영역(231)이 형성된 활성 영역을 감싸면서 활성 영역의 수직한 방향에 따라 이웃하는 활성 영역과 연결되도록 형성됨에 따라, 시트 저항을 감소시킬 수 있다.Here, the bit line 243 surrounds the active region in which the drain region 231 is formed through the deposition and etching process of the wiring metal layer 242 including the diffusion barrier layer 241, and thus is adjacent to the vertical direction of the active region. As it is formed to be connected to the active region, it is possible to reduce the sheet resistance.

따라서, 본 발명은 시트 저항을 감소시킬 수 있어 콘택 저항 감소 및 채널 길이 개선의 효과를 극대화시킬 수 있게 되므로, 그래서, 소자의 전류 구동 능력을 향상시킬 수 있다.Therefore, the present invention can reduce the sheet resistance, thereby maximizing the effect of reducing the contact resistance and improving the channel length, so that the current driving capability of the device can be improved.

도 2g를 참조하면, 상기 제1질화막 및 하드마스크 패턴을 제거한 후, 상기 제1질화막 및 마스크패턴이 제거된 활성 영역을 포함한 소자분리용 제1절연막(261) 상에 제2질화막(222)을 형성한다. 상기 제2질화막(222)은 10∼1000Å 두께로 형성한다.Referring to FIG. 2G, after removing the first nitride layer and the hard mask pattern, a second nitride layer 222 is formed on the first insulating layer 261 for device isolation including an active region from which the first nitride layer and the mask pattern are removed. Form. The second nitride film 222 is formed to a thickness of 10 ~ 1000Å.

그런다음, 상기 소자분리 영역이 매립되도록 상기 제2질화막(222)이 형성된 소자분리 영역용 제1절연막(261) 상에 소자분리용 제2절연막(262)을 증착한 후, 상기 활성 영역이 노출되도록 소자분리용 제2절연막(262)을 식각한다. 그래서, 상기 활성 영역은 기둥 형태로 존재하게 된다.Thereafter, the second insulating layer 262 for device isolation is deposited on the first insulating layer 261 for the device isolation region where the second nitride layer 222 is formed to fill the device isolation region, and then the active region is exposed. The second insulating layer 262 for device isolation is etched to be effective. Thus, the active region is present in the form of a column.

도 2h를 참조하면, 상기 기둥 형태로 존재하는 활성 영역에 형성된 제2질화막을 제거한 후, 상기 기둥 형태의 활성 영역에 게이트 절연막(271)을 형성한다. 그런다음, 상기 기둥 형태의 활성 영역을 감싸도록 게이트 도전물질(272)을 형성하여, 이를 통해, 게이트(270)를 형성한다.Referring to FIG. 2H, after removing the second nitride film formed in the pillar-shaped active region, a gate insulating layer 271 is formed in the pillar-shaped active region. Then, the gate conductive material 272 is formed to surround the pillar-shaped active region, thereby forming the gate 270.

도 2i를 참조하면, 상기 게이트(270)를 포함한 소자분리 영역 상에 소자분리용 제3절연막(263)을 형성한 후, 상기 기둥 형태의 활성 영역 상단에 이온주입을 수행하여 소오스 영역(232)을 형성하여, 이로써, 수직 채널 구조의 트랜지스터를 형성한다. Referring to FIG. 2I, after forming the third insulating layer 263 for device isolation on the device isolation region including the gate 270, ion implantation is performed on the top of the pillar-shaped active region to thereby source the source region 232. To form a transistor having a vertical channel structure.

이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 실시예에 따른 수직 채널 구조의 트랜지스터를 포함하는 반도체 소자를 제조한다.Subsequently, although not shown, a series of subsequent known processes are sequentially performed to fabricate a semiconductor device including a transistor having a vertical channel structure according to an embodiment of the present invention.

전술한 바와 같이, 본 발명은 기둥 형태로 돌출된 활성 영역의 저면 양측 내에 드레인을 형성하고, 확산방지막을 포함한 금속막의 증착 및 식각 공정을 통하여 상기 드레인 영역이 형성된 활성 영역을 감싸면서 활성 영역의 수직한 방향에 따라 이웃하는 활성 영역과 연결되는 형태로 비트라인을 형성함으로써, 종래에 따른 수직 구조의 트랜지스터에 비해 시트 저항을 감소시킬 수 있다. As described above, the present invention forms a drain in both sides of the bottom surface of the active region protruding in the form of a column, and surrounds the active region in which the drain region is formed through the deposition and etching process of the metal film including the diffusion barrier, and the vertical direction of the active region. By forming the bit lines in the form of being connected to the neighboring active regions in one direction, the sheet resistance can be reduced as compared with the conventional transistor having a vertical structure.

따라서, 본 발명은 시트 저항의 감소로 인하여 수직 채널 구조의 트랜지스터의 장점인 콘택 저항 감소 및 채널 길이 개선의 효과를 극대화시킬 수 있게 되므로, 그래서, 소자의 전류 구동 능력을 향상시킬 수 있다.Therefore, the present invention can maximize the effect of reducing the contact resistance and improving the channel length, which is an advantage of the transistor of the vertical channel structure due to the reduction of the sheet resistance, so that the current driving capability of the device can be improved.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

본 발명은 금속막의 증착 및 식각 공정을 통해 비트라인을 형성함으로써, 종래에 따른 비트라인 형성 공정에 비해 시트 저항을 감소시킬 수 있다.The present invention can reduce the sheet resistance compared to the conventional bit line forming process by forming a bit line through the deposition and etching process of a metal film.

따라서, 본 발명은 콘택 저항 감소 및 채널 길이 개선의 효과를 극대화시킬 수 있으며, 그래서, 소자의 전류 구동 능력을 향상시킬 수 있다. Therefore, the present invention can maximize the effect of reducing contact resistance and improving channel length, and thus, can improve the current driving capability of the device.

Claims (15)

소자분리 영역 및 활성 영역으로 구획되며, 상기 활성 영역이 기둥 형태로 돌출되게 형성된 실리콘기판;A silicon substrate partitioned into an isolation region and an active region, the active region protruding in a columnar shape; 상기 소자분리 영역 내에 형성된 소자분리막;An isolation layer formed in the isolation region; 상기 기둥 형태로 돌출된 활성 영역의 상단 부분을 감싸는 형태로 형성된 게이트;A gate formed to surround an upper portion of the active region protruding into the pillar shape; 상기 기둥 형태로 돌출된 활성 영역의 하단 부분 양측에 형성된 드레인 영역;Drain regions formed on both sides of a lower portion of the active region protruding into the pillar shape; 상기 기둥 형태로 돌출된 활성 영역의 상단 부분에 형성된 소오스 영역; 및A source region formed on an upper portion of the active region protruding into the pillar shape; And 상기 드레인 영역이 형성된 활성 영역을 감싸면서 활성 영역의 수직한 방향에 따라 이웃하는 활성 영역과 연결되는 형태로 형성된 비트라인;A bit line formed to surround the active region in which the drain region is formed and to be connected to a neighboring active region in a vertical direction of the active region; 을 포함하는 것을 특징으로 하는 반도체 소자.A semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 기둥 형태으로 돌출된 활성 영역은 200∼11000Å 두께를 갖는 것을 특징으로 하는 반도체 소자.The active region protruding in the form of a pillar has a thickness of 200 ~ 11000Å. 제 1 항에 있어서,The method of claim 1, 상기 소자분리막은 단일막 또는 이중막 이상의 절연막으로 형성된 것을 특징 으로 하는 반도체 소자.The device isolation film is a semiconductor device, characterized in that formed of an insulating film of more than a single film or a double film. 소자분리 영역 및 활성 영역으로 구획된 실리콘기판 상에 상기 소자분리 영역을 노출시키는 홀 타입의 하드마스크 패턴을 형성하는 단계;Forming a hole type hard mask pattern exposing the device isolation region on a silicon substrate divided into a device isolation region and an active region; 상기 노출된 실리콘기판의 소자분리 영역을 리세스 하는 단계;Recessing an isolation region of the exposed silicon substrate; 상기 리스세된 소자분리 영역을 포함한 실리콘기판의 전면 상에 제1질화막을 형성하는 단계;Forming a first nitride film on an entire surface of the silicon substrate including the recessed device isolation region; 상기 제1질화막을 과도 에치-백하는 단계;Overetching the first nitride film excessively; 상기 홀 타입의 활성 영역 저면 양측 내에 드레인 영역을 형성하는 단계;Forming drain regions on both sides of a bottom surface of the hole type active region; 상기 실리콘기판의 소자분리 영역을 등방성 식각하는 단계;Isotropically etching the device isolation region of the silicon substrate; 상기 등방성 식각된 소자분리 영역을 포함한 실리콘기판 전면 상에 비트라인 물질을 형성하는 단계;Forming a bit line material on the entire surface of the silicon substrate including the isotropically etched device isolation region; 상기 비트라인 물질이 홀 타입의 활성 영역을 감싸는 형태로 형성되도록 상기 비트라인 물질을 식각함과 동시에 활성 영역의 수평한 방향에 따라 실리콘기판의 소자분리 영역 저면 부분을 식각하는 단계;Etching the bit line material such that the bit line material is formed to surround the active region of the hole type, and simultaneously etching a bottom portion of the device isolation region of the silicon substrate along a horizontal direction of the active region; 상기 소자분리 영역 내에 홀 타입의 활성 영역 부분까지 소자분리용 제1절연막을 형성하는 단계;Forming a first insulating film for device isolation up to a portion of an active region of a hole type in the device isolation region; 상기 제1소자분리용 절연막과 비트라인 물질을 식각하여 드레인 영역이 형성된 활성 영역을 감싸면서 활성 영역의 수직한 방향에 따라 이웃하는 활성 영역과 연결되는 형태의 비트라인을 형성하는 단계;Etching the first device isolation insulating layer and the bit line material to form a bit line covering the active region in which the drain region is formed and connected to a neighboring active region in a vertical direction of the active region; 상기 제1질화막 및 하드마스크 패턴을 제거하는 단계;Removing the first nitride film and the hard mask pattern; 상기 제1질화막 및 마스크패턴이 제거된 활성 영역을 포함한 소자분리용 제1절연막 상에 제2질화막을 형성하는 단계;Forming a second nitride film on the device isolation first insulating film including the active region from which the first nitride film and the mask pattern are removed; 상기 활성 영역이 기둥 형태로 존재하도록 제2질화막이 형성된 소자분리용 제1절연막 상에 소자분리용 제2절연막을 형성하는 단계;Forming a second insulating film for device isolation on the first insulating film for device isolation in which a second nitride film is formed so that the active region is in a pillar shape; 상기 제2질화막을 제거하는 단계;Removing the second nitride film; 상기 기둥 형태의 활성 영역을 감싸도록 게이트를 형성하는 단계;Forming a gate to surround the pillar-shaped active region; 상기 게이트를 포함한 소자분리 영역 상에 소자분리용 제3절연막을 형성하는 단계; 및Forming a third insulating film for device isolation on the device isolation region including the gate; And 상기 기둥 형태의 활성 영역 상단에 이온주입을 수행하여 소오스 영역을 형성하는 단계;Forming a source region by performing ion implantation on top of the pillar-shaped active region; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 4 항에 있어서,The method of claim 4, wherein 상기 하드마스크 패턴은 산화막과 질화막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The hard mask pattern is a semiconductor device manufacturing method, characterized in that formed by a laminated film of an oxide film and a nitride film. 제 4 항에 있어서, The method of claim 4, wherein 상기 노출된 실리콘기판의 소자분리 영역을 리세스 하는 단계는, 100∼5000Å 깊이로 리세스되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법. And recessing the device isolation region of the exposed silicon substrate is performed to be recessed to a depth of 100 to 5000 microns. 제 4 항에 있어서,The method of claim 4, wherein 상기 제1질화막을 과도 에치-백하는 단계는, 상기 소자분리 영역이 100∼5000Å 깊이만큼 식각되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The step of over-etching the first nitride film is performed to etch the device isolation region by 100 to 5000 microns deep. 제 4 항에 있어서,The method of claim 4, wherein 상기 실리콘기판의 소자분리 영역을 등방성 식각하는 단계는, 상기 소자분리 영역의 양측이 50∼500Å 깊이만큼 식각되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.Isotropically etching the device isolation region of the silicon substrate, wherein both sides of the device isolation region are etched by a depth of 50 to 500 microseconds. 제 4 항에 있어서,The method of claim 4, wherein 상기 비트라인은 확산방지막과 배선용 금속막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.And the bit line is formed of a laminated film of a diffusion barrier film and a wiring metal film. 제 9 항에 있어서,The method of claim 9, 상기 확산방지막은 WSix막, WN막, Ti막, TiN막 및 WSiN막 중에서 어느 하나의 단일막으로 형성하거나, 또는, 이들을 조합하여 2개 이상의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The diffusion barrier layer is formed of any one of a WSix film, a WN film, a Ti film, a TiN film, and a WSiN film, or a combination of them is formed of two or more laminated films. . 제 10 항에 있어서,The method of claim 10, 상기 확산방지막은 10∼1000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The diffusion barrier is a semiconductor device manufacturing method, characterized in that formed to a thickness of 10 ~ 1000Å. 제 9 항에 있어서,The method of claim 9, 상기 배선용 금속막은 W막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The wiring metal film is formed of a W film. 제 4 항에 있어서,The method of claim 4, wherein 상기 비트라인 물질을 형성하는 단계 후, 상기 비트라인 물질이 활성 영역을 감싸는 형태로 형성되도록 상기 비트라인 물질을 식각함과 동시에 활성 영역의 수평한 방향에 따라 실리콘기판의 소자분리 영역 저면 부분을 식각하는 단계 전, 상기 비트라인 물질 상에 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. After the forming of the bit line material, the bit line material is etched so that the bit line material is formed to surround the active region, and at the same time, the bottom portion of the device isolation region of the silicon substrate is etched along the horizontal direction of the active region. Before the step of forming a nitride film on the bit line material. 제 4 항에 있어서,The method of claim 4, wherein 상기 활성 영역의 수평한 방향에 따라 실리콘기판의 소자분리 영역 저면 부분을 식각하는 단계는, 상기 소자분리 영역이 50∼1000Å 깊이만큼 식각되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.Etching the bottom portion of the device isolation region of the silicon substrate according to a horizontal direction of the active region, wherein the device isolation region is etched by a depth of 50 to 1000 microseconds. 제 4 항에 있어서,The method of claim 4, wherein 상기 제2질화막은 10∼1000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.And the second nitride film is formed to a thickness of 10 to 1000 GPa.
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