KR100636678B1 - Method of fabricating semiconductor device having recess channel - Google Patents

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Abstract

A method for fabricating a semiconductor device with a recess channel is provided to prevent an abnormal oxidation phenomenon by avoiding a seam in a metal silicide layer even if the upper part of a gate conductive layer has a profile of a groove type. A trench(220) for a recess channel is formed in a semiconductor substrate(200) having an active region defined by a trench isolation layer. A gate insulation layer(230) is formed on the semiconductor substrate having the trench for the recess channel. A gate conductive layer(240) is formed on the gate insulation layer to fill the trench for the recess channel. A metal silicide layer having a thickness of 500~2000 angstroms is formed on the gate conductive layer wherein a predetermined thickness of the metal silicide layer is made of a silicon-rich metal silicide layer(252) having relatively rich silicon. An insulating hard mask layer is formed on the metal silicide layer. The insulating hard mask layer, the metal silicide layer and the gate conductive layer are patterned to form a gate stack.

Description

리세스채널을 갖는 반도체소자의 제조방법{Method of fabricating semiconductor device having recess channel}Method of fabricating semiconductor device having recess channel {Method of fabricating semiconductor device having recess channel}

도 1은 종래의 리세스채널을 갖는 반도체소자의 제조방법에서의 문제점을 설명하기 위하여 나타내 보인 샘(SEM) 사진이다.1 is a SEM photograph shown to explain a problem in a conventional method of manufacturing a semiconductor device having a recess channel.

도 2 내지 도 6은 본 발명에 따른 리세스채널을 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.2 to 6 are cross-sectional views illustrating a method of manufacturing a semiconductor device having a recess channel according to the present invention.

도 7은 온도와 SiH4/WF6 비(ratio)에 따른 열역학적 평형(thermodynamic equilibrium)을 나타내 보인 그래프이다.FIG. 7 is a graph showing thermodynamic equilibrium with temperature and SiH 4 / WF 6 ratio.

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 리세스채널을 갖는 반도체소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a recess channel.

현재 집적회로 반도체소자의 집적도가 증가하고 디자인 룰(design rule)이 급격히 감소함에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 증가되고 있다. 예를 들어, 집적회로소자의 디자인 룰이 축소됨에 따라 게이트의 폭이 감 소되고 있어 트랜지스터의 채널길이가 급격하게 감소하고 있으며, 이에 따라 단채널효과(short channel effect)가 빈번하게 발생하고 있다.As the degree of integration of integrated circuit semiconductor devices increases and design rules rapidly decrease, the difficulty in securing stable operation of transistors is increasing. For example, as the design rule of the integrated circuit device is reduced, the width of the gate is reduced, and thus the channel length of the transistor is rapidly reduced, and thus short channel effects frequently occur.

이러한 단채널효과로 인하여 트랜지스터의 소스(source)와 드레인(drain) 간에 펀치쓰루(punch-through)가 심각하게 발생되고 있으며, 이러한 펀치쓰루는 트랜지스터 소자의 오동작의 주요 원인으로 인식되고 있다. 이러한 단채널효과의 극복을 위해서 결국 디자인 룰의 축소에도 불구하고 채널의 길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 특히 제한된 게이트 선폭을 유지하면서 채널의 길이를 보다 확장시켜 주는 구조로서, 반도체기판을 리세스하고 이러한 리세스 영역을 게이트 구조로 채택하여 유효채널길이(effective channel length)를 보다 연장시키는 리세스된 채널을 갖는 모스 트랜지스터를 형성하고자 하는 시도가 많이 이루어지고 있다.Due to this short channel effect, punch-through occurs seriously between the source and the drain of the transistor, which is recognized as a major cause of malfunction of the transistor device. In order to overcome this short channel effect, various methods have been studied to secure the channel length even though the design rule is reduced. In particular, the structure extends the channel length while maintaining a limited gate line width. The recessed channel recesses the semiconductor substrate and adopts the recess region as the gate structure to further extend the effective channel length. Many attempts have been made to form a MOS transistor having a structure.

도 1은 종래의 리세스채널을 갖는 반도체소자의 제조방법에서의 문제점을 설명하기 위하여 나타내 보인 샘(SEM) 사진이다.1 is a SEM photograph shown to explain a problem in a conventional method of manufacturing a semiconductor device having a recess channel.

도 1을 참조하면, 트랜치 소자분리막(110)에 의해 한정되는 활성영역을 갖는 반도체기판(100)의 활성영역에 리세스된 채널을 구현하기 위하여, 반도체(100) 기판을 일정깊이로 식각하여 트랜치(120)를 형성한다. 다음에 전면에 게이트절연막(130)을 형성하고, 트랜치(120)가 매립되도록 게이트도전막(140)을 전면에 형성한다. 다음에 게이트도전막(140) 위에 금속실리사이드막(150) 및 절연성 하드마스크막(미도시)을 순차적으로 형성하고, 통상의 게이트패터닝을 수행하여 리세스채널을 갖는 게이트스택을 형성한다. 이와 같은 리세스채널을 갖는 게이트 구조에 있어서, 채널은 트랜치(120)의 프로파일(profile)을 따라, 즉 트랜치(120)의 바닥 및 측벽을 따라 형성되게 되므로, 게이트스택의 선폭에 비해서 더 길게 확장된 길이를 갖게 된다.Referring to FIG. 1, in order to implement a channel recessed in an active region of the semiconductor substrate 100 having an active region defined by the trench isolation layer 110, the semiconductor substrate 100 is etched to a predetermined depth. Form 120. Next, the gate insulating layer 130 is formed on the entire surface, and the gate conductive layer 140 is formed on the entire surface so that the trench 120 is buried. Next, the metal silicide layer 150 and the insulating hard mask layer (not shown) are sequentially formed on the gate conductive layer 140, and gate gate having a recess channel is formed by performing normal gate patterning. In a gate structure having such a recess channel, the channel is formed along the profile of the trench 120, that is, along the bottom and sidewalls of the trench 120, and thus extends longer than the line width of the gate stack. Have a length.

그런데 이와 같은 종래의 리세스게이트 형성방법에 있어서, 게이트도전막(140)의 두께가 충분치 않은 경우, 게이트도전막(140)의 상부 프로파일은, 도면에서 "A"로 나타낸 바와 같이, 그루브(groove)를 갖는 형태로 이루어지며, 그 결과 후속의 금속실리사이드막(150), 예컨대 스텝 커버리지(step coverage)가 좋지 않은 텅스텐실리사이드(WSix)막을 형성하는데 있어서, 도면에서 "B"로 나타낸 바와 같이, 심(seam)이 발생하여 소자의 신뢰성이 저하된다는 문제가 발생한다. 특히 리세스채널 형성후 후속의 습식세정공정에 의해 소자분리영역 상부에서의 그루브의 폭과 깊이는 더 깊어지며, 따라서 이 부분에서의 심은 사선방향으로 만들어진다.However, in the conventional recess gate forming method, when the thickness of the gate conductive film 140 is not sufficient, the upper profile of the gate conductive film 140 is grooved as indicated by "A" in the figure. ), Resulting in the formation of subsequent metal silicide films 150, e.g., tungsten silicide (WSix) films with poor step coverage, as indicated by " B " There arises a problem that (seam) occurs to reduce the reliability of the device. In particular, after the recess channel is formed, the width and depth of the groove in the upper portion of the isolation region are deepened by a subsequent wet cleaning process, and thus the seam in this portion is made obliquely.

이와 같이 금속실리사이드막(150)에 심이 발생하게 되면, 후속의 산화공정, 예컨대 게이트패터닝을 위한 식각 데미지를 치유하기 위한 게이트 라이트 산화(gate light oxidation)공정시, 심에 가까운 측벽에서 금속실리사이드막(150)의 이상산화(abnormal oxidation)가 발생하며, 이 이산산화는 게이트마스크의 미스얼라인(misalign)과 결합하여 후속의 랜딩플러그컨택(landing plug contact)공정에서의 숏(short)과 같은 여러 가지 문제들을 야기한다.When the seam is generated in the metal silicide layer 150 as described above, the metal silicide layer may be formed at a sidewall close to the seam during a subsequent oxidation process, for example, a gate light oxidation process for healing etching damage for gate patterning. Abnormal oxidation of 150 occurs, which is combined with misalignment of the gate masks, resulting in various shortings in subsequent landing plug contact processes. Cause problems.

이와 같은 문제를 방지하기 위해서는, 게이트도전막(140)을 두껍게 형성하고 금속실리사이드막(150)을 형성하기 전에 평탄화공정을 수행하여야 한다. 그런데 평탄화공정, 예컨대 화학적기계적폴리싱(CMP; Chemical Mechanical Polishing)공정을 수행하게 되면, 공정수가 증가할뿐더러, 남아있는 게이트도전막(140)의 두께가 웨이퍼의 위치별로 편차를 나타낸다는 문제가 발생한다. 이와 같은 편차는 후속의 게이트패터닝을 위한 식각공정시 일부 얇은 두께의 게이트도전막(140)이 과도하게 제거되어 반도체기판(100)이 어택(attack)받는 문제를 야기한다.In order to prevent such a problem, a planarization process must be performed before the gate conductive layer 140 is formed thick and the metal silicide layer 150 is formed. However, when the planarization process, for example, a chemical mechanical polishing (CMP) process, is performed, the number of processes increases, and a problem arises in that the thickness of the remaining gate conductive film 140 varies depending on the position of the wafer. . Such a deviation causes a problem that the semiconductor substrate 100 is attacked due to excessive removal of some of the thin gate conductive layers 140 during the etching process for the subsequent gate patterning.

본 발명이 이루고자 하는 기술적 과제는, 그루브 형태의 상부 프로파일을 갖는 게이트도전막 위에 금속실리사이드막을 형성하는 과정에서 심이 발생하는 것을 억제할 수 있는 리세스채널을 갖는 반도체소자의 제조방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of manufacturing a semiconductor device having a recess channel capable of suppressing generation of seams in the process of forming a metal silicide film on a gate conductive film having a groove-shaped upper profile.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 리세스채널을 갖는 반도체소자의 제조방법은, 트랜치 소자분리막에 의해 한정되는 활성영역을 갖는 반도체기판에 리세스채널용 트랜치를 형성하는 단계; 상기 리세스채널용 트랜치를 갖는 반도체기판 위에 게이트절연막을 형성하는 단계; 상기 게이트절연막 위에 상기 리세스채널용 트랜치가 매립되도록 게이트도전막을 형성하는 단계; 상기 게이트도전막 위에 금속실리사이드막을 형성하되, 일정 두께만큼은 실리콘이 상대적으로 풍부한 실리콘-리치 금속실리사이드막으로 형성하는 단계; 상기 금속실리사이드막 위에 절연성 하드마스크막을 형성하는 단계; 및 상기 절연성 하드마스크막, 금속실리사이드막 및 게이트도전막을 패터닝하여 게이트스택을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of manufacturing a semiconductor device having a recess channel according to the present invention comprises the steps of: forming a trench for a recess channel in a semiconductor substrate having an active region defined by a trench isolation layer; Forming a gate insulating film on the semiconductor substrate having the recess channel trench; Forming a gate conductive layer on the gate insulating layer to fill the recess channel trench; Forming a metal silicide layer on the gate conductive layer, wherein the metal silicide layer is formed of a silicon-rich metal silicide layer relatively rich in silicon by a predetermined thickness; Forming an insulating hard mask layer on the metal silicide layer; And patterning the insulating hard mask layer, the metal silicide layer, and the gate conductive layer to form a gate stack.

상기 금속실리사이드막을 형성하는 단계는, 금속 소스가스와 실리콘 소스가 스를 연속적으로 공급하는 화학적기상증착방법을 사용하여 제1 두께의 제1 금속실리사이드막을 형성하는 단계와, 상기 실리콘 소스가스를 연속적으로 공급하면서 상기 금속 소스가스를 일정 주기로 공급하는 주기적 화학기상증착방법을 사용하여 상기 제1 금속실리사이드막 위에 제2 두께의 실리콘-리치 금속실리사이드막을 형성하는 단계와, 그리고 상기 금속 소스가스와 실리콘 소스가스를 연속적으로 공급하는 화학적기상증착방법을 사용하여 상기 실리콘-리치 금속실리사이드막 위에 제3 두께의 제2 금속실리사이드막을 형성하는 단계를 포함하는 것이 바람직하다.The forming of the metal silicide film may include forming a first metal silicide film having a first thickness by using a chemical vapor deposition method of continuously supplying a metal source gas and a silicon source gas, and continuously forming the silicon source gas. Forming a silicon-rich metal silicide film having a second thickness on the first metal silicide film by using a periodic chemical vapor deposition method of supplying the metal source gas at a predetermined cycle while supplying the metal source gas, and the metal source gas and the silicon source gas. It is preferable to include the step of forming a second metal silicide film of a third thickness on the silicon-rich metal silicide film using a chemical vapor deposition method of supplying continuously.

이 경우, 상기 실리콘 소스가스로 SiH4 가스를 사용하고 상기 금속소스로 WF6 가스를 사용하여 상기 제1 및 제2 금속실리사이드막으로서 제1 및 제2 WSix를 형성하고 실리콘-리치 금속실리사이드막으로서 실리콘-리치 WSix를 형성할 수 있다.In this case, SiH 4 gas is used as the silicon source gas and WF 6 gas is used as the metal source to form first and second WSi x as the first and second metal silicide layers, and a silicon-rich metal silicide layer is formed. As a silicon-rich WSi x can be formed.

여기서, 상기 제1 및 제2 WSix의 실리콘 조성비율의 값 x는 2.1 내지 2.6이 되도록 하고, 상기 실리콘-리치 WSix의 실리콘 조성비율의 값 x는 2.6 내지 3.5가 되도록 하는 것이 바람직하다.Here, the value x of the silicon composition ratio x of the first and second WSi x is preferably 2.1 to 2.6, and the value x of the silicon composition ratio of the silicon-rich WSi x is preferably 2.6 to 3.5.

그리고 상기 실리콘-리치 WSix를 형성하기 위해 상기 SiH4 가스를 공급하는 동안 H2 가스도 함께 연속적으로 공급하는 것이 바람직하다.And while supplying the SiH 4 gas to form the silicon-rich WSi x is preferably continuously supplied with the H 2 gas.

상기 실리콘-리치 금속실리사이드막 형성을 위한 금속 소스가스의 공급은 1 내지 5초 동안의 공급과 1 내지 10초 동안의 공급중단을 반복하여 이루어지는 것이 바람직하다.The supply of the metal source gas for forming the silicon-rich metal silicide film is preferably performed by repeatedly supplying for 1 to 5 seconds and stopping supply for 1 to 10 seconds.

상기 금속실리사이드막을 형성하는 단계는, 금속 소스가스와 실리콘 소스가스를 연속적으로 공급하는 화학적기상증착방법을 사용하여 제1 두께의 제1 금속실리사이드막을 형성하는 단계와, 상기 실리콘 소스가스와 상기 금속 소스가스를 순차적으로 공급하는 원자층증착방법을 사용하여 상기 제1 금속실리사이드막 위에 제2 두께의 실리콘-리치 금속실리사이드막을 형성하는 단계와, 그리고 상기 금속 소스가스와 실리콘 소스가스를 연속적으로 공급하는 화학적기상증착방법을 사용하여 상기 실리콘-리치 금속실리사이드막 위에 제3 두께의 제2 금속실리사이드막을 형성하는 단계를 포함할 수도 있다.The forming of the metal silicide film may include forming a first metal silicide film having a first thickness by using a chemical vapor deposition method of continuously supplying a metal source gas and a silicon source gas, and the silicon source gas and the metal source. Forming a silicon-rich metal silicide film having a second thickness on the first metal silicide film by using an atomic layer deposition method of sequentially supplying a gas; and chemically supplying the metal source gas and the silicon source gas continuously. The method may also include forming a second metal silicide film having a third thickness on the silicon-rich metal silicide film by using a vapor deposition method.

상기 금속실리사이드막의 두께는 500 내지 2000Å이 되도록 하는 것이 바람직하다.The thickness of the metal silicide film is preferably 500 to 2000 kPa.

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 2 내지 도 6은 본 발명에 따른 리세스채널을 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.2 to 6 are cross-sectional views illustrating a method of manufacturing a semiconductor device having a recess channel according to the present invention.

먼저 도 2를 참조하면, 반도체기판(200)에 트랜치 소자분리막(210)을 형성하여 활성영역을 한정한다. 경우에 따라서, 트랜치 소자분리막(210) 대신에 로코스(LOCOS)와 같은 다른 형태의 소자분리막이 사용될 수도 있다. 다음에 반도체기판(200)의 활성영역 일부를 일정 깊이로 식각하여 리세스채널을 위한 트랜치(220)를 형성한다. 다음에 전면에 게이트절연막(230)을, 예컨대 산화막으로 형성한다. 다음에 트랜치(220)가 매립되도록 전면에 게이트도전막(240)을 형성한다. 게이트도전막(240)은 폴리실리콘막으로 형성한다.First, referring to FIG. 2, a trench isolation layer 210 is formed on a semiconductor substrate 200 to define an active region. In some cases, another type of device isolation film such as LOCOS may be used instead of the trench device isolation film 210. Next, a portion of the active region of the semiconductor substrate 200 is etched to a predetermined depth to form the trench 220 for the recess channel. Next, a gate insulating film 230 is formed on the entire surface, for example, as an oxide film. Next, the gate conductive layer 240 is formed on the entire surface of the trench 220 to fill the trench 220. The gate conductive film 240 is formed of a polysilicon film.

다음에 도 3을 참조하면, 게이트도전막(240) 위에 제1 두께(T1)의 제1 금속실리사이드막(251)을 형성한다. 제1 금속실리사이드막(251)은 텅스텐실리사이드(WSix)막으로 형성한다. 이를 위하여 WF6/SiH4/Ar 가스를 이용한 통상의 화학기상증착(CVD; Chemical Vapor Deposition)방법을 사용한다. 상기 제1 텅스텐실리사이드(WSix)막의 실리콘 조성비율의 값 x는 대략 2.1-2.6이 되도록 한다. 그리고 제1 금속실리사이드막(251)의 두께(T1)는 심(seam)이 발생하지 않는 범위 내의 두께가 되도록 한다.Next, referring to FIG. 3, a first metal silicide layer 251 having a first thickness T1 is formed on the gate conductive layer 240. The first metal silicide layer 251 is formed of a tungsten silicide (WSi x ) layer. For this purpose, a conventional chemical vapor deposition (CVD) method using WF 6 / SiH 4 / Ar gas is used. The value x of the silicon composition ratio of the first tungsten silicide (WSi x ) film is approximately 2.1-2.6. In addition, the thickness T1 of the first metal silicide layer 251 is set to a thickness within a range in which a seam does not occur.

다음에 도 4를 참조하면, 제1 금속실리사이드막(251) 위에 제2 두께(T2)의 실리콘-리치(Si-rich) 금속실리사이드막(252)을 형성한다. 실리콘-리치 금속실리사이드막(252)은 실리콘-리치 텅스텐실리사이드(WSix)막으로 형성한다. 이를 위하여 WF6/SiH4/H2 가스를 이용한 주기적(periodic) 화학기상증착(CVD; Chemical Vapor Deposition)방법을 사용한다. 구체적으로 실리콘 소스가스인 SiH4 가스와 H2 가스는 연속적으로 공급하는 반면에, 텅스텐 소스가스인 WF6 가스는 주기적으로 공급한다. 이때 텅스텐 소스가스인 WF6 가스의 공급은, 대략 1 내지 5초 동안의 공급단계와 대략 1 내지 10초 동안의 공급중단단계를 반복하면서 이루어진다. 한편 실리콘-리치 텅스텐실리사이드(WSix)막을 형성하는데 있어서, 증착온도는 대략 300-700℃ 범위로 조절하고, 압력은 대략 0.1-100 Torr의 범위로 조절한다. 이와 같이 주기적인 화학기상증착방법에 의해 형성되는 텅스텐실리사이드(WSix)막은 스텝 커버리지(step coverage) 특성이 우수한 실리콘-리치 텅스텐실리사이드(WSix)막으로 형성되며, 따라서 비록 게이트도전막(240)의 상부표면이 그루브한 프로파일을 갖더라도 심(seam)을 유발하지 않는다. 실리콘-리치 텅스텐실리사이드(WSix)막의 실리콘 조성비율의 값 x는 대략 2.6-3.5이 되도록 한다. 경우에 따라서 상기 실리콘-리치 텅스텐실리사이드(WSix)막은 원자층증착(ALD; Atomic Layer Deposition)방법을 사용하여 형성할 수도 있다. 이 경우에도 실리콘이 상대적으로 풍부하게 하도록 하기 위하여, 금속소스가스의 공급량을 감소하거나 공급시간을 단축시킨다.Next, referring to FIG. 4, a silicon-rich metal silicide layer 252 having a second thickness T2 is formed on the first metal silicide layer 251. The silicon-rich metal silicide film 252 is formed of a silicon-rich tungsten silicide (WSi x ) film. For this purpose, a periodic chemical vapor deposition (CVD) method using WF 6 / SiH 4 / H 2 gas is used. Specifically, SiH 4 gas and H 2 gas, which are silicon source gases, are continuously supplied, while WF 6 gas, which is tungsten source gas, is periodically supplied. At this time, the supply of the WF 6 gas, which is a tungsten source gas, is performed by repeating the supply step for about 1 to 5 seconds and the supply stop step for about 1 to 10 seconds. Meanwhile, in forming a silicon-rich tungsten silicide (WSi x ) film, the deposition temperature is controlled in the range of about 300-700 ° C., and the pressure is adjusted in the range of about 0.1-100 Torr. As such, the tungsten silicide (WSi x ) film formed by the periodic chemical vapor deposition method is formed of a silicon-rich tungsten silicide (WSi x ) film having excellent step coverage, and thus, the gate conductive film 240 may be formed. Even if the upper surface of the has a grooved profile, it does not cause seam. The value x of the silicon composition ratio of the silicon-rich tungsten silicide (WSi x ) film is approximately 2.6-3.5. In some cases, the silicon-rich tungsten silicide (WSi x ) film may be formed using an atomic layer deposition (ALD) method. Even in this case, in order to make silicon relatively rich, the supply amount of the metal source gas is reduced or the supply time is shortened.

다음에 도 5를 참조하면, 실리콘-리치 금속실리사이드막(252) 위에 제3 두께(T3)의 제2 금속실리사이드막(253)을 형성하여, 제1 금속실리사이드막(251), 실리콘-리치 금속실리사이드막(252) 및 제2 금속실리사이드막(252)이 순차적으로 적층되어 이루어지는 금속실리사이드막(250)을 형성한다. 제2 금속실리사이드막(253)은 제1 금속실리사이드막(251)과 동일한 물질 및 형성방법을 사용하여 형성한다. 즉 제2 금속실리사이드막(253)도, 텅스텐실리사이드(WSix)막으로 형성하며, 이를 위하여 WF6/SiH4/Ar 가스를 이용한 통상의 화학기상증착(CVD)방법을 사용한다. 또한 제2 텅스텐실리사이드(WSix)막의 실리콘 조성비율의 값 x는 대략 2.1-2.6이 되도록 한 다. 제1 금속실리사이드막(251), 실리콘-리치 금속실리사이드막(252) 및 제2 금속실리사이드막(252)이 순차적으로 적층되어 이루어지는 금속실리사이드막(250)의 전체 두께(T1+T2+T3)는 대략 500-2000Å이 되도록 한다.Next, referring to FIG. 5, a second metal silicide film 253 having a third thickness T3 is formed on the silicon-rich metal silicide film 252 to form a first metal silicide film 251 and a silicon-rich metal. A metal silicide film 250 formed by sequentially stacking the silicide film 252 and the second metal silicide film 252 is formed. The second metal silicide layer 253 is formed using the same material and forming method as the first metal silicide layer 251. That is, the second metal silicide film 253 is also formed of a tungsten silicide (WSi x ) film, and a conventional chemical vapor deposition (CVD) method using WF 6 / SiH 4 / Ar gas is used for this purpose. In addition, the value x of the silicon composition ratio of the second tungsten silicide (WSi x ) film is set to be approximately 2.1-2.6. The total thickness (T1 + T2 + T3) of the metal silicide film 250 formed by sequentially stacking the first metal silicide film 251, the silicon-rich metal silicide film 252, and the second metal silicide film 252 is It should be approximately 500-2000 Hz.

다음에 도 6을 참조하면, 금속실리사이드막(도 5의 250) 위에 절연성 하드마스크막을 질화막을 사용하여 대략 500-3000Å의 두께로 형성한다. 이 절연성 하드마스크막은 플라즈마 엔헨스드 화학기상증착(PECVD; Plasma Enhanced CVD)방법 또는 저압 화학기상증착(LPCVD; Low Pressure CVD)방법을 사용하여 형성할 수 있다. 이어서 소정의 마스크막패턴(미도시)을 이용한 패터닝을 수행하여 게이트도전막패턴(240'), 금속실리사이드막패턴(250') 및 절연성 하드마스크막패턴(260)이 순차적으로 적층되어 이루어지는 게이트스택(270)을 형성한다. 여기서 금속실리사이드막패턴(250')은 제1 금속실리사이드막패턴(251'), 실리콘-리치 금속실리사이드막패턴(252') 및 제2 금속실리사이드막패턴(253')이 순차적으로 적층되는 구조를 갖는다.Next, referring to FIG. 6, an insulating hard mask film is formed on the metal silicide film (250 of FIG. 5) to a thickness of approximately 500-3000 mm 3 using a nitride film. This insulating hard mask film can be formed using a plasma enhanced chemical vapor deposition (PECVD) method or a low pressure chemical vapor deposition (LPCVD) method. Subsequently, the gate stack is formed by sequentially patterning the gate conductive film pattern 240 ', the metal silicide film pattern 250', and the insulating hard mask film pattern 260 by patterning using a predetermined mask film pattern (not shown). 270 is formed. The metal silicide film pattern 250 ′ has a structure in which the first metal silicide film pattern 251 ′, the silicon-rich metal silicide film pattern 252 ′, and the second metal silicide film pattern 253 ′ are sequentially stacked. Have

도 7은 온도와 SiH4/WF6 비(ratio)에 따른 열역학적 평형(thermodynamic equilibrium)을 나타내 보인 그래프이다.FIG. 7 is a graph showing thermodynamic equilibrium with temperature and SiH 4 / WF 6 ratio.

도 7을 참조하면, 실리콘 소스가스인 SiH4 가스와 텅스텐 소스가스인 WF6 가스의 비(SiH4/WF6)가 증가할수록 열역학적으로 안정상이 W(710), W+W5Si3(720), W5Si3(730), W5Si3+WSi2(740), WSi2(750) 및 Si+WSi2(760)의 순서대로 변화한다는 것을 알 수 있다. 따라서 도 4를 참조하여 설명한 바와 같이, SiH4 가스는 H2 가스와 함께 연속적으로 공급하고, 반면에 WF6 가스는 공급과 공급중단을 반복적으로 수행하는 주기적 화학기상증착방법을 사용함으로써, SiH4 가스와 WF6 가스의 비(SiH4/WF6)를 증가시킬 수 있으며, 그 결과 실리콘의 조성비율이 상대적으로 풍부하여 우수한 스텝 커버리지 특성을 갖는 실리콘-리치 텅스텐실리사이드막을 형성할 수 있다.Referring to FIG. 7, as the ratio (SiH 4 / WF 6 ) of the SiH 4 gas, which is a silicon source gas, and the WF 6 gas, which is a tungsten source gas, is increased thermodynamically, W (710) and W + W 5 Si 3 (720). ), W 5 Si 3 (730), W 5 Si 3 + WSi 2 (740), WSi 2 (750), and Si + WSi 2 (760). Therefore, as described with reference to Figure 4, SiH 4 gas by using a cyclic CVD method of supplying a row with a H 2 gas, while the WF 6 gas is performed repeatedly to supply and supply stop, SiH 4 The ratio of gas to WF 6 gas (SiH 4 / WF 6 ) can be increased, resulting in a relatively rich composition ratio of silicon to form a silicon-rich tungsten silicide film having excellent step coverage characteristics.

지금까지 설명한 바와 같이, 본 발명에 따른 리세스채널을 갖는 반도체소자의 제조방법에 의하면, 금속실리사이드막 형성시 일정 두께까지는 통상의 화학기상증착방법으로 형성하고, 이어서 주기적 화학기상증착방법으로 실리콘 함량이 상대적으로 풍부해지도록 형성한 후에, 다시 통상의 화학기상증착방법으로 최종 형성함으로써, 게이트도전막의 상부가 그루브한 형태의 프로파일을 갖더라도 금속실리사이드막에 심이 발생되지 않도록 할 수 있으며, 이에 따라 이상산화 현상을 방지하여 후속의 랜딩플러그컨택 형성시 숏과 같은 문제가 발생되지 않도록 할 수 있다는 이점이 제공된다.As described above, according to the method for manufacturing a semiconductor device having a recess channel according to the present invention, the silicon silicide layer is formed by a conventional chemical vapor deposition method up to a certain thickness, and then the silicon content by a periodic chemical vapor deposition method. After forming to be relatively rich, and finally formed by a conventional chemical vapor deposition method, even if the upper portion of the gate conductive film has a groove-shaped profile, it is possible to prevent the seam from being generated in the metal silicide film. The advantage is that the oxidation phenomenon can be prevented to prevent problems such as shots from occurring during subsequent landing plug contact formation.

또한 본 발명에 의하면, 게이트도전막을 두껍게 형성할 필요가 없으며, 따라서 게이트도전막의 두께 감소를 위한 평탄화를 수행할 필요가 없어서, 종래의 평탄화에 의한 게이트도전막의 두께 편차로 인하여 게이트패터닝시 발생하였던 실리콘기판에 대한 어택 현상을 방지할 수 있다는 이점도 제공된다.In addition, according to the present invention, it is not necessary to form the gate conductive film thickly, and thus it is not necessary to perform planarization for reducing the thickness of the gate conductive film, and thus silicon generated during the gate patterning due to the thickness variation of the gate conductive film due to the conventional planarization. The advantage is that the attack phenomenon to the substrate can be prevented.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

Claims (8)

트랜치 소자분리막에 의해 한정되는 활성영역을 갖는 반도체기판에 리세스채널용 트랜치를 형성하는 단계;Forming a trench for a recess channel in a semiconductor substrate having an active region defined by a trench isolation layer; 상기 리세스채널용 트랜치를 갖는 반도체기판 위에 게이트절연막을 형성하는 단계;Forming a gate insulating film on the semiconductor substrate having the recess channel trench; 상기 게이트절연막 위에 상기 리세스채널용 트랜치가 매립되도록 게이트도전막을 형성하는 단계;Forming a gate conductive layer on the gate insulating layer to fill the recess channel trench; 상기 게이트도전막 위에 금속실리사이드막을 형성하되, 일정 두께만큼은 실리콘이 상대적으로 풍부한 실리콘-리치 금속실리사이드막으로 형성하는 단계;Forming a metal silicide layer on the gate conductive layer, wherein the metal silicide layer is formed of a silicon-rich metal silicide layer relatively rich in silicon by a predetermined thickness; 상기 금속실리사이드막 위에 절연성 하드마스크막을 형성하는 단계; 및Forming an insulating hard mask layer on the metal silicide layer; And 상기 절연성 하드마스크막, 금속실리사이드막 및 게이트도전막을 패터닝하여 게이트스택을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 제조방법.And forming a gate stack by patterning the insulating hard mask layer, the metal silicide layer, and the gate conductive layer. 제1항에 있어서, 상기 금속실리사이드막을 형성하는 단계는,The method of claim 1, wherein the forming of the metal silicide layer, 금속 소스가스와 실리콘 소스가스를 연속적으로 공급하는 화학적기상증착방법을 사용하여 제1 두께의 제1 금속실리사이드막을 형성하는 단계;Forming a first metal silicide film having a first thickness by using a chemical vapor deposition method for continuously supplying a metal source gas and a silicon source gas; 상기 실리콘 소스가스를 연속적으로 공급하면서 상기 금속 소스가스를 일정 주기로 공급하는 주기적 화학기상증착방법을 사용하여 상기 제1 금속실리사이드막 위에 제2 두께의 실리콘-리치 금속실리사이드막을 형성하는 단계; 및Forming a silicon-rich metal silicide film having a second thickness on the first metal silicide film by using a periodic chemical vapor deposition method of supplying the metal source gas at a predetermined cycle while continuously supplying the silicon source gas; And 상기 금속 소스가스와 실리콘 소스가스를 연속적으로 공급하는 화학적기상증착방법을 사용하여 상기 실리콘-리치 금속실리사이드막 위에 제3 두께의 제2 금속실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 제조방법.And forming a second metal silicide layer having a third thickness on the silicon-rich metal silicide layer by using a chemical vapor deposition method for continuously supplying the metal source gas and the silicon source gas. Method for manufacturing a semiconductor device having a. 제2항에 있어서,The method of claim 2, 상기 실리콘 소스가스로 SiH4 가스를 사용하고 상기 금속소스로 WF6 가스를 사용하여 상기 제1 및 제2 금속실리사이드막으로서 제1 및 제2 WSix를 형성하고 실리콘-리치 금속실리사이드막으로서 실리콘-리치 WSix를 형성하는 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 제조방법.SiH 4 gas is used as the silicon source gas and WF 6 gas is used as the metal source to form first and second WSi x as the first and second metal silicide films, and silicon-as a silicon-rich metal silicide film. A method for manufacturing a semiconductor device having a recess channel, characterized by forming a rich WSi x . 제3항에 있어서,The method of claim 3, 상기 제1 및 제2 WSix의 실리콘 조성비율의 값 x는 2.1 내지 2.6이 되도록 하고, 상기 실리콘-리치 WSix의 실리콘 조성비율의 값 x는 2.6 내지 3.5가 되도록 하는 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 제조방법.Recess channel characterized in that the value of the silicon composition ratio x of the first and second WSi x is 2.1 to 2.6 and the value of the silicon composition ratio x of the silicon-rich WSi x is 2.6 to 3.5. Method for manufacturing a semiconductor device having a. 제3항에 있어서,The method of claim 3, 상기 실리콘-리치 WSix를 형성하기 위해 상기 SiH4 가스를 공급하는 동안 H2 가스도 함께 연속적으로 공급하는 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 제조방법.A method of manufacturing a semiconductor device having a recess channel, wherein the H 2 gas is also continuously supplied while the SiH 4 gas is supplied to form the silicon-rich WSi x . 제2항에 있어서,The method of claim 2, 상기 실리콘-리치 금속실리사이드막 형성을 위한 금속 소스가스의 공급은 1 내지 5초 동안의 공급과 1 내지 10초 동안의 공급중단을 반복하여 이루어지는 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 제조방법.The method of manufacturing a semiconductor device having a recess channel, wherein the supply of the metal source gas for forming the silicon-rich metal silicide layer is performed by repeatedly supplying for 1 to 5 seconds and stopping supply for 1 to 10 seconds. . 제1항에 있어서, 상기 금속실리사이드막을 형성하는 단계는,The method of claim 1, wherein the forming of the metal silicide layer, 금속 소스가스와 실리콘 소스가스를 연속적으로 공급하는 화학적기상증착방법을 사용하여 제1 두께의 제1 금속실리사이드막을 형성하는 단계;Forming a first metal silicide film having a first thickness by using a chemical vapor deposition method for continuously supplying a metal source gas and a silicon source gas; 상기 실리콘 소스가스와 상기 금속 소스가스를 순차적으로 공급하는 원자층증착방법을 사용하여 상기 제1 금속실리사이드막 위에 제2 두께의 실리콘-리치 금속실리사이드막을 형성하는 단계; 및Forming a silicon-rich metal silicide film having a second thickness on the first metal silicide film by using an atomic layer deposition method for sequentially supplying the silicon source gas and the metal source gas; And 상기 금속 소스가스와 실리콘 소스가스를 연속적으로 공급하는 화학적기상증착방법을 사용하여 상기 실리콘-리치 금속실리사이드막 위에 제3 두께의 제2 금속실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 제조방법.And forming a second metal silicide layer having a third thickness on the silicon-rich metal silicide layer by using a chemical vapor deposition method for continuously supplying the metal source gas and the silicon source gas. Method for manufacturing a semiconductor device having a. 제1항에 있어서,The method of claim 1, 상기 금속실리사이드막의 두께는 500 내지 2000Å이 되도록 하는 것을 특징으로 하는 리세스채널을 갖는 반도체소자의 제조방법.And a metal silicide film having a thickness of 500 to 2000 kW.
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KR100908825B1 (en) * 2006-12-27 2009-07-21 주식회사 하이닉스반도체 Transistor Formation Method of Semiconductor Device

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