KR20070002882A - Method of manufacturing semiconductor device - Google Patents

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Abstract

A method for manufacturing a semiconductor device is provided to prevent the generation of horn and to obtain improved device characteristics by forming a recess groove using an SPE(Solid Phase Epitaxy). A pad oxide layer and a pad nitride layer are sequentially formed on a semiconductor substrate(11) with an isolation region and an active region. A trench is formed within the isolation region by performing etching on the resultant structure. An isolation layer(14) is formed in the trench. The active region except for a recess gate forming portion is exposed to the outside by etching selectively the pad nitride layer and the pad oxide layer. An epitaxial silicon layer(15) with a lower height than that of the isolation layer is formed on the exposed active region by using an SPE. A groove is formed in the epitaxial silicon layer by removing the remaining pad nitride and oxide layers.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device} Method of manufacturing semiconductor device

도 1a 내지 도 1c는 종래의 반도체 소자의 리세스 게이트 형성방법을 설명하기 위한 공정별 단면도.1A to 1C are cross-sectional views illustrating processes for forming a recess gate of a conventional semiconductor device.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.2A to 2E are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

11: 반도체 기판 12: 패드산화막11: semiconductor substrate 12: pad oxide film

13: 패드질화막 14: 소자분리막13: pad nitride film 14: device isolation film

15: 에피실리콘막 16: 게이트 산화막15: episilicon film 16: gate oxide film

17: 게이트 폴리실리콘막 18: 게이트 텅스텐실리사이드막17: gate polysilicon film 18: gate tungsten silicide film

19: 게이트 하드마스크 질화막 B: 리세스 게이트19: gate hard mask nitride film B: recess gate

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 리세스 게이트 형성시 SPE 공정을 적용한 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device to which the SPE process is applied when forming a recess gate.

최근의 반도체 소자의 디자인 룰이 sub-100nm급 레벨로 급격히 감소됨에 따 라 그에 대응하는 채널길이(channel length) 및 채널폭(channel width)도 매우 감소되고 있는 실정이다. 따라서 기존의 평면 트랜치스터에서 특정한 소자에서 요구하는 셀 트랜지스터 문턱전압 타겟을 구현하기 위해서는 셀 채널 도핑농도의 증가가 요구된다. 이러한 도핑농도의 증가로 인하여 문턱전압 마진 부족 및 누설전류 문제등에 따라 결과적으로 리프레쉬 특성을 저하시키게 된다. 따라서, 평면 트랜지스터 구조는 그 한계에 이르렀다. 이에, 소자의 리프레쉬 개선을 위한 리세스 게이트 구현에 대한 연구가 활발히 진행되고 있다.As the recent design rules of semiconductor devices are rapidly reduced to the sub-100nm level, corresponding channel lengths and channel widths are also greatly reduced. Therefore, in order to implement a cell transistor threshold voltage target required by a specific device in a conventional planar transistor, an increase in cell channel doping concentration is required. This increase in doping concentration results in lower refresh characteristics due to lack of threshold voltage margin and leakage current. Therefore, the planar transistor structure has reached its limit. Accordingly, research on the implementation of a recess gate for improving the refresh of the device is being actively conducted.

여기서, 현재 수행되고 있는 반도체 소자의 리세스 게이트 형성방법을 도 1a 내지 도 1c를 참조하여 간략하게 설명하도록 한다.Here, a method of forming a recess gate of a semiconductor device currently being performed will be briefly described with reference to FIGS. 1A to 1C.

도 1a를 참조하면, 반도체 기판(1)상에 패드산화막(미도시)과 패드질화막(미도시)을 차례로 형성한 후, 이들을 식각함과 아울러 기판(1)을 식각하여 트렌치를 형성한다. 다음으로, 상기 트렌치에 매립산화막(미도시)을 증착한 후, 패드질화막이 노출될 때까지 상기 트렌치에 매립산화막을 에치백 또는 CMP하여 액티브 영역을 한정하는 소자분리막(2)을 형성한다. Referring to FIG. 1A, after a pad oxide film (not shown) and a pad nitride film (not shown) are sequentially formed on the semiconductor substrate 1, the substrate oxide is etched and the substrate 1 is etched to form trenches. Next, after the buried oxide film (not shown) is deposited in the trench, the buried oxide film is etched back or CMP in the trench until the pad nitride film is exposed to form an isolation layer 2 defining an active region.

도 1b를 참조하면, 습식식각 공정을 이용해서 패드질화막과 패드산화막을 차례로 제거한다. 그런 다음, 리세스 게이트를 형성하기 위해 소자분리막(2)을 포함한 기판 전면 상에 리세스 게이트를 형성하기 위한 식각장벽막으로서 산화막(3)과 하드마스크 폴리실리콘막(4)을 차례로 형성한 후, 상기 하드마스크 폴리실리콘막(4) 상에 리세스 게이트가 형성될 기판 액티브 영역을 노출시키는 감광막패턴(미도시)을 형성한다. Referring to FIG. 1B, the pad nitride layer and the pad oxide layer are sequentially removed by using a wet etching process. Then, an oxide film 3 and a hard mask polysilicon film 4 are sequentially formed as an etch barrier film for forming a recess gate on the entire surface of the substrate including the device isolation film 2 to form a recess gate. A photoresist pattern (not shown) is formed on the hard mask polysilicon layer 4 to expose a substrate active region where a recess gate is to be formed.

도 1c를 참조하면, 상기 감광막패턴을 식각장벽으로 이용해서 하드마스크 폴리실리콘막(4)을 식각한 후, 연이어, 산화막(3) 및 기판(1)을 식각하여 홈(5)을 형성한다. 그 후, 잔류된 감광막패턴과 하드마스크 폴리실리콘막 및 산화막을 제거한다. Referring to FIG. 1C, after the hard mask polysilicon film 4 is etched using the photoresist pattern as an etch barrier, the oxide film 3 and the substrate 1 are successively etched to form grooves 5. Thereafter, the remaining photosensitive film pattern, the hard mask polysilicon film, and the oxide film are removed.

이 후, 도시하지는 않았으나, 상기 홈(5) 상에 리세스 게이트를 형성한다.Thereafter, although not shown, a recess gate is formed on the groove 5.

그러나, 전술한 바와 같은 종래의 반도체 소자의 리세스 게이트 형성방법은 다음과 같은 문제점이 있다. However, the recess gate forming method of the conventional semiconductor device as described above has the following problems.

상기 리세스 게이트가 형성될 기판 액티브 영역을 건식식각으로 식각할 때, 상기 건식식각 특성상 식각가스에 의해 기판 표면에 열화현상이 발생하게 되며, 또한, 상기 건식식각 특성상 기판내에서의 중앙부분과 가장자리간의 식각 깊이의 균일성 저하등의 문제점이 발생된다. When the substrate active region in which the recess gate is to be formed is etched by dry etching, deterioration may occur on the surface of the substrate by an etching gas due to the dry etching characteristics, and the center portion and the edge of the substrate may be deteriorated due to the dry etching characteristics. Problems such as a decrease in the uniformity of the etching depth of the liver occur.

그리고, 상기 산화막과 기판의 식각률 차이에 의해 소자분리막과 액티브영역 경계면에 날카로운 혼(horn)이 형성한다. 이로 인해, 소자적인 측면에서는, 문턱전압 감소 및 임계전압 이하의 누설전류(sub threshold voltage leakage current)증가로 인한 리프레쉬 특성 저하를 가져오게 되며, 공정적인 측면에서는, 후속 게이트 형성과정에서 스토리지 노드 콘택 영역에 게이트 래시듀(residue)에 의한 워드라인(word line)간의 브릿지(bridge)를 유발할 수 있게 된다. A sharp horn is formed on the interface between the device isolation layer and the active region due to the difference in etching rate between the oxide layer and the substrate. As a result, in terms of the device, it causes a decrease in refresh characteristics due to a decrease in threshold voltage and an increase in sub-threshold voltage leakage current. In terms of process, the storage node contact region is formed during subsequent gate formation. It is possible to cause a bridge between word lines due to the gate resistor.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 리세스 게이트 형성시, SPE 공정을 이용함으로써, 종래의 건식식각 공정으로 리세스 게이트가 형성될 기판 액티브 영역을 식각했을 때 발생하는 문제점을 근본적으로 차단할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-described problems, and when the recess gate is formed, an SPE process is used to etch the substrate active region where the recess gate is to be formed by a conventional dry etching process. It is an object of the present invention to provide a method for manufacturing a semiconductor device that can fundamentally block a problem that occurs.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 소자분리영역 및 액티브영역을 갖는 반도체기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막 및 기판을 식각하여 기판 소자분리영역에 트렌치를 형성하는 단계; 상기 트렌치 내에 절연막을 매립시켜 소자분리막을 형성하는 단계; 상기 기판 액티브영역의 리세스 게이트 형성 부분 이외의 영역을 노출시키도록 잔류된 패드질화막과 패드산화막을 식각하는 단계; 상기 노출된 기판 액티브영역 상에 소자분리막 상부 표면 보다 낮은 높이로 SPE 공정을 이용하여 에피실리콘막을 형성하는 단계; 상기 잔류된 패드질화막과 패드산화막을 제거하여 에피실리콘막 내에 리세스 게이트가 형성될 홈을 형성하는 단계; 및 상기 홈 상에 리세스 게이트를 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다. In order to achieve the above object, the present invention comprises the steps of sequentially forming a pad oxide film and a pad nitride film on a semiconductor substrate having a device isolation region and an active region; Etching the pad nitride film, the pad oxide film, and the substrate to form a trench in the substrate device isolation region; Forming an isolation layer by filling an insulating layer in the trench; Etching the remaining pad nitride film and pad oxide film to expose a region other than the recess gate forming portion of the substrate active region; Forming an episilicon film on the exposed substrate active region using an SPE process at a height lower than an upper surface of the device isolation film; Removing the remaining pad nitride layer and the pad oxide layer to form a groove in which an epitaxial layer is formed; And forming a recess gate on the groove.

여기서, 상기 패드산화막은 50∼200Å 두께로, 상기 패드질화막은 50∼200Å 두께로 형성한다.Here, the pad oxide film is 50 to 200 GPa thick and the pad nitride film is 50 to 200 GPa thick.

상기 트렌치는 2000∼3000Å 깊이로 형성한다.The trench is formed to a depth of 2000 to 3000 mm 3.

상기 에피실리콘막은 500~2000Å 두께로 형성하며, 상기 SPE 공정으로 에피실리콘막을 형성하는 단계는, 노출된 기판 액티브영역 상에 소자분리막 상부 표면 보다 낮은 높이로 비정질실리콘막을 증착한 후, 상기 비정질실리콘막을 에피실리콘막으로 변화시키기 위해 열처리 공정을 진행한다.The episilicon film is formed to a thickness of 500 ~ 2000Å, the step of forming the episilicon film by the SPE process, after depositing the amorphous silicon film to a height lower than the upper surface of the device isolation film on the exposed substrate active region, the amorphous silicon film The heat treatment process is performed to change to an episilicon film.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.2A through 2E are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to the present invention.

도 2a를 참조하면, 소자분리영역 및 액티브영역을 갖는 반도체기판(11) 상에 패드산화막(12)과 패드질화막(13)을 차례로 증착한 후, 상기 패드질화막(13)과 패드산화막(12) 및 기판(11)을 식각하여 기판 소자분리영역에 2000∼3000Å 깊이로 트렌치를 형성한다. 여기서, 상기 패드산화막(12)은 50∼200Å 두께로, 상기 패드질화막(13)은 50∼200Å 두께로 증착한다. Referring to FIG. 2A, after the pad oxide film 12 and the pad nitride film 13 are sequentially deposited on the semiconductor substrate 11 having the device isolation region and the active region, the pad nitride film 13 and the pad oxide film 12 are deposited. And etching the substrate 11 to form a trench in the substrate element isolation region at a depth of 2000 to 3000 microns. Here, the pad oxide film 12 is deposited to a thickness of 50 to 200 GPa, and the pad nitride film 13 is deposited to a thickness of 50 to 200 GPa.

다음으로, 상기 트렌치에 절연막(미도시)을 매립시켜 애치백 또는 CMP를 하여 소자분리막(14)을 형성한다. 그런 다음, 상기 기판 액티브영역의 리세스 게이트 형성 부분 이외의 영역을 노출시키도록 잔류된 패드질화막과 패드산화막을 식각한다.Next, an isolation film 14 is formed by filling an insulating film (not shown) in the trench to form a back or CMP. Then, the remaining pad nitride film and the pad oxide film are etched to expose regions other than the recess gate forming portions of the substrate active region.

도 2c를 참조하면, 상기 노출된 기판 액티브영역 상에 소자분리막 상부 표면 보다 낮은 높이로 에피실리콘막(15)을 500~2000Å 두께로 증착한다. Referring to FIG. 2C, the episilicon film 15 is deposited to a thickness of 500 to 2000 Å on the exposed substrate active region at a height lower than that of the upper surface of the device isolation film.

상기 에피실리콘막(15)을 형성하는 단계는, 상기 노출된 기판 액티브영역 상에 SPE(solid phase epitaxial) 공정에 따라 소자분리막 상부 표면 보다 낮은 높이로 비정질실리콘막을 증착한 후, 상기 비정질실리콘막을 에피실리콘막으로 변화시키기 위해 열처리 공정을 진행한다.The episilicon film 15 may be formed by depositing an amorphous silicon film on the exposed substrate active region at a height lower than an upper surface of the device isolation film by a solid phase epitaxial (SPE) process, and then epitaxially depositing the amorphous silicon film. The heat treatment process is performed to change the silicon film.

도 2d를 참조하면, 상기 잔류된 패드질화막과 패드산화막을 제거하여 에피실리콘막(15) 내에 리세스 게이트가 형성될 홈을 형성한다. Referring to FIG. 2D, the remaining pad nitride layer and the pad oxide layer are removed to form grooves in which the recess gate is to be formed in the episilicon layer 15.

여기서, 본 발명은 SPE 공정을 이용하여 리세스 홈을 형성함으로써, 종래의 건식식각 공정으로 리세스 게이트가 형성될 기판 액티브 영역 식각시 발생하게 되는 기판 액티브 가장자리 영역에 생길 수 있는 혼의 형성을 근본적으로 차단할 수 있게 되며, 또한, 채널 깊이의 한계없이 가장 효과적인 소자 특성을 얻을 수 있다.Here, the present invention essentially forms a recess groove using an SPE process, thereby essentially forming a horn that may occur in the substrate active edge region generated during etching of the substrate active region where the recess gate is to be formed by a conventional dry etching process. In addition, the most effective device characteristics can be obtained without limiting the channel depth.

도 2e를 참조하면, 상기 기판 액티브 영역 전면에 게이트 산화막(16), 게이트 폴리실리콘막(17), 게이트 텅스텐실리사이드막(18) 및 게이트 하드마스크 질화막(19)을 차례로 증착한 후, 이를 패터닝하여 리세스 게이트(B)를 형성한다. Referring to FIG. 2E, the gate oxide layer 16, the gate polysilicon layer 17, the gate tungsten silicide layer 18, and the gate hard mask nitride layer 19 are sequentially deposited on the entire surface of the substrate active region, and then patterned. The recess gate B is formed.

이상에서와 같이, 본 발명은 리세스 게이트 형성시, SPE 공정을 이용하여 리세스 홈을 형성함으로써, 종래의 건식식각 공정으로 리세스 게이트가 형성될 기판 액티브 영역 식각시 발생하게 되는 기판 액티브 가장자리 영역에 생길 수 있는 혼의 형성을 근본적으로 차단할 수 있게 되며, 또한, 채널 깊이의 한계없이 가장 효과적인 소자 특성을 얻을 수 있다. 또한 건식식각으로 인한 기판내의 균일도 저하 문제도 기판내의 균일도가 좋은 CVD(chemical vapor deposition) 공정 사용으로 개선될 수 있다. 따라서, 기존 공정 대비에 마스크 추가 공정 없이 채널 길이 확장 효과를 얻을 수 있다.As described above, according to the present invention, a recess active groove is formed by using an SPE process when forming a recess gate, and thus, a substrate active edge region which is generated when etching a substrate active region in which a recess gate is to be formed by a conventional dry etching process. In addition, it is possible to fundamentally block the formation of horns that may occur, and also obtain the most effective device characteristics without limiting the channel depth. In addition, the problem of lowering uniformity in the substrate due to dry etching may be improved by using a chemical vapor deposition (CVD) process having good uniformity in the substrate. Therefore, the channel length extension effect can be obtained without a mask addition process compared to the existing process.

게다가, 종래의 건식식각으로 리세스 홈 형성시 발생할 수 있는 액티브 프로파일 열화현상을 차단함으로써 소자의 특성을 향상시킬 수 있다.In addition, the characteristics of the device may be improved by blocking active profile degradation that may occur when the recess groove is formed by conventional dry etching.

Claims (6)

소자분리영역 및 액티브영역을 갖는 반도체기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; Sequentially forming a pad oxide film and a pad nitride film on a semiconductor substrate having a device isolation region and an active region; 상기 패드질화막과 패드산화막 및 기판을 식각하여 기판 소자분리영역에 트렌치를 형성하는 단계; Etching the pad nitride film, the pad oxide film, and the substrate to form a trench in the substrate device isolation region; 상기 트렌치에 절연막을 매립시켜 소자분리막을 형성하는 단계; Filling an insulating film in the trench to form an isolation layer; 상기 기판 액티브영역의 리세스 게이트 형성 부분 이외의 영역을 노출시키도록 잔류된 패드질화막과 패드산화막을 식각하는 단계; Etching the remaining pad nitride film and pad oxide film to expose a region other than the recess gate forming portion of the substrate active region; 상기 노출된 기판 액티브영역 상에 소자분리막 상부 표면 보다 낮은 높이로 SPE 공정을 이용하여 에피실리콘막을 형성하는 단계; Forming an episilicon film on the exposed substrate active region using an SPE process at a height lower than an upper surface of the device isolation film; 상기 잔류된 패드질화막과 패드산화막을 제거하여 에피실리콘막 내에 리세스 게이트가 형성될 홈을 형성하는 단계; 및 Removing the remaining pad nitride layer and the pad oxide layer to form a groove in which an epitaxial layer is formed; And 상기 홈 상에 리세스 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. Forming a recess gate on the groove; 제 1 항에 있어서, 상기 패드산화막은 50∼200Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of manufacturing a semiconductor device according to claim 1, wherein the pad oxide film is formed to a thickness of 50 to 200 GPa. 제 1 항에 있어서, 상기 패드질화막은 50∼200Å 두께로 형성하는 것을 특징 으로 하는 반도체 소자의 제조방법.The method of manufacturing a semiconductor device according to claim 1, wherein the pad nitride film is formed to a thickness of 50 to 200 GPa. 제 1 항에 있어서, 상기 트렌치는 2000∼3000Å 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.2. The method of claim 1, wherein the trench is formed to a depth of 2000 to 3000 microns. 제 1 항에 있어서, 상기 SPE 공정으로 에피실리콘막을 형성하는 단계는, 노출된 기판 액티브영역 상에 소자분리막 상부 표면 보다 낮은 높이로 비정질실리콘막을 증착하는 단계; 및 상기 비정질실리콘막을 열처리하는 단계;로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법. The method of claim 1, wherein the forming of the episilicon film by the SPE process comprises: depositing an amorphous silicon film at a height lower than an upper surface of the device isolation layer on the exposed substrate active region; And heat treating the amorphous silicon film. 제 1 항에 있어서, 상기 에피실리콘막은 500~2000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 1, wherein the episilicon film is formed to a thickness of 500 to 2000 GPa.
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KR (1) KR20070002882A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101019703B1 (en) * 2008-10-14 2011-03-07 주식회사 하이닉스반도체 Method of manufacturing semiconductor device

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