KR100904612B1 - Method of forming a borderess contact hole - Google Patents

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Abstract

반도체 기판 상부에 패드 산화막 패턴 및 패드 질화막 패턴을 형성한 후 소자 분리 영역의 반도체 기판 일부를 제거하여 트랜치를 형성하는 단계, 트랜치를 포함한 전체 구조 상부에 산화막을 형성하는 단계, 패드 질화막 패턴이 노출되도록 평탄화 공정을 실시하여, 트랜치의 내부에 잔류된 산화막으로 소자 분리막을 형성하는 단계, 소자 분리막의 일부를 식각 공정에 의해 제거하여 리세스를 형성한 후, 패드 질화막 패턴을 제거하는 단계, 리세스의 측벽에 제1 및 제2 스페이서를 형성하는 단계, 소자 분리막을 포함한 전체 구조 상부에 질화막 및 절연막을 형성하는 단계, 소자 분리막 주변의 절연막 및 질화막의 일부를 제거하여 보더레스 콘택 홀을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 보더레스 콘택홀 형성방법이 개시된다.Forming a pad oxide layer pattern and a pad nitride layer pattern on the semiconductor substrate, and then removing a portion of the semiconductor substrate in the isolation region to form a trench; forming an oxide layer on the entire structure including the trench; and exposing the pad nitride layer pattern. Forming a device isolation layer using an oxide film remaining in the trench, removing a portion of the device isolation layer by an etching process to form a recess, and then removing the pad nitride layer pattern; Forming first and second spacers on the sidewalls, forming a nitride film and an insulating film over the entire structure including the device isolation film, and removing a portion of the insulating film and the nitride film around the device isolation film to form a borderless contact hole. Disclosed is a method for forming a borderless contact hole, the method comprising: a borderless contact hole.

보더레스 콘택홀, 소자분리막, 스페이서Borderless contact hole, device isolation film, spacer

Description

보더레스 콘택홀 형성방법{Method of forming a borderess contact hole}Method of forming a borderess contact hole}

도 1은 보더레스 콘택을 설명하기 위한 반도체 소자의 단면도.1 is a cross-sectional view of a semiconductor device for explaining a borderless contact.

도 2는 종래의 보더레스 콘택홀의 문제점을 설명하기 위한 단면도.2 is a cross-sectional view illustrating a problem of a conventional borderless contact hole.

도 3a 내지 도 3g는 본 발명에 따른 보더레스 콘택홀 형성 방법을 설명하기 위한 단면도.3A to 3G are cross-sectional views illustrating a method for forming a borderless contact hole according to the present invention.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

10: 반도체 기판 20: 패드 산화막 패턴10: semiconductor substrate 20: pad oxide film pattern

30: 패드 질화막 패턴 40: 트랜치30: pad nitride film pattern 40: trench

50 : 산화막50: oxide film

60: 리세스 80: 제 1 스페이서막60: recess 80: first spacer film

90: 제 1 스페이서 100: 제 2 스페이서90: first spacer 100: second spacer

110: 질화막 120 : 절연막
130: 보더레스 콘택홀110: nitride film 120: insulating film
130: Borderless contact hole

본 발명은 보더레스 콘택홀 형성방법에 관한 것으로, 특히 보더레스 콘택홀을 형성하기 위한 건식 식각시 공정 여유를 크게 할 수 있는 보더레스 콘택홀 형성 방법에 관한 것이다.The present invention relates to a method for forming a borderless contact hole, and more particularly, to a method for forming a borderless contact hole during dry etching for forming a borderless contact hole.

반도체 제조 기술은 고집적화와 고성능화를 위해 부단한 연구가 요구된다. 이에 부응키 위해 게이트 선폭의 축소 및 구리 배선 공정의 채용등 많은 발전이 있어 왔으며, 소스/드레인/게이트와 금속 배선의 연결부위인 콘택홀의 경우는 보더레스 콘택 기술을 이용하여 고집적화 및 고성능화를 이루고 있다. Semiconductor manufacturing technology requires constant research for high integration and high performance. To cope with this, there have been many developments such as reduction of gate line width and adoption of copper wiring process. In the case of contact hole, which is a connection portion between source / drain / gate and metal wiring, borderless contact technology is used to achieve high integration and high performance. .

또한, 저전력 고성능 반도체 소자를 구현하기 위해 얕은 접합 형성 기술이 채용되고 있는데, 매우 작은 설계 법칙으로 인해 콘택홀 형성 기술은 보더레스 콘택을 채택하지 않을 수 없다. 보더레스 콘택 형성 기술은 DRAM의 자기 정렬 콘택홀 형성 기술과 흡사하며, 산화막 건식 식각시 C/F비를 높이는 방법을 사용하여 하지막인 질화막과의 선택비를 높이는 방법을 사용해 오고 있다. 그러나 이 질화막의 열팽창계수는 실리콘의 그것과는 많은 차이가 있어, 폴리실리콘 게이트나 소스/드레인 영역의 열적 응력장을 형성 시킴으로 인해 누설 전류등의 좋지 않은 영향이 트랜지스터의 특성 확보에 지장을 주게 된다는 것은 이미 널리 알려져 있다. 또, 폴리실리콘과 금속배선과의 절연막인 산화막 증착 후, 평탄화 등의 공정에서 그 공정의 균일도 특성에 의해 콘택홀 식각 목표가 부위별로 1000Å이상 차이를 발생시키기도 한다, 따라서 보더레스 콘택홀 건식 식각시 하지막인 질화막의 두께를 적정상향 조정할 수도 있으나, 앞에서 기술한 바와 같이 열적 특성에 의해 트랜지스터의 특성 저하를 초래함으로 인해 질화막의 두께를 보통 150~800Å정도로 제한하게 된다. In addition, shallow junction formation technology is employed to implement low power, high performance semiconductor devices. Due to the very small design rule, contact hole formation technology is forced to adopt borderless contact. Borderless contact forming technology is similar to DRAM self-aligning contact hole forming technology, and has been using a method of increasing the selectivity with the nitride film as the underlying film by increasing the C / F ratio during the dry etching of the oxide film. However, the thermal expansion coefficient of this nitride film is very different from that of silicon, so that the adverse effect such as leakage current may interfere with the transistor characteristics due to the formation of thermal stress field in the polysilicon gate or source / drain regions. Already known. In addition, after deposition of an oxide film, which is an insulating film between polysilicon and a metal interconnection, the uniformity characteristics of the process may cause a difference in contact hole etching targets by 1000 µs or more depending on the uniformity characteristic of the process. Although the thickness of the nitride film, which is a film, may be appropriately adjusted, the thickness of the nitride film is usually limited to about 150 to 800 Å due to the degradation of the transistor characteristics due to thermal characteristics as described above.

그러나 고집적화 될수록 보더레스 콘택 기술은 도1에서 보는 바와 같이, 소스/드레인 영역과 소자 분리 영역의 적층 한계를 넘어 서고 있고, 특히 SRAM과 같이 설계법칙의 여유가 매우 좁은 소자는 콘택홀과 소스/드레인등의 접촉시 접합부위를 침범하는 사례가 빈번히 발생하고 있다. 이는 콘택홀 건식 식각시 하지막에 대한 선택비 구현이 용이한 질화막을 주로 사용함으로 인해 발생될 수 있으며, 샐리사이드(salicide)등의 형성 공정까지의 세정 공정으로 인해 소자분리막의 산화막이 100~1000Å가량 손실되기 때문에 발생되는 문제점이기도 하다. 또한, 도 1에서의 산화막(1)을 화학적 기계적 연마 방법을 통한 평탄화시, 증착 두께의 미세한 차이와 연마 균일도 정도에 따라 식각해야 할 산화막(1)의 두께 변화를 초래함으로 인해 식각 목표(2)가 1000Å이상 발생하기도 한다. 이는 당연히 보더레스 콘택 식각 공정에서의 공정 여유도를 좁히는 장애 요인이 되는데, 그로인해 도 1 및 도 2에 도시된 바와 같이 부분적으로 질화막(3) 아래 부분으로 플러그(150)가 침투하여 접합 누설을 유발하기도 한다.However, as the integration becomes higher, borderless contact technology exceeds the stacking limit of source / drain regions and device isolation regions, as shown in FIG. There is a frequent occurrence of invasion of the junction at the contact of the back. This may be caused by using a nitride film that is easy to implement the selectivity for the underlying film during dry etching of the contact hole, and the oxide film of the device isolation layer is 100-1000 kV due to the cleaning process up to the formation process such as salicide. It is also a problem caused by loss. In addition, when the oxide film 1 of FIG. 1 is planarized by a chemical mechanical polishing method, the etching target 2 is caused by a change in the thickness of the oxide film 1 to be etched according to the minute difference in deposition thickness and the degree of polishing uniformity. May occur over 1000Å. This, of course, becomes a barrier to narrowing the process margin in the borderless contact etching process. As a result, as shown in FIGS. 1 and 2, the plug 150 partially penetrates into the lower portion of the nitride film 3 to prevent junction leakage. It may cause.

따라서 본 발명은 보더레스 콘택 플러그가 접합영역과 확실히 분리될 수 있도록 소자 분리영역의 트랜치 측벽에 스페이서를 형성시켜 보더레스 콘택을 위한 건식 식각 시의 공정 여유도를 크게할 수 있는 보더레스 콘택 홀 형성 방법을 제공하는데 그 목적이 있다.Therefore, the present invention forms a spacerless contact hole that can increase the process margin during dry etching for the borderless contact by forming a spacer on the trench sidewall of the device isolation region so that the borderless contact plug can be reliably separated from the junction region. The purpose is to provide a method.

상술한 목적을 달성하기 위한 본 발명에 따른 보더레스 콘택홀 형성방법은 반도체 기판 상부에 패드 산화막 패턴 및 패드 질화막 패턴을 형성한 후 소자 분리 영역의 반도체 기판 일부를 제거하여 트랜치를 형성하는 단계;According to another aspect of the present invention, there is provided a method of forming a borderless contact hole, the method comprising: forming a trench by removing a portion of a semiconductor substrate in an isolation region after forming a pad oxide layer pattern and a pad nitride layer pattern on a semiconductor substrate;

상기 트랜치를 포함한 전체 구조 상부에 산화막을 형성하는 단계;Forming an oxide film over the entire structure including the trench;

상기 패드 질화막 패턴이 노출되도록 평탄화 공정을 실시하여, 상기 트랜치의 내부에 잔류된 상기 산화막으로 소자 분리막을 형성하는 단계;Performing a planarization process to expose the pad nitride layer pattern, thereby forming a device isolation layer using the oxide layer remaining inside the trench;

상기 소자 분리막의 일부를 식각 공정에 의해 제거하여 리세스를 형성한 후, 상기 패드 질화막 패턴을 제거하는 단계;Removing a part of the device isolation layer by an etching process to form a recess, and then removing the pad nitride layer pattern;

상기 리세스의 측벽에 제1 및 제2 스페이서를 형성하는 단계;Forming first and second spacers on sidewalls of the recesses;

상기 소자 분리막을 포함한 전체 구조 상부에 질화막 및 절연막을 형성하는 단계;Forming a nitride film and an insulating film on the entire structure including the device isolation film;

상기 소자 분리막 주변의 상기 절연막 및 질화막의 일부를 제거하여 보더레스 콘택 홀을 형성하는 단계를 포함하여 이루어진다.And removing a portion of the insulating film and the nitride film around the device isolation layer to form a borderless contact hole.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 3a를 참조하면, 반도체 기판(10)상부에 패드 산화막 패턴(20)및 패드 질화막 패턴(30)을 형성한 후, 소자 분리 영역의 반도체 기판 일부를 제거하여 트랜치(40)를 형성한다. 트랜치(40)가 형성된 전체구조 상부에 트랜치(40)의 내부가 채워지도록 산화막(50)을 형성한다. Referring to FIG. 3A, after the pad oxide layer pattern 20 and the pad nitride layer pattern 30 are formed on the semiconductor substrate 10, a portion of the semiconductor substrate in the device isolation region is removed to form a trench 40. An oxide film 50 is formed to fill the inside of the trench 40 over the entire structure in which the trench 40 is formed.

도 3b를 참조하면, 화학적 기계적 연마 공정을 이용하여 패드 질화막 패턴(30)이 노출될 때까지 평탄화 공정을 실시하여, 트랜치(40)의 내부에 잔류된 산화막(50)으로 소자 분리막을 형성한다. 이후, HF가 포함된 산화막 식각 용액을 이용한 습식 식각 또는 건식 식각 공정을 실시하여, 트랜치(40)의 내부에 잔류하는 산화막(50)의 일부, 예들 들어 500Å~3500Å의 두께를 제거하여 얕은 리세스(60)를 형성한다.Referring to FIG. 3B, a planarization process is performed until the pad nitride layer pattern 30 is exposed using a chemical mechanical polishing process to form an isolation layer with the oxide layer 50 remaining inside the trench 40. Subsequently, a wet etching process or a dry etching process using an oxide film etching solution containing HF is performed to remove a portion of the oxide film 50 remaining inside the trench 40, for example, 500 μm to 3500 μm, thereby reducing the shallow recess. Form 60.

도 3c는 H3PO4가 포함된 용액을 이용하여 패드 질화막 패턴(30)을 제거한 상태의 단면도이다.
도 3d는 보더레스 콘택홀을 형성하기 위한 건식 식각 시 소자 분리막으로의 침투를 막기 위해, 제 1 스페이서막(80)을 50Å~1000Å의 두께로 형성한 상태의 단면도이다. 제 1 스페이서막(80)은 질화막, 질화산화막 또는 탄화막(SiC) 중 어느 하나로 형성할 수 있다.3C is a cross-sectional view of the pad nitride film pattern 30 removed using a solution including H 3 PO 4 .
FIG. 3D is a cross-sectional view of the first spacer layer 80 having a thickness of 50 μs to 1000 μm to prevent penetration of the device isolation layer during dry etching to form a borderless contact hole. The first spacer layer 80 may be formed of any one of a nitride film, a nitride oxide film, or a carbide film (SiC).

도 3e는 CxHyFz(x, y, z는 자연수)를 기본으로 하고, O2 및 Ar가스를 첨가한 건식 식각 공정을 진행하여 제 1 스페이서(90)를 형성한 상태의 단면도이다. 3E is a cross-sectional view of a first spacer 90 formed by performing a dry etching process based on CxHyFz (x, y and z are natural numbers) and adding O 2 and Ar gas.

도 3f는 제 1 스페이서(90)의 두께를 적정화하기 위해 전체 구조 상부에 제 2 스페이서막(도시안됨)을 형성한 다음 도 3e와 같은 공정을 반복 적용하여 제 2 스페이서(100)를 형성한 상태의 단면도이다. 제 2 스페이서막(도시안됨)은 질화막, 질화산화막 또는 탄화막(SiC)중 어느 하나로 형성할 수 있다. 또한, 제 1 및 제 2 스페이서 형성시 건식 식각만을 적용하지 않고 H3PO4가 포함된 용액으로 습식-건식 또는 건식-습식의 순서로 진행할 수도 있다. 3F is a state in which a second spacer layer (not shown) is formed on the entire structure to optimize the thickness of the first spacer 90, and then the second spacer 100 is formed by repeating the process of FIG. 3E. It is a cross section of. The second spacer film (not shown) may be formed of any one of a nitride film, a nitride oxide film, and a carbide film (SiC). In addition, the first and second spacers may be formed in a wet-dry or dry-wet order with a solution containing H 3 PO 4 without applying only dry etching.

도 3g와 관련하여, 전체구조 상부에 하지막으로 질화막(110)을 형성하고 그 상부에 절연막(120)을 형성한다. 절연막(120)은 산화막으로 형성하는 것이 바람직하며, 산화막보다 절연 상수가 큰 질화막 또는 질화산화막으로 형성할 수도 있다. 보더레스 콘택을 형성하기 위해 소자분리막 주변의 절연막(120) 및 질화막(110)을 소정의 폭으로 제거하여 보더레스 콘택홀(130)을 형성한다. Referring to FIG. 3G, the nitride film 110 is formed as an underlayer on the entire structure, and the insulating film 120 is formed on the nitride film 110. The insulating film 120 is preferably formed of an oxide film, and may be formed of a nitride film or a nitride oxide film having a larger insulating constant than the oxide film. In order to form a borderless contact, the insulating layer 120 and the nitride layer 110 around the device isolation layer are removed to a predetermined width to form a borderless contact hole 130.

도 3g에 도시된 바와 같이, 보더레스 콘택홀이 소자 분리막 주변에 형성되더라도 제 1 및 제 2 스페이서(90 및 100)로 인해 보더레스 콘택홀이 반도체 기판으로 침입되는 것이 방지된다.As shown in FIG. 3G, even when the borderless contact hole is formed around the device isolation layer, the borderless contact hole is prevented from entering the semiconductor substrate due to the first and second spacers 90 and 100.

상술한 바와 같이 본 발명에 의하면, 절연막의 평탄화 정도와 관계없이 콘택홀 건식 식각을 여유롭게 진행 할 수 있으며, 얇은 질화막의 사용으로 트랜지스터의 특성 저하등도 억제 시킬 수 있다. 또한 도 3g에 도시된 바와 같이 소자 분리막의 트랜치 측벽을 따라 플러그가 형성되더라도 웰과 소스/드레인을 단선시킴 없이 안정적인 보더레스 콘택홀을 형성할 수 있다.As described above, according to the present invention, regardless of the degree of planarization of the insulating film, the contact hole dry etching can be easily performed, and the use of a thin nitride film can also suppress the deterioration of transistor characteristics. In addition, as shown in FIG. 3G, even when the plug is formed along the trench sidewall of the device isolation layer, a stable borderless contact hole may be formed without disconnecting the well and the source / drain.

Claims (8)

반도체 기판 상부에 패드 산화막 패턴 및 패드 질화막 패턴을 형성한 후 소자 분리 영역의 반도체 기판 일부를 제거하여 트랜치를 형성하는 단계;Forming a trench by forming a pad oxide layer pattern and a pad nitride layer pattern on the semiconductor substrate, and then removing a portion of the semiconductor substrate in the device isolation region; 상기 트랜치를 포함한 전체 구조 상부에 산화막을 형성하는 단계;Forming an oxide film over the entire structure including the trench; 상기 패드 질화막 패턴이 노출되도록 평탄화 공정을 실시하여, 상기 트랜치의 내부에 잔류된 상기 산화막으로 소자 분리막을 형성하는 단계;Performing a planarization process to expose the pad nitride layer pattern, thereby forming a device isolation layer using the oxide layer remaining inside the trench; 상기 소자 분리막의 일부를 식각 공정에 의해 제거하여 리세스를 형성한 후, 상기 패드 질화막 패턴을 제거하는 단계;Removing a part of the device isolation layer by an etching process to form a recess, and then removing the pad nitride layer pattern; 상기 리세스의 측벽에 제1 및 제2 스페이서를 형성하는 단계;Forming first and second spacers on sidewalls of the recesses; 상기 소자 분리막을 포함한 전체 구조 상부에 질화막 및 절연막을 형성하는 단계; 및Forming a nitride film and an insulating film on the entire structure including the device isolation film; And 상기 소자 분리막 주변의 상기 절연막 및 질화막의 일부를 제거하여 보더레스 콘택 홀을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 보더레스 콘택홀 형성방법.Forming a borderless contact hole by removing a part of the insulating film and the nitride film around the device isolation layer. 제 1 항에 있어서,The method of claim 1, 상기 식각 공정은 건식 식각 공정 또는 HF가 포함된 산화막 식각 용액을 이용한 습식 식각 공정으로 실시하는 것을 특징으로 하는 보더레스 콘택홀 형성방법.The etching process is a method for forming a borderless contact hole, characterized in that the dry etching process or a wet etching process using an oxide film etching solution containing HF. 제 1 항에 있어서,The method of claim 1, 상기 패드 질화막 패턴은 H3PO4가 포함된 용액을 이용하여 제거되는 것을 특징으로 하는 보더레스 콘택홀 형성방법.The pad nitride layer pattern is removed using a solution containing H 3 PO 4 Borderless contact hole forming method. 제 1 항에 있어서, The method of claim 1, 상기 제 1 스페이서는 상기 리세스가 형성된 전체 구조 상부에 질화막, 질화산화막 또는 탄화막(SiC) 중 하나를 형성한 후 제 1 식각 공정을 진행하여 형성되며, 상기 제 2 스페이서는 상기 제 1 스페이서가 형성된 전체 구조 상부에 질화막, 질화산화막 또는 탄화막(SiC) 중 하나를 형성한 후 제 2 식각 공정을 진행하여 형성되는 것을 특징으로 하는 보더레스 콘택홀 형성 방법.The first spacer is formed by forming one of a nitride film, a nitride oxide film, or a carbide film (SiC) on the entire structure on which the recess is formed, and then performing a first etching process, wherein the second spacer is formed by the first spacer. And forming a nitride film, a nitride oxide film, or a carbide film (SiC) on the entire structure, and then performing a second etching process. 제 4 항에 있어서, The method of claim 4, wherein 상기 제 1 및 제 2 식각 공정 각각은 건식 식각 공정으로 실시하거나,Each of the first and second etching processes may be performed by a dry etching process, 건식 식각 공정과 습식 식각 공정을 혼합하여 실시하는 것을 특징으로 하는 보더레스 콘택홀 형성방법.A method for forming a borderless contact hole, which is performed by mixing a dry etching process and a wet etching process. 제 5 항에 있어서,The method of claim 5, wherein 상기 습식 식각 공정은 H3PO4가 포함된 용액을 이용하여 실시하는 것을 특징으로 하는 보더레스 콘택홀 형성방법.The wet etching process is a borderless contact hole forming method characterized in that performed using a solution containing H 3 PO 4 . 제 1 항에 있어서,The method of claim 1, 상기 절연막은 산화막, 질화막 또는 질화산화막 중의 하나 인 것을 특징으로 하는 보더레스 콘택홀 형성방법.And the insulating film is one of an oxide film, a nitride film, and a nitride oxide film. 제 5 항에 있어서,The method of claim 5, wherein 상기 건식 식각 공정은 CxHyFz(x, y, z는 자연수) 가스를 기본 가스로 하고, O2 및 Ar가스를 첨가하여 실시하는 것을 특징으로 하는 보더레스 콘택홀 형성방법.The dry etching process is a borderless contact hole forming method characterized in that the CxHyFz (x, y, z is natural water) gas as a base gas, and is added by adding O 2 and Ar gas.
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