KR101032115B1 - Method for forming plug of semiconductor device - Google Patents

Method for forming plug of semiconductor device Download PDF

Info

Publication number
KR101032115B1
KR101032115B1 KR1020030079145A KR20030079145A KR101032115B1 KR 101032115 B1 KR101032115 B1 KR 101032115B1 KR 1020030079145 A KR1020030079145 A KR 1020030079145A KR 20030079145 A KR20030079145 A KR 20030079145A KR 101032115 B1 KR101032115 B1 KR 101032115B1
Authority
KR
South Korea
Prior art keywords
forming
layer
silicon
device isolation
silicon substrate
Prior art date
Application number
KR1020030079145A
Other languages
Korean (ko)
Other versions
KR20050045179A (en
Inventor
류상욱
전호열
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020030079145A priority Critical patent/KR101032115B1/en
Publication of KR20050045179A publication Critical patent/KR20050045179A/en
Application granted granted Critical
Publication of KR101032115B1 publication Critical patent/KR101032115B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Abstract

본 발명은 보더리스 콘택 기술을 적용한 반도체 제조 공정에서 액티브 영역과 콘택홀과의 접촉 면적을 증가시키는 반도체 소자의 플러그 형성방법을 개시한다. 개시된 본 발명의 방법은, 액티브 영역 및 필드 영역이 구비된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판의 필드 영역에 트렌치형의 소자분리막을 형성하는 단계; 상기 소자분리막 표면의 일부 두께를 리세스시키는 단계; 상기 리세스된 소자분리막과 상기 실리콘 기판의 접합부에 선택적 에피택셜 성장 방법으로 단결정 실리콘막을 형성하는 단계; 상기 단결정 실리콘막을 건식 식각하여 상기 리세스된 소자분리막과 상기 실리콘 기판의 접합부에 실리콘 스페이서를 형성하는 단계; 상기 실리콘 기판의 액티브 영역 상에 게이트 전극 및 소오스/드레인 영역을 형성하여 트랜지스터를 형성하는 단계; 상기 게이트 전극, 소오스/드레인 영역 및 실리콘 스페이서의 표면에 선택적으로 실리사이드층을 형성하는 단계; 상기 실리사이드층을 포함한 전면에 질화막과 층간절연막을 차례로 형성하는 단계; 상기 층간절연막과 상기 질화막의 일부분을 선택적으로 차례로 식각하여, 상기 소오스/드레인 영역과 상기 실리콘 스페이서를 포함한 소자분리막을 동시에 노출시키는 보더리스 콘택홀을 형성하는 단계; 및 상기 보더리스 콘택홀을 도전막으로 매립시켜 플러그를 형성하는 단계를 포함한다.The present invention discloses a method of forming a plug of a semiconductor device which increases a contact area between an active region and a contact hole in a semiconductor manufacturing process using a borderless contact technology. The disclosed method includes providing a silicon substrate having an active region and a field region; Forming a trench isolation device in a field region of the silicon substrate; Recessing a part thickness of the device isolation layer; Forming a single crystal silicon film on the junction between the recessed device isolation layer and the silicon substrate by a selective epitaxial growth method; Dry etching the single crystal silicon layer to form a silicon spacer at a junction between the recessed device isolation layer and the silicon substrate; Forming a transistor by forming a gate electrode and a source / drain region on an active region of the silicon substrate; Selectively forming a silicide layer on surfaces of the gate electrode, source / drain regions, and silicon spacers; Sequentially forming a nitride film and an interlayer insulating film on the entire surface including the silicide layer; Selectively etching portions of the interlayer dielectric layer and the nitride layer to form a borderless contact hole simultaneously exposing the source / drain region and the device isolation layer including the silicon spacers; And filling the borderless contact hole with a conductive layer to form a plug.

Description

반도체 소자의 플러그 형성방법{METHOD FOR FORMING PLUG OF SEMICONDUCTOR DEVICE}TECHNICAL FOR FORMING PLUG OF SEMICONDUCTOR DEVICE

도 1은 종래의 기술에 따른 반도체 소자의 플러그 형성방법을 설명하기 위한 단면도.1 is a cross-sectional view for explaining a plug forming method of a semiconductor device according to the prior art.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 플러그 형성방법을 설명하기 위한 공정 단면도.2A to 2E are cross-sectional views illustrating a method of forming a plug of a semiconductor device according to an embodiment of the present invention.

-도면의 주요 부분에 대한 부호의 설명-Explanation of symbols on main parts of drawing

11 : 실리콘 기판 12 : 패드 산화막11 silicon substrate 12 pad oxide film

13 : 패드 질화막 14 : 감광막 패턴13 pad nitride film 14 photosensitive film pattern

15 : 트렌치 16 : 소자분리막15 trench 16 device isolation film

18 : 실리콘 스페이서 19 : 게이트 산화막18 silicon spacer 19 gate oxide film

20 : 게이트 전극 21 : 스페이서20 gate electrode 21 spacer

22 : 소오스/드레인 영역 23 : 실리사이드층22 source / drain region 23 silicide layer

24 : 질화막 25 : 층간절연막24 nitride film 25 interlayer insulating film

26 : 플러그 h₂: 보더리스 콘택홀26: plug h₂: borderless contact hole

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 보더리스 콘택홀(Borderless Contact Hole)과 액티브(Active) 영역 간의 접촉 면적을 증가시키기 위한 반도체 소자의 플러그 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a plug of a semiconductor device for increasing a contact area between a borderless contact hole and an active region.

반도체 소자의 고집적화가 진행됨에 따라 셀 사이즈의 감소가 수반되고, 이러한 셀 사이즈의 감소에 의해 콘택 면적이 감소됨으로써, 콘택 마진을 확보하는데 어려움을 겪고 있다. 이에, 최근에는 보더리스 콘택(Borderless Contact) 기술을 적용하여 콘택 마진을 확보하고 있다. 여기서, 상기 보더리스 콘택 기술은 접합 영역과의 콘택의 형성시에 접합 영역은 물론 소자분리막의 일부를 콘택 영역으로 활용하는 기술이다. As the integration of semiconductor devices proceeds, a decrease in cell size is accompanied, and a contact area is reduced by such a decrease in cell size, thereby making it difficult to secure contact margins. In recent years, contact margins have been secured by applying borderless contact technology. Here, the borderless contact technique is a technique of utilizing not only the junction region but also a part of the device isolation film as a contact region when forming a contact with the junction region.

상기 보더리스 콘택 기술을 이용한 종래의 반도체 소자의 플러그 형성방법에 대하여 도 1을 참조하여 간략하게 설명하면 다음과 같다.A plug forming method of a conventional semiconductor device using the borderless contact technology will be briefly described with reference to FIG. 1 as follows.

종래의 반도체 소자의 플러그 형성방법은, 도 1에 도시된 바와 같이, 먼저, 공지의 STI(Shallow Trench Isolation) 공정을 통해 실리콘 기판(1)의 적소에 액티브 영역을 한정하는 소자분리막(2)을 형성한다. 그런다음, 상기 실리콘 기판(1)의 액티브 영역 상에 게이트 산화막(3)과 양측면에 스페이서(5)를 갖는 게이트 전극(4) 및 상기 게이트 전극(4) 양측 하부기판에 소오스/드레인 영역(6)을 형성하여 트랜지스터를 형성한다. 그리고, 콘택 저항을 감소시키기 위하여 살리사이드(Salicide) 공정을 실시하여 상기 게이트 전극(4) 및 소오스/드레인 영역(6)의 표면에 선택적으로 실리사이드(Silicide)층(7)을 형성한다. 이어서, 상기 실리사이드층(7)을 포함한 전면에 균일한 두께로 질화막(8)을 증착하고, 상기 질화막(8) 상에 층간절연막(9)을 형성한다. In the conventional method of forming a plug of a semiconductor device, as shown in FIG. 1, first, a device isolation film 2 that defines an active region in place of a silicon substrate 1 through a known shallow trench isolation (STI) process is used. Form. Then, the gate electrode 4 having the gate oxide film 3 on the active region of the silicon substrate 1 and the spacers 5 on both sides, and the source / drain regions 6 on the lower substrates on both sides of the gate electrode 4. ) To form a transistor. In order to reduce contact resistance, a salicide process is performed to selectively form a silicide layer 7 on the surfaces of the gate electrode 4 and the source / drain region 6. Subsequently, a nitride film 8 is deposited to a uniform thickness on the entire surface including the silicide layer 7, and an interlayer insulating film 9 is formed on the nitride film 8.

다음으로, 상기 층간절연막(9)의 일부분을 선택적으로 식각하고, 연이어, 상기 층간절연막(9)이 식각되어 노출된 질화막(8) 부분을 식각하여, 소오스/드레인 영역(6)과 소자분리막(2)을 동시에 노출시키는 보더리스 콘택홀(h1)을 형성하고, 그런다음, 상기 보더리스 콘택홀(h1) 내에 도전막을 매립시켜 플러그(10)를 형성한다.Next, a portion of the interlayer insulating film 9 is selectively etched, and subsequently, the portion of the nitride film 8 exposed by etching the interlayer insulating film 9 is etched, so that the source / drain region 6 and the device isolation film ( A borderless contact hole h 1 exposing 2) is simultaneously formed, and then a plug 10 is formed by filling a conductive film in the borderless contact hole h 1 .

그러나, 종래의 기술에서는 일반적으로 0.13㎛ 이하의 크기를 갖는 콘택홀을 컨트롤(Control)하는 미세한 공정이 수행되기 때문에 콘택홀 내에서의 접촉 면적 조절 시 액티브 영역의 접촉 면적이 축소될 수 있으며, 이에, 콘택 마진(Margin)이 감소되고, 소자의 특성이 저하되는 문제점이 발생된다.However, in the related art, since a fine process of controlling a contact hole having a size of 0.13 μm or less is generally performed, the contact area of the active area may be reduced when the contact area is adjusted in the contact hole. The problem is that the contact margin is reduced and the characteristics of the device are degraded.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, STI 공정을 통해 형성된 소자분리막을 리세스(Recess) 시킨 후, 리세스된 소자분리막과 실리콘 기판의 접합부에 선택적 에피택셜 성장(Selective Epitaxial Growth) 방법으로 실리콘 스페이서를 형성함으로써 액티브 영역의 면적을 증가시킴과 동시에, 보더리스 콘택홀과 액티브 영역과의 접촉 면적을 증가시켜 콘택 마진을 확보하고, 소자의 특성을 향상시킬 수 있는 반도체 소자의 플러그 형성방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and after the recessed device isolation film formed through the STI process, selective epitaxial growth at the junction between the recessed device isolation film and the silicon substrate (Selective) A semiconductor device capable of increasing the area of the active region by forming a silicon spacer by the epitaxial growth method, and increasing the contact area between the borderless contact hole and the active region to secure contact margins and improve device characteristics. Its purpose is to provide a method for forming a plug.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 플러그 형성방법은, 액티브 영역 및 필드 영역이 구비된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판의 필드 영역에 트렌치형의 소자분리막을 형성하는 단계; 상기 소자분리막 표면의 일부 두께를 리세스시키는 단계; 상기 리세스된 소자분리막과 상기 실리콘 기판의 접합부에 선택적 에피택셜 성장 방법으로 단결정 실리콘막을 형성하는 단계; 상기 단결정 실리콘막을 건식 식각하여 상기 리세스된 소자분리막과 상기 실리콘 기판의 접합부에 실리콘 스페이서를 형성하는 단계; 상기 실리콘 기판의 액티브 영역 상에 게이트 전극 및 소오스/드레인 영역을 형성하여 트랜지스터를 형성하는 단계; 상기 게이트 전극, 소오스/드레인 영역 및 실리콘 스페이서의 표면에 선택적으로 실리사이드층을 형성하는 단계; 상기 실리사이드층을 포함한 전면에 질화막과 층간절연막을 차례로 형성하는 단계; 상기 층간절연막과 상기 질화막의 일부분을 선택적으로 차례로 식각하여, 상기 소오스/드레인 영역과 상기 실리콘 스페이서를 포함한 소자분리막을 동시에 노출시키는 보더리스 콘택홀을 형성하는 단계; 및 상기 보더리스 콘택홀을 도전막으로 매립시켜 플러그를 형성하는 단계를 포함한다.The method for forming a plug of a semiconductor device of the present invention for achieving the above object comprises the steps of providing a silicon substrate having an active region and a field region; Forming a trench isolation device in a field region of the silicon substrate; Recessing a part thickness of the device isolation layer; Forming a single crystal silicon film on the junction between the recessed device isolation layer and the silicon substrate by a selective epitaxial growth method; Dry etching the single crystal silicon layer to form a silicon spacer at a junction between the recessed device isolation layer and the silicon substrate; Forming a transistor by forming a gate electrode and a source / drain region on an active region of the silicon substrate; Selectively forming a silicide layer on surfaces of the gate electrode, source / drain regions, and silicon spacers; Sequentially forming a nitride film and an interlayer insulating film on the entire surface including the silicide layer; Selectively etching portions of the interlayer dielectric layer and the nitride layer to form a borderless contact hole simultaneously exposing the source / drain region and the device isolation layer including the silicon spacers; And filling the borderless contact hole with a conductive layer to form a plug.

여기서, 상기 소자분리막의 리세스 시, 50∼1,000Å의 두께를 리세스시키며, 희석된 HF, BOE, HCl, NH4F 및 NH4OH 용액 중에 어느 하나를 이용하여 습식으로 리세스시키거나, CxHyFz(x,y,z는 0 또는 자연수, 단 x,y,z가 모두 0인 경우는 제외) 가스에 Cl2, HBr, BCl3, N2, O2, Ar 및 He 가스 중 어느 하나 이상의 가스를 첨가한 혼합 가스를 이용하여 건식으로 리세스시킨다. 그리고, 상기 단결정 실리콘막은 20~900Å 두께로 형성하며, 상기 단결정 실리콘막의 건식 식각 시, 할로겐족 원소가 포함된 가스를 식각 가스로 이용한다. Herein, when the device isolation layer is recessed, a thickness of 50 to 1,000 Å is recessed and wetted using any one of diluted HF, BOE, HCl, NH 4 F and NH 4 OH solutions, or CxHyFz (x, y, z is 0 or natural water, except when all of x, y, and z are 0) gas is mixed with one or more of Cl2, HBr, BCl3, N2, O2, Ar and He gas. To dry. In addition, the single crystal silicon film is formed to a thickness of 20 ~ 900Å, when dry etching the single crystal silicon film, a gas containing a halogen group element is used as an etching gas.

본 발명에 따르면, STI 공정을 통해 형성된 소자분리막을 리세스 시키고, 리세스된 소자분리막과 실리콘 기판의 접합부에 선택적 에피택셜 성장 방법으로 실리콘 스페이서를 형성함으로써 액티브 영역의 면적을 증가시킴과 동시에, 보더리스 콘택홀과 액티브 영역과의 접촉 면적을 증가시켜 소자의 특성을 향상시킬 수 있다.According to the present invention, by increasing the area of the active region by recessing the device isolation film formed through the STI process and forming a silicon spacer at the junction of the recessed device isolation film and the silicon substrate by a selective epitaxial growth method, The characteristics of the device can be improved by increasing the contact area between the lease contact hole and the active region.

(실시예)(Example)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 플러그 형성방법을 설명하기 위한 각 공정별 단면도이다.2A to 2E are cross-sectional views of respective processes for describing a method of forming a plug of a semiconductor device according to an embodiment of the present invention.

본 발명의 실시예에 따른 반도체 소자의 플러그 형성방법은, 도 2a에 도시된 바와 같이, 먼저, 액티브 영역 및 필드 영역을 갖는 실리콘 기판(11) 상에 패드 산화막(12)과 패드 질화막(13)을 차례로 형성한다. In the method for forming a plug of a semiconductor device according to an embodiment of the present invention, as shown in FIG. 2A, first, a pad oxide film 12 and a pad nitride film 13 are formed on a silicon substrate 11 having an active region and a field region. Form in turn.

그런다음, 도 2b에 도시된 바와 같이, 상기 패드 질화막(13) 상에 상기 실리콘 기판(11)의 필드 영역을 노출시키는 감광막 패턴(14)을 형성한다. 이어서, 상기 감광막 패턴(14)을 식각 장벽으로 이용하여 상기 패드 질화막(13)과 그 하부의 패드 산화막(12) 및 실리콘 기판(11)을 차례로 식각하고, 이 결과로서, 상기 실리콘 기판(11)의 필드 영역에 트렌치(15)를 형성한다. Then, as illustrated in FIG. 2B, a photoresist pattern 14 is formed on the pad nitride layer 13 to expose the field region of the silicon substrate 11. Subsequently, using the photoresist pattern 14 as an etch barrier, the pad nitride layer 13, the pad oxide layer 12 below the silicon substrate 11, and the silicon substrate 11 are sequentially etched. As a result, the silicon substrate 11 is etched. The trench 15 is formed in the field region of the trench.

그리고, 도 2c에 도시된 바와 같이, 상기 감광막 패턴을 제거한 상태에서, 상기 트렌치(15)를 포함한 전면에 트렌치가 완전히 매립되도록 산화막, 예컨데, 매립 특성이 우수한 HDP(High Density Plasma) 산화막을 증착하고, 연이어, 상기 HDP 산화막을 화학적 기계적 연마(Chemical Mechanical Polishing ; CMP) 하여 상기 실리콘 기판(11)의 필드 영역에 트렌치형의 소자분리막(16)을 형성한다. In addition, as shown in FIG. 2C, in a state in which the photoresist pattern is removed, an oxide film, for example, an HDP (High Density Plasma) oxide film having excellent embedding characteristics is deposited so as to completely fill the trench including the trench 15. Subsequently, the HDP oxide film is chemical mechanical polished (CMP) to form a trench isolation device 16 in the field region of the silicon substrate 11.

그리고, 상기 패드 질화막과 패드 산화막을 제거한다. 그런다음, 상기 소자분리막(16) 표면의 일부 두께, 예컨데, 50∼1,000Å를 리세스(recess) 시킨다. 여기서, 상기 소자분리막을 희석된 HF(Diluted HF), BOE(Buffered Oxide Etchant), HCl, NH4F 및 NH4OH 용액 중 어느하나를 이용하여 습식으로 리세스 시키거나, CxHyFz(x,y,z는 0 또는 자연수, 단 x,y,z가 모두 0인 경우는 제외) 가스에 Cl2, HBr, BCl3, N2, O2, Ar 및 He 가스 중 어느하나 이상의 가스를 첨가한 혼합 가스를 이용하여 건식으로 리세스 시킨다. Then, the pad nitride film and the pad oxide film are removed. Then, a part thickness of the surface of the device isolation film 16, for example, 50 to 1,000 mW is recessed. Herein, the device isolation layer is wet-recessed using any one of diluted HF (Diluted HF), BOE (Buffered Oxide Etchant), HCl, NH 4 F and NH 4 OH solution, or CxHyFz (x, y, z is 0 or Natural water, except where x, y, z are all zero) Recessed dry with a mixed gas of at least one of Cl2, HBr, BCl3, N2, O2, Ar and He gases .

다음으로, 도 2d에 도시된 바와 같이, 상기 리세스된 소자분리막(16)과 상기 실리콘 기판(11)의 접합부에 선택적 에피택셜 성장 방법으로 단결정 실리콘막(미도시)을 형성한다. 그리고, 상기 단결정 실리콘막에 플라즈마(Plasma)를 이용한 건식 식각을 실시하여 상기 리세스된 소자분리막(16)과 상기 실리콘 기판(11)의 접합부에 실리콘 스페이서(18)를 형성한다. 여기서, 상기 단결정 실리콘막은 20~900Å 두께로 형성하고, 상기 단결정 실리콘막의 건식 식각 시 F, Cl과 같은 주기율표상 할로겐족 원소가 포함된 가스를 식각 가스로 이용한다. 한편, 상기 단결정 실리콘막의 선택적 에피택셜 성장 및 건식 식각에 의한 실리콘 스페이서의 형성을 2회 이상 반복하여 액티브 영역의 면적을 추가적으로 증가시켜 나간다. Next, as shown in FIG. 2D, a single crystal silicon film (not shown) is formed at a junction between the recessed device isolation layer 16 and the silicon substrate 11 by a selective epitaxial growth method. The single crystal silicon film is subjected to dry etching using a plasma to form a silicon spacer 18 at a junction between the recessed device isolation layer 16 and the silicon substrate 11. Here, the single crystal silicon film is formed to a thickness of 20 ~ 900Å, the dry etching of the single crystal silicon film using a gas containing a halogen group element of the periodic table such as F, Cl as an etching gas. On the other hand, the formation of the silicon spacer by selective epitaxial growth and dry etching of the single crystal silicon film is repeated two or more times to further increase the area of the active region.                     

그리고, 도면에 도시되어 있지는 않지만, 상기 단결정 실리콘막의 건식 식각 시의 플라즈마에 의해 손상된 층을 제거하기 위해 상기 손상된 층에 라이트(Light) 건식 식각, 라이트 산화막 형성 및 제거 공정을 차례로 실시한다.Although not shown in the drawing, in order to remove the layer damaged by the plasma during the dry etching of the single crystal silicon film, a light dry etching, a light oxide film forming and a removing process are sequentially performed on the damaged layer.

그리고 나서, 도 2e에 도시된 바와 같이, 상기 실리콘 기판(11)의 액티브 영역 상에 게이트 산화막(19)과 양측면에 스페이서(21)를 갖는 게이트 전극(20) 및 상기 게이트 전극(20) 양측 하부기판에 소오스/드레인 영역(22)을 형성하여 트랜지스터를 형성한다. 그리고, 콘택 저항을 감소시키기 위하여 살리사이드(Salicide) 공정을 실시하여 상기 게이트 전극(20), 소오스/드레인 영역(22) 및 실리콘 스페이서(18)의 표면에 선택적으로 실리사이드(Silicide)층(23)을 형성한다. 이어서, 상기 실리사이드층(23)을 포함한 전면에 질화막(24)과 층간절연막(25)을 차례로 형성한다. Then, as shown in FIG. 2E, the gate electrode 20 having the gate oxide layer 19 and the spacers 21 on both sides of the gate electrode 20 and the lower sides of the gate electrode 20 on the active region of the silicon substrate 11. Source / drain regions 22 are formed on the substrate to form transistors. In order to reduce contact resistance, a salicide process is performed to selectively select a silicide layer 23 on surfaces of the gate electrode 20, the source / drain regions 22, and the silicon spacers 18. To form. Subsequently, the nitride film 24 and the interlayer insulating film 25 are sequentially formed on the entire surface including the silicide layer 23.

다음으로, 상기 층간절연막(25)의 일부분을 선택적으로 식각하고, 연이어, 상기 층간절연막(25)에 의해 노출된 질화막(24)을 식각하여, 상기 소오스/드레인 영역(22)과 상기 실리콘 스페이서(18)를 포함한 소자분리막(16)을 동시에 노출시키는 보더리스 콘택홀(h2)을 형성하고, 상기 보더리스 콘택홀(h2)을 도전막(미도시)으로 매립시켜 플러그(26)를 형성한다.Next, a portion of the interlayer insulating film 25 is selectively etched, and subsequently, the nitride film 24 exposed by the interlayer insulating film 25 is etched, so that the source / drain region 22 and the silicon spacer ( A borderless contact hole h 2 is formed to simultaneously expose the device isolation layer 16 including the 18, and the plug 26 is formed by filling the borderless contact hole h 2 with a conductive film (not shown). do.

상기와 같은 공정을 통해 제조되는 본 발명에 따른 반도체 소자는 STI 공정을 통해 형성된 소자분리막을 리세스 시키고, 리세스된 소자분리막과 실리콘 기판 의 접합부에 선택적 에피택셜 성장 방법으로 실리콘 스페이서를 형성함으로써 액티브 영역의 면적을 증가시킴과 동시에, 보더리스 콘택홀과 액티브 영역과의 접촉 면적을 증가시켜 소자의 특성을 향상시킬 수 있다.The semiconductor device according to the present invention manufactured by the above process is active by recessing the device isolation film formed through the STI process and forming a silicon spacer by a selective epitaxial growth method at the junction of the recessed device isolation film and the silicon substrate. In addition to increasing the area of the region, the contact area between the borderless contact hole and the active region can be increased to improve the device characteristics.

이상에서와 같이, 본 발명은 STI 공정을 통해 형성된 소자분리막을 리세스 시키고, 리세스된 소자분리막과 실리콘 기판의 접합부에 선택적 에피택셜 성장 방법으로 실리콘 스페이서를 형성함으로써 액티브 영역의 면적을 증가시킴과 동시에, 보더리스 콘택홀과 액티브 영역과의 접촉 면적을 증가시켜서 콘택 마진을 확보할 수 있고, 소자의 특성을 향상시킬 수 있다.As described above, the present invention increases the area of the active region by recessing the device isolation layer formed through the STI process and forming a silicon spacer at a junction between the recessed device isolation layer and the silicon substrate by a selective epitaxial growth method. At the same time, a contact margin can be secured by increasing the contact area between the borderless contact hole and the active region, and the characteristics of the device can be improved.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.

Claims (7)

액티브 영역 및 필드 영역이 구비된 실리콘 기판을 제공하는 단계;Providing a silicon substrate having an active region and a field region; 상기 실리콘 기판의 필드 영역에 트렌치형의 소자분리막을 형성하는 단계; Forming a trench isolation device in a field region of the silicon substrate; 상기 소자분리막 표면의 일부 두께를 리세스시키는 단계; Recessing a part thickness of the device isolation layer; 상기 리세스된 소자분리막과 상기 실리콘 기판의 접합부에 선택적 에피택셜 성장 방법으로 단결정 실리콘막을 형성하는 단계;Forming a single crystal silicon film on the junction between the recessed device isolation layer and the silicon substrate by a selective epitaxial growth method; 상기 단결정 실리콘막을 건식 식각하여 상기 리세스된 소자분리막과 상기 실리콘 기판의 접합부에 실리콘 스페이서를 형성하는 단계;Dry etching the single crystal silicon layer to form a silicon spacer at a junction between the recessed device isolation layer and the silicon substrate; 상기 실리콘 기판의 액티브 영역 상에 게이트 전극 및 소오스/드레인 영역을 형성하여 트랜지스터를 형성하는 단계;Forming a transistor by forming a gate electrode and a source / drain region on an active region of the silicon substrate; 상기 게이트 전극, 소오스/드레인 영역 및 실리콘 스페이서의 표면에 선택적으로 실리사이드층을 형성하는 단계;Selectively forming a silicide layer on surfaces of the gate electrode, source / drain regions, and silicon spacers; 상기 실리사이드층을 포함한 전면에 질화막과 층간절연막을 차례로 형성하는 단계;Sequentially forming a nitride film and an interlayer insulating film on the entire surface including the silicide layer; 상기 층간절연막과 상기 질화막의 일부분을 선택적으로 차례로 식각하여, 상기 소오스/드레인 영역과 상기 실리콘 스페이서를 포함한 소자분리막을 동시에 노출시키는 보더리스 콘택홀을 형성하는 단계; 및 Selectively etching portions of the interlayer dielectric layer and the nitride layer to form a borderless contact hole simultaneously exposing the source / drain region and the device isolation layer including the silicon spacers; And 상기 보더리스 콘택홀을 도전막으로 매립시켜 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.And embedding the borderless contact hole in a conductive film to form a plug. 제 1항에 있어서, 상기 소자분리막의 리세스 시, 50∼1,000Å의 두께를 리세스시키는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.The method for forming a plug of a semiconductor device according to claim 1, wherein a thickness of 50 to 1,000 GPa is recessed when the device isolation film is recessed. 제 1항에 있어서, 상기 소자분리막의 리세스 시, 희석된 HF, BOE, HCl, NH4F 및 NH4OH 용액 중에 어느하나를 이용하여 습식으로 리세스시키는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.The method of claim 1, wherein the recess of the device isolation layer is wetted using any one of diluted HF, BOE, HCl, NH 4 F and NH 4 OH solutions. 제 1항에 있어서, 상기 소자분리막의 리세스 시, CxHyFz(x,y,z는 0 또는 자연수, 단 x,y,z가 모두 0인 경우는 제외) 가스에 Cl2, HBr, BCl3, N2, O2, Ar 및 He 가스 중 어느 하나 이상의 가스를 첨가한 혼합 가스를 이용하여 건식으로 리세스시키는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.The method of claim 1, wherein CxHyFz (x, y, z is 0 or a natural number, except when x, y, z are all 0) at the time of recessing the device isolation layer, Cl2, HBr, BCl3, N2, A method for forming a plug of a semiconductor device, characterized in that it is dry-recessed using a mixed gas to which at least one of O 2, Ar and He gases is added. 제 1항에 있어서, 상기 단결정 실리콘막은 20~900Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.The method of claim 1, wherein the single crystal silicon film is formed to a thickness of 20 ~ 900 막. 제 1항에 있어서, 상기 단결정 실리콘막의 건식 식각 시, 할로겐족 원소가 포함된 가스를 식각 가스로 이용하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.The method of claim 1, wherein, during dry etching of the single crystal silicon film, a gas containing a halogen group element is used as an etching gas. 삭제delete
KR1020030079145A 2003-11-10 2003-11-10 Method for forming plug of semiconductor device KR101032115B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030079145A KR101032115B1 (en) 2003-11-10 2003-11-10 Method for forming plug of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030079145A KR101032115B1 (en) 2003-11-10 2003-11-10 Method for forming plug of semiconductor device

Publications (2)

Publication Number Publication Date
KR20050045179A KR20050045179A (en) 2005-05-17
KR101032115B1 true KR101032115B1 (en) 2011-05-02

Family

ID=37244908

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030079145A KR101032115B1 (en) 2003-11-10 2003-11-10 Method for forming plug of semiconductor device

Country Status (1)

Country Link
KR (1) KR101032115B1 (en)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100763097B1 (en) * 2005-12-22 2007-10-04 주식회사 하이닉스반도체 Method of Manufacturing a Flash Memory Device
KR100806038B1 (en) * 2006-11-29 2008-02-26 동부일렉트로닉스 주식회사 Method for fabricating contact hole of semiconductor device
KR101458959B1 (en) 2008-06-24 2014-11-10 삼성전자주식회사 Semiconductor device with shared bit line scheme and method of manufacturing the same
KR102054185B1 (en) * 2013-03-15 2019-12-10 삼성전자주식회사 Semiconductor Devices and methods of manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000067236A (en) * 1999-04-26 2000-11-15 김영환 Method of fabricating for semiconductor device
KR20010053647A (en) * 1999-12-01 2001-07-02 박종섭 Method of forming borderless contacts
KR20040037875A (en) * 2002-10-30 2004-05-08 주식회사 하이닉스반도체 Method of forming a borderess contact hole

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000067236A (en) * 1999-04-26 2000-11-15 김영환 Method of fabricating for semiconductor device
KR20010053647A (en) * 1999-12-01 2001-07-02 박종섭 Method of forming borderless contacts
KR20040037875A (en) * 2002-10-30 2004-05-08 주식회사 하이닉스반도체 Method of forming a borderess contact hole

Also Published As

Publication number Publication date
KR20050045179A (en) 2005-05-17

Similar Documents

Publication Publication Date Title
KR100459724B1 (en) Semiconductor device having a SiN etch stopper by low temperature ALD and fabricating method the same
KR20040033363A (en) Semiconductor device and method for manufacturing the same
US6740574B2 (en) Methods of forming DRAM assemblies, transistor devices, and openings in substrates
US20050164446A1 (en) Method for manufacturing single-sided buried strap in semiconductor devices
KR100348316B1 (en) Method for Fabricating of Semiconductor Device
KR101032115B1 (en) Method for forming plug of semiconductor device
KR100620197B1 (en) Method for manufacturing mosfet of semiconductor device
KR20040007949A (en) Method of manufacture semiconductor device
KR100588647B1 (en) Method For Manufacturing Semiconductor Devices
KR100733685B1 (en) Method of manufacturing a trench in semiconductor device
KR19990074800A (en) Semiconductor element and manufacturing method thereof
KR20060007692A (en) Method for manufacturing storage node contact of semiconductor device
KR100532770B1 (en) Method for manufacturing the semiconductor device
KR100477786B1 (en) Method for forming contact in semiconductor device
KR20050052027A (en) Semiconductor device having a recessed gate electrode and fabrication method thereof
KR100505101B1 (en) Method of forming contact for semiconductor device
KR100707538B1 (en) method for manufacturing of semiconductor device
KR100513798B1 (en) Fabricating method of semiconductor device with good planarization of flow dielectrics
KR100689672B1 (en) Method for fabricating semiconductor device
KR101012438B1 (en) Method of manufacturing semiconductor device
KR100910221B1 (en) Method for manufacturing storage node contact in semiconductor device
KR20030045216A (en) Method of manufacturing a trench in semiconductor device
JP4033728B2 (en) Contact hole formation method
KR100575616B1 (en) Method for forming borderless contact hole in a semiconductor device
KR20020058512A (en) Method for fabricating semiconductor device

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140318

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160318

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170316

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180316

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190318

Year of fee payment: 9