KR100733685B1 - Method of manufacturing a trench in semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 트렌치 형성 방법에 관한 것으로, 확산층을 제외한 트렌치 절연막 상에만 고가의 패터닝 공정의 추가없이 산화질화막을 효과적으로 형성함으로써 저 비용으로 트렌치 절연막 상부의 모서리 부분이 후속 산화막 습식 공정에 의해 식각되는 현상을 효과적으로 방지할 수 있는 반도체 소자의 트렌치 형성 방법을 제시한다.
The present invention relates to a method of forming a trench in a semiconductor device, wherein the edge portion of the upper portion of the trench insulating layer is etched by a subsequent oxide wet process at a low cost by effectively forming an oxynitride layer on the trench insulating layer except for the diffusion layer without the addition of an expensive patterning process. A method of forming a trench in a semiconductor device can be effectively prevented.

트렌치, 질소 이온 주입 Trench, nitrogen ion implantation

Description

반도체 소자의 트렌치 형성 방법{Method of manufacturing a trench in semiconductor device} A method of forming a trench in a semiconductor device {Method of manufacturing a trench in semiconductor device}             

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 트렌치 형성 방법을 설명하기 위해 도시한 반도체 소자의 단면도.
1A to 1E are cross-sectional views of a semiconductor device for explaining a method of forming trenches in the semiconductor device according to the embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명>         <Explanation of symbols for the main parts of the drawings>

10 : 반도체 기판 12 : 희생 산화막    10 semiconductor substrate 12 sacrificial oxide film

14 : 패드 질화막 16 : 트렌치    14 pad nitride film 16 trench

18 : 트렌치 절연막 20 : 산화질화막
18 trench insulating film 20 oxynitride film

본 발명은 반도체 소자의 트렌치 형성 방법에 관한 것으로, 특히 반도체 소자의 트랜지스터 형성시 신뢰성있는 트렌치 절연막 형성 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming trenches in semiconductor devices, and more particularly, to a method of forming trench insulating films in the formation of transistors in semiconductor devices.

반도체 소자가 매우 다양하게 발전되면서 공정 기술도 소자의 요구에 따라 매우 다양하게 변하고 있다. 나아가 통신과 컴퓨터의 발달에 의해 중전압 고전류 소자의 수요가 급증하면서 트렌치(Trench)를 이용한 소자 개발이 활발히 진행되고 있다. 트렌치 공정은 소자의 면적을 줄이면서 고전압 소자의 격리성을 향상시키는 장점 때문에 반도체 소자 제조에서 소자 격리용, 캐패시터 및 트렌치 산화막을 이용한 게이트 전극 구조로 많이 사용된다.As the semiconductor devices are developed in various ways, the process technology is also changed in various ways according to the needs of the devices. Furthermore, with the development of communication and computers, the demand for medium voltage high current devices has increased rapidly, and the development of devices using trenches is actively progressing. The trench process is widely used as a gate electrode structure using a capacitor and a trench oxide for device isolation in semiconductor device fabrication because of the advantage of reducing the area of the device and improving the isolation of the high voltage device.

일반적으로, 트렌치 공정은 실리콘 기판 상부에 산화막이나 질화막 혹은 감광막을 이용하여 패터닝을 한 후 건식 식각 공정에 의해 트렌치를 형성하는데, 트렌치 형태는 건식 식각 공정시 주로 사용되는 공정 가스에 의해 조정된다. 이때, 공정 가스로는 주로 HBr, SiF4, He, O2, CF4, Cl2, NF3 가스 등을 혼합하여 사용한다. In general, the trench process is patterned by using an oxide film, a nitride film or a photoresist on the silicon substrate, and then a trench is formed by a dry etching process. The trench shape is controlled by a process gas mainly used in the dry etching process. At this time, the process gas is mainly used by mixing HBr, SiF 4 , He, O 2 , CF 4 , Cl 2 , NF 3 gas and the like.

한편, 0.25㎛ 테크놀로지(Technology) 이상의 고집적 소자에서는 트랜지스터 소자의 절연을 위해 필연적으로 트렌치 절연막을 이용하고 있는데, 트렌치 절연막 형성 후 계속되는 산화막 습식 식각 공정에 의해 트렌치 절연막의 높이가 낮아져 심한 경우는 확산층보다 낮게 되는 문제점이 발생한다. On the other hand, in the highly integrated device of 0.25 탆 technology or more, a trench insulating film is inevitably used to insulate the transistor element. Problem occurs.

특히, 습식 식각 공정의 등방성 특성에 의해 트렌치와 확산층의 경계부에서 구멍처럼 절연막이 손실되는 모트(Moat) 현상에 의해 후속 공정시 형성되는 살리사이드(Self align silicide)의 측면이 성장하게 된다. 이로 인해, 트렌치의 측벽부분에서 살리사이드와 접합층의 웰이 가까워져 트렌치와 살리사이드 사이의 경계부 에 접합 누설 전류가 증가하는 문제가 발생한다. 따라서, 최근에는 이러한 문제를 해결하기 위한 방안으로 트렌치 절연막 형성 후 이루어지는 후속 공정에서 트렌치 절연막의 손실을 감소시키기 위해 습식 식각 공정의 감소 및 제어가 중요하나 이에 대한 제어에는 한계가 있어 근원적인 대책이 요구되고 있다.
In particular, due to the isotropic nature of the wet etching process, the side of the salicide (Self align silicide) formed during the subsequent process is grown by the moat phenomenon in which the insulating film is lost at the boundary between the trench and the diffusion layer. As a result, the well of the salicide and the junction layer approaches the sidewall portion of the trench, which causes a problem that the junction leakage current increases at the boundary between the trench and the salicide. Therefore, in recent years, in order to solve such a problem, it is important to reduce and control the wet etching process in order to reduce the loss of the trench insulation layer in a subsequent process after the trench insulation layer is formed. It is becoming.

따라서, 본 발명은 상기의 문제를 해결하기 위해 안출된 것으로, 트렌치에 발생하는 모트 현상을 억제하여 확산층과 트렌치 간의 접합 누설 전류의 증가를 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 목적이 있다.
Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device capable of preventing an increase in junction leakage current between a diffusion layer and a trench by suppressing a mott phenomenon occurring in a trench. .

본 발명은 반도체 기판 상부에 희생층 및 패드층을 형성하는 단계, 상기 반도체 기판에 트렌치를 형성하는 단계, 상기 트렌치를 매립하도록 트렌치 절연막을 형성하는 단계, 전체 구조 상부에 이온 주입 공정을 실시하여 상기 트렌치 절연막의 상부에 이온 주입 영역을 형성하는 단계, 상기 패드층을 제거하는 단계, 및 전체 구조 상부에 열처리 공정을 실시하여 상기 이온 주입 영역이 형성된 상기 트렌치 절연막의 상부에 산화질화막을 형성하는 단계로 이루어지는 것을 특징으로 한다. The present invention includes forming a sacrificial layer and a pad layer on the semiconductor substrate, forming a trench in the semiconductor substrate, forming a trench insulating film to fill the trench, and performing an ion implantation process on the entire structure. Forming an ion implantation region on the trench insulation layer, removing the pad layer, and performing a heat treatment process on the entire structure to form an oxynitride layer on the trench insulation layer on which the ion implantation region is formed. Characterized in that made.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.                     

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 트렌치 형성 방법을 설명하기 위해 도시한 반도체 소자의 단면도이다. 1A to 1E are cross-sectional views illustrating a semiconductor device for forming trenches in accordance with an embodiment of the present invention.

도 1a를 참조하면, 반도체 기판(10) 상부 표면의 결정 결함 또는 표면 처리를 위해 건식 또는 습식 산화 방식을 이용하여 상기 반도체 기판(10)의 상부면을 성장시켜 희생 산화막(12)을 형성한다. Referring to FIG. 1A, a sacrificial oxide film 12 is formed by growing an upper surface of the semiconductor substrate 10 using a dry or wet oxidation method for crystal defects or surface treatment of the upper surface of the semiconductor substrate 10.

이어서, 후속 습식 식각 공정과 질소(N2) 이온 주입 공정에 의한 손실을 고려하여 전체 구조 상부에 1000 내지 2000Å의 두께로 패드 질화막(14)을 형성한다. Subsequently, the pad nitride layer 14 is formed to a thickness of 1000 to 2000 kPa over the entire structure in consideration of the losses caused by the subsequent wet etching process and the nitrogen (N 2 ) ion implantation process.

이어서, 전체 구조 상부에 소정의 감광막을 증착한 후 포토 마스크를 이용한 노광 공정을 실시하여 감광막 패턴을 형성하고, 상기 감광막 패턴을 이용한 식각 공정을 실시하여 패드 질화막(14), 희생 산화막(12) 및 반도체 기판(10)을 순차적으로 식각하여 트렌치(16)를 형성한다. 이때, 트랜치(16)의 내부 경사면은 소정 경사(Slope) 각을 가지도록 식각 한다. 여기서, 반도체 기판(10)은 트랜치(16)에 의해 활성 영역과 비활성 영역(즉, 트랜치가 형성된 영역)으로 분리된다. Subsequently, after depositing a predetermined photoresist on the entire structure, an exposure process using a photomask is performed to form a photoresist pattern, and an etching process using the photoresist pattern is performed to provide the pad nitride film 14, the sacrificial oxide film 12, and the like. The semiconductor substrate 10 is sequentially etched to form the trench 16. At this time, the internal inclined surface of the trench 16 is etched to have a predetermined slope angle. Here, the semiconductor substrate 10 is separated into an active region and an inactive region (that is, a region in which a trench is formed) by the trench 16.

도 1b를 참조하면, 트렌치(16)를 포함한 전체 구조 상부에 갭 필용(Gap fill) 산화막을 증착한 후 패드 질화막(14)을 식각 베리어층으로 이용하는 평탄화 공정(CMP; Chemical mechanical polishing)을 실시하여 상기 트렌치(16)를 매립하도록 트렌치 절연막(18)을 형성한다. Referring to FIG. 1B, a gap fill oxide film is deposited on the entire structure including the trench 16, and then a planarization process (CMP; chemical mechanical polishing) using the pad nitride film 14 as an etch barrier layer is performed. The trench insulating layer 18 is formed to fill the trench 16.

도 1c를 참조하면, 전체 구조 상부에 질소 이온 주입 공정을 실시하여 트렌치 절연막(18)의 상부와 패드 질화막(14)에 도시된 'A'와 같이 질소 이온 영역을 형성한다. 이때, 질소 이온 주입 공정은 질소 이온이 패드 질화막(14)의 하부에 형성된 희생 산화막(12)으로 침투되지 않도록 5 내지 15KeV의 낮은 에너지에서 1E14 내지 1E16atoms/cm2 양 만을 주입하여 실시한다. Referring to FIG. 1C, a nitrogen ion implantation process is performed on the entire structure to form a nitrogen ion region such as 'A' shown in the upper portion of the trench insulating film 18 and the pad nitride film 14. In this case, the nitrogen ion implantation process is performed by injecting only 1E14 to 1E16 atoms / cm 2 at a low energy of 5 to 15 KeV so that nitrogen ions do not penetrate into the sacrificial oxide film 12 formed under the pad nitride layer 14.

도 1d를 참조하면, 선택적 식각 공정을 실시하여 희생 산화막(12)이 노출되도록 패드 질화막(14)만을 식각하여 제거한다. 이때, 선택적 식각 공정으로는 H3PO4와 H2O2를 혼합한 용액을 사용한다. 따라서, 질소 이온 영역(A)이 형성된 트렌치 절연막(18)의 상부가 희생 산화막(12)의 상부로부터 요철 형태로 돌출된다. Referring to FIG. 1D, only the pad nitride layer 14 is etched and removed to expose the sacrificial oxide layer 12 by performing a selective etching process. In this case, a solution in which H 3 PO 4 and H 2 O 2 are mixed is used as a selective etching process. Therefore, the upper portion of the trench insulating film 18 in which the nitrogen ion region A is formed protrudes in an uneven form from the upper portion of the sacrificial oxide film 12.

도 1e를 참조하면, 전체 구조 상부에 열처리 공정을 실시하여 트렌치 절연막(18)의 상부에 형성된 질소 이온 영역(A)과 질소 이온 영역(A) 내에 형성된 산화막을 반응시켜 산화질화막(20)을 형성한다. 이때, 열처리 공정은 급속 열처리 장비를 이용하여 850 내지 1100℃의 온도에서 10 내지 60초 동안 실시한다. Referring to FIG. 1E, a heat treatment process is performed on the entire structure to react the nitrogen ion region A formed on the trench insulating film 18 with the oxide film formed in the nitrogen ion region A to form the oxynitride film 20. do. At this time, the heat treatment process is carried out for 10 to 60 seconds at a temperature of 850 to 1100 ℃ using a rapid heat treatment equipment.

이어서, DHF(Diluted HF; H20와 HF의 부피비가 50:1로 혼합된 용액) 또는 BOE(Buffer Oxide Etchant; HF와 NH4F의 부피비가 100:1 또는 300:1로 혼합된 용액)를 이용한 습식 식각 공정을 실시하여 희생 산화막(12)을 제거한다. Subsequently, DHF (Diluted HF; solution in which the volume ratio of H 2 0 and HF is 50: 1) or BOE (Buffer Oxide Etchant; solution in which the volume ratio of HF and NH 4 F is mixed at 100: 1 or 300: 1) The sacrificial oxide film 12 is removed by performing a wet etching process using a.

상기에서 설명한 바와 같이 본 발명은 확산층을 제외한 트렌치 절연막 상에만 고가의 패터닝 공정의 추가없이 산화질화막을 효과적으로 형성함으로써 저 비용 으로 트렌치 절연막 상부의 모서리 부분이 후속 산화막 습식 공정에 의해 식각되는 현상을 효과적으로 방지할 수 있다. As described above, the present invention effectively forms an oxynitride film on the trench insulating film except for the diffusion layer without adding an expensive patterning process, thereby effectively preventing the corner portion of the upper portion of the trench insulating layer being etched by the subsequent oxide wet process at low cost. can do.

또한, 본 발명은 트렌치 절연막의 상부에 산화질화막을 형성함으로써 트렌치 절연막의 높이가 낮아져 좁은 선폭의 트랜지스터 문턱 전압이 낮아지는 형상(Narrow width effect)을 막을 수 있다. In addition, according to the present invention, by forming an oxynitride film on the trench insulating film, the height of the trench insulating film is lowered to prevent the narrow width effect of the narrow transistor width.

따라서, 본 발명은 고집적의 신뢰성있는 트랜지스터 제조가 가능하다. Therefore, the present invention enables the fabrication of highly integrated and reliable transistors.

Claims (9)

반도체 기판 상부에 희생층 및 패드층을 형성하는 단계;Forming a sacrificial layer and a pad layer on the semiconductor substrate; 상기 반도체 기판에 트렌치를 형성하는 단계;Forming a trench in the semiconductor substrate; 상기 트렌치를 매립하도록 트렌치 절연막을 형성하는 단계;Forming a trench insulating film to fill the trench; 전체 구조 상부에 이온 주입 공정을 실시하여 상기 트렌치 절연막의 상부에 이온 주입 영역을 형성하는 단계; Performing an ion implantation process on the entire structure to form an ion implantation region on the trench insulating film; 상기 패드층을 제거하는 단계; 및 Removing the pad layer; And 전체 구조 상부에 열처리 공정을 실시하여 상기 이온 주입 영역이 형성된 상기 트렌치 절연막의 상부에 산화질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.And forming an oxynitride film on the trench insulating film on which the ion implantation region is formed by performing a heat treatment process on the entire structure. 제 1 항에 있어서, The method of claim 1, 상기 패드층은 질화막을 1000 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.The pad layer is a trench forming method of a semiconductor device, characterized in that to form a nitride film having a thickness of 1000 to 2000Å. 제 1 항에 있어서, The method of claim 1, 상기 이온 주입 영역을 형성한 후, 식각 공정을 통해 상기 패드층을 제거하여 상기 이온 주입 영역이 형성된 상기 트렌치 절연막의 상부가 상기 희생층 상부로부터 요철 형태로 노출되는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.After forming the ion implantation region, the trench is formed by removing the pad layer through an etching process so that an upper portion of the trench insulating layer on which the ion implantation region is formed is exposed in an uneven form from the top of the sacrificial layer. Way. 제 1 항에 있어서, The method of claim 1, 상기 트렌치 절연막은 전체 구조 상부에 산화막을 증착한 후 상기 패드층을 식각 베리어층으로 이용하는 평탄화 공정을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.The trench insulating layer is formed by depositing an oxide film over the entire structure and performing a planarization process using the pad layer as an etch barrier layer. 제 1 항에 있어서, The method of claim 1, 상기 이온 주입 공정은 질소 이온이 상기 패드층의 하부에 형성된 상기 희생층으로 침투되지 않도록 5 내지 15KeV의 낮은 에너지에서 1E14 내지 1E16atoms/cm2 양 만을 주입하여 실시하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.The ion implantation process is performed by injecting only 1E14 to 1E16 atoms / cm 2 in a low energy of 5 to 15 KeV to prevent nitrogen ions from penetrating into the sacrificial layer formed under the pad layer. Way. 제 1 항에 있어서, The method of claim 1, 상기 패드층은 H3PO4와 H2O2를 혼합한 용액을 이용한 선택적 식각 공정으로 제거하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.The pad layer is a trench forming method of a semiconductor device, characterized in that to remove by a selective etching process using a mixture of H 3 PO 4 and H 2 O 2 . 제 1 항에 있어서, The method of claim 1, 상기 열처리 공정은 급속 열처리 장비를 이용하여 850 내지 1100℃의 온도에서 10 내지 60초 동안 실시하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.The heat treatment process is a trench forming method of a semiconductor device, characterized in that performed for 10 to 60 seconds at a temperature of 850 to 1100 ℃ using a rapid heat treatment equipment. 제 1 항에 있어서, The method of claim 1, 상기 산화질화막은 상기 열처리 공정에 의해 상기 이온 주입 영역과 상기 이온 주입 영역에 형성된 상기 트렌치 절연막의 산화막과의 반응에 의해 형성되는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.And the oxynitride film is formed by a reaction between the ion implantation region and an oxide film of the trench insulating film formed in the ion implantation region by the heat treatment process. 제 1 항에 있어서, The method of claim 1, 상기 산화질화막을 형성한 후 DHF(Diluted HF; H20와 HF의 부피비가 50:1로 혼합된 용액) 또는 BOE(Buffer Oxide Etchant; HF와 NH4F의 부피비가 100:1 또는 300:1로 혼합된 용액)를 이용한 습식 식각 공정을 실시하여 상기 희생층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 형성 방법.After forming the oxynitride layer, DHF (Diluted HF; solution in which the volume ratio of H 2 O and HF is mixed at 50: 1) or BOE (Buffer Oxide Etchant; volume ratio of HF and NH 4 F is 100: 1 or 300: 1. And removing the sacrificial layer by performing a wet etching process using a mixed solution).
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