JP4033728B2

JP4033728B2 - Contact hole formation method

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Publication number: JP4033728B2
Application number: JP2002199565A
Authority: JP
Inventors: ポンシン−タン; ワンユン−チン; ヤントン−チュン
Original assignee: Promos Technologies Inc
Current assignee: Promos Technologies Inc
Priority date: 2002-07-09
Filing date: 2002-07-09
Publication date: 2008-01-16
Anticipated expiration: 2022-07-09
Also published as: JP2004047525A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体製造工程に係り、特にコンタクトホール形成方法に関する。
【０００２】
【従来の技術】
現在、半導体記憶素子としては、トレンチ型DRAMやスタックト型DRAM及びFLASH記憶素子が挙げられる。ウェハのサイズを縮小するために、従来の半導体製造工程において、セルフアラインコンタクト（Self Aligned Contact、SAC）法によりゲート導電構造同士間の間隔を定義する。これにより、その間隔は有効に縮小される。
【０００３】
図１A―１Fは従来のSAC法によるコンタクトホール形成工程を示す断面図である。
【０００４】
図１Aにおいて、先ず、P型シリコン基板１０を提供する。該基板１０は、活性領域（AA）同士を分離するための複数の浅トレンチ分離（Shallow Trench Isolation、STI）領域１２と、基板１０表面に形成されるゲート絶縁層１４と、ゲート絶縁層１４表面に形成される複数のゲート導電構造１６１―１６４（各ゲート導電構造のワード線は多結晶シリコン層１７７とタングステンシリコン層１８と窒化シリコン被覆層１９とからなる）と、基板１０表面であってゲート導電構造１６１―１６４同士間の隙間に当たる表面部分にそれぞれ形成される複数のN^-型イオン注入領域２０とを有する。
【０００５】
次に、図１Bにおいて、多結晶シリコン層１７及びタングステンシリコン層１８の側壁に酸化シリコンスペーサ（Spacer）２２を成長してから各ゲート導電構造１６１−１６４の側壁に窒化シリコンスペーサ（Spacer）２４を形成する。この後、ゲート導電構造１６１―１６４及び窒化シリコンスペーサ２４をマスクとして、N^-型イオン注入領域２０の露出部分においてN⁺型イオン注入領域２6を形成する。ここで、N⁺型イオン注入領域２６はソース／ドレイン領域とするが、N^-型イオン注入領域２０はLDD（lightly doped drain）とする。
【０００６】
次に、図１Cにおいて、基板１０の全表面において窒酸化シリコン（SiON）ライナ層（Liner）２８を堆積する。この後、堆積法及びCMP（化学的機械的研磨）法を以って、ゲート導電構造１６１―１６４同士間の隙間を充填するように窒酸化シリコンライナ層２８に表面が平坦な内層誘電（Inter-Layer Dielectric, ILD）層３０を形成する。ILD層３０の材質としては、BPSG（Boro-Phspho Silicate Glass）やHDP（High Density Plasma）酸化シリコン、TEOS（Tetraethylorthosilicate）のいずれかまたはその組合せが用いられる。
【０００７】
次に、図１Dにおいて、ILD層３０に、ビット線コンタクトホールパターンを有する第一のパターン化フォトレジスト層３１を形成する。この後、ゲート導電構造１６２と１６３の間にあるILD層３０及び窒酸化シリコンライナ層２８を除去することにより、N⁺型イオン注入領域２６を露出させるビット線コンタクトホール３２を形成する。
【０００８】
次に、図１Eにおいて、第一のパターン化フォトレジスト層３１を除去してからビット線コンタクトホール３２内に第一の導電層を堆積する。この後、エッチバックでビット線コンタクトホール３２内の第一の導電層を所定の高さとなるようにエッチングする。ここで、残留される第一の導電層はビット線コンタクトプラグ３４とする。
【０００９】
次に、図１Fにおいて、基板１０表面において内部接続線コンタクトホールパターンを有する第二のパターンフォトレジスト層３５を形成する。この後、所定の領域においてIDL層３０と窒酸化シリコンライナ層２８及び窒化シリコン被覆層１９を部分的に除去することにより、第一の内部接続線コンタクトホール３６及び第二の内部接続線コンタクトホール３８を形成する。ここで、第一の内部接続線コンタクトホール３６はゲート導電構造１６１の上方に形成されタングステンシリコン層１８表面を露出させるものである。一方、第二の内部接続線コンタクトホール３８はゲート導電構造１６４の外側に形成されN⁺型イオン注入領域２６を露出させるものである。第二のパターン化フォトレジスト層３５を除去すると、第一のコンタクトホール３６、第二のコンタクトホール３８及び第三のコンタクトホール３２が形成される。
【００１０】
【発明が解決しようとする課題】
しかしながら、前記のSAC法によるコンタクトホール形成方法において下記のような欠点がある。
【００１１】
（１）STI領域と活性領域との段差が大き過ぎて、リソグラフィを施す際アライメントの精度が低い。更に、CMP法によるILD層３０の厚さまたは平坦特性は良好でない場合、コンタクトホールのエッチング輪郭に悪影響に与え、そして、例えばビット線とワード線のショートやビット線コンタクトホール無効等の内部接続線構造上の問題が発生する。特に、素子サイズを益々縮小させるという設計規則の進化に伴ってこのような問題は一層深刻になる。
【００１２】
（２）ビット線コンタクトホール３２のSACエッチングを行う場合、ILD層３０とライナ層２８とのエッチング選択比が小さくてエッチング停止の能力が足りないため、浅トレンチ分離領域１２において割れ目（Seam、シーム）が生じてビット線コンタクトプラグ３４と基板１０の間にジャンクションリークが発生する。
【００１３】
（３）SAC法を施すため窒化シリコン被覆層１９を厚くする必要がある。これにより、製造中熱吸収が増加する。よって、製品の電気的特性（例えばV_t、I_dsat、I_off）は劣化する。
【００１４】
（４）素子サイズを更に縮小する場合、リソグラフィとエッチングの実施は難しい。
【００１５】
（５）被覆層１９とスペーサ２４の材質としては窒化シリコンまたは窒酸化シリコンしか利用できないため、製造材料の使用が限定されるばかりか、多結晶シリコン層１７の漏電問題も一層悪化する。
【００１６】
前記のような問題点を解決するために、本発明の目的は、新規かつ有用なコンタクトホール形成方法を提供することにある。
【００１７】
【課題を解決するための手段】
本発明のコンタクトホール形成方法は（１）その表面に順に隣接する第一乃至第四のゲート導電構造を設けかつ前記第二及び第三のゲート導電構造を活性領域に位置させてなる基板を提供する段階と、（２）前記基板表面であって前記第二と第三のゲート導電構造の間に当たる表面部分に順応的に金属配線層を形成する段階と、（３）前記金属配線層を被覆すると共に前記第一と第二のゲート導電構造との隙間及び前記第三と第四のゲート導電構造との隙間を充填するように、前記基板の全表面において表面が平坦な内層誘電層を形成する段階と、（４）前記内層誘電層表面にパターン化フォトレジスト層を形成する段階と、（５）前記パターン化フォトレジスト層をマスクとして前記内層誘電層をエッチングすることにより、前記第一のゲート導電構造の上部を露出させる第一のコンタクトホールと前記金属配線層表面を露出させる第二のコンタクトホール及び前記第四のゲート導電構造の外側に当たる基板表面部分を露出させる第三のコンタクトホールを同時に形成する段階とから構成される。
【００１８】
また、本発明のコンタクトホール形成方法は、（１）その表面に順に隣接する第一乃至第四のゲート導電構造を設けかつ前記第二及び第三のゲート導電構造を活性領域に位置させてなる基板を提供する段階と、（２）前記基板表面において順応的にライナ層を形成する段階と、（３）前記基板表面であって前記第二と第三のゲート導電構造の間に当たる表面部分を露出させるように、前記ライナ層であって前記第二と第三のゲート導電構造の間に当たる部分を除去する段階と、（４）前記基板表面に順応的に金属配線層を形成する段階と、（５）前記金属配線層の前記第二と第三のゲート導電構造の間に当たる部分を残すように、前記金属配線層を部分的に除去する段階と、（６）前記金属配線層を被覆すると共に前記第一と第二のゲート導電構造との隙間及び前記第三と第四のゲート導電構造との隙間を充填するように、前記基板の全表面において表面が平坦な内層誘電層を形成する段階と、（７）前記内層誘電層表面にパターン化フォトレジスト層を形成する段階と、（８）前記パターン化フォトレジスト層をマスクとして前記内層誘電層をエッチングすることにより、前記第一のゲート導電構造の上部を露出させる第一のコンタクトホールと前記金属配線層表面を露出させる第二のコンタクトホール及び前記第四のゲート導電構造の外側に当たる基板表面部分を露出させる第三のコンタクトホールを同時に形成する段階とから構成される。
【００１９】
また、前記基板は、更に、それぞれ前記第一と第二のゲート導電構造の間及び前記第三と第四のゲート導電構造の間に設けられ前記活性領域を定義するための複数の浅トレンチ分離領域を備えても良い。
【００２０】
また、各ゲート導電構造はそれぞれゲート層と被覆層とから構成されても良い。
【００２１】
また、前記被覆層の材質は窒化シリコンと窒酸化シリコン及び酸化シリコンのいずれかから構成されても良い。
【００２２】
また、前記内層誘電層の材質はBPSG、HDP酸化シリコン及びTEOSのうち少なくとも一種から構成されても良い。
【００２３】
また、各ゲート導電構造の側壁にスペーサを形成しても良い。
【００２４】
また、前記スペーサの材質は窒化シリコンと窒酸化シリコン及び酸化シリコンのうち少なくとも一種から構成されても良い。
【００２５】
また、前記ライナ層を部分的に除去する方法は、前記基板表面であって前記第二と第三のゲート導電構造の間に当たる部分表面を露出させるために第一のパターン化レジスト層を形成する段階と、前記第一のパターン化フォトレジスト層をマスクとして前記ライナ層をエッチングする段階と、前記第一のパターン化フォトレジスト層を除去する段階と構成されても良い。
【００２６】
また、前記ライナ層の材質は窒酸化シリコンと窒化シリコン及び酸化シリコンのいずれかから構成されても良い。
【００２７】
また、前記金属配線層を部分的に除去する方法は、前記基板表面であって前記第二と第三のゲート導電構造の間に当たる表面部分を被覆するように第二のパターン化レジスト層を形成する段階と、前記第二のパターン化フォトレジスト層をマスクとして前記金属配線層をエッチングする段階と、前記第二のパターン化フォトレジスト層を除去する段階とから構成されても良い。
【００２８】
また、前記の表面が平坦な内層誘電層の形成方法は前記基板表面において全面的に内層誘電層を形成する段階と、平坦化処理を施す段階と構成されても良い。
【００２９】
また、前記平坦化処理はCMP法を用いることができる。
【００３０】
また、前記第一乃至第二のコンタクトホールの形成方法は、前記第一のゲート導電構造の上方と前記金属配線層表面及び前記第四のゲート導電構造の外側に当たる基板の部分表面を露出させるために第三のパターン化レジスト層を形成する段階と、前記第二のパターン化フォトレジスト層をマスクとして前記内層誘電層をエッチングする段階と、前記第三のパターン化フォトレジスト層を除去する段階とから構成されても良い。
【００３１】
【発明の実施の形態】
前記の目的を達成して従来の欠点を除去するための課題を実行する本発明の実施例の構成とその作用を添付図面に基づき詳細に説明する。
【００３２】
図２A―２Jは本発明に係るコンタクトホール形成方法を示す断面図である。
【００３３】
図２Aにおいて、先ず、基板５０を提供する。該基板５０は、例えば、P型シリコン基板であって、活性領域（AA）同士を隔離するための複数の浅トレンチ分離領域５２と、基板５０表面に形成されるゲート絶縁層５４と、ゲート絶縁層５４表面に形成される複数のゲート導電構造５６１―５６４（各ゲート導電構造は多結晶シリコン層５７とタングステンシリコン層５８と被覆層５９とからなる）と、基板５０表面であってゲート導電構造５６１―５６４同士間に当たる表面部分にそれぞれ形成される複数のN^-型イオン注入領域６０とを有する。ここで、被覆層５９の材質は窒化シリコンや窒酸化シリコンまたは酸化シリコンが用いられる。
【００３４】
次に、図２Bにおいて、多結晶シリコン層５７及びタングステンシリコン層５８の側壁に第一のスペーサ６２を形成してから各ゲート導電構造５６１−５６４の側壁に第二のスペーサ６４を形成する。ここで、第一のスペーサ６２の材質は例えば酸化シリコンであり、第二のスペーサ６４の材質は窒化シリコン、窒酸化シリコン及び酸化シリコンのいずれかであり得る。この後、ゲート導電構造５６１―５６４及び第二のスペーサ６４をマスクとして、N^-型イオン注入領域６０の露出部分においてN⁺型イオン注入領域６6を形成する。ここで、N⁺型イオン注入領域６６はソース／ドレイン領域とするが、N^-型イオン注入領域６０はLDDとする。
【００３５】
次に、図２Cにおいて、基板５０の全表面においてライナ層６８を堆積する。このライナ層の材質は窒酸化シリコンと窒化シリコン及び酸化シリコンのいずれかであり得る。
【００３６】
次に、図２Dにおいて、第一のパターン化フォトレジスト層６９を用いリソグラフィ及びエッチングを行うことにより、ゲート導電構造５６２と５６３の間にあるN⁺型イオン注入領域６６を露出させるようにライナ層６８を部分的に除去する。
【００３７】
次に、図２Eにおいて、第一のパターン化フォトレジスト層６９を除去し、そして、基板５０の全表面において全面的に金属配線層７０を形成する．該金属配線層７０の材質としては多結晶シリコン（Poly-Silicon）または窒化チタン（TiN）が用いられる。
【００３８】
次に、図２Fにおいて、第二のパターン化フォトレジスト層７１をマスクとすると共にライナ層６８をエッチング停止層としてリソグラフィ及びエッチングを施すことにより、ゲート導電構造５６２と５６３の間にある金属配線層７０の部分のみを残すように金属配線層７０を部分的に除去する。ここで、第二のパターン化フォトレジスト層７１は第一のパターン化フォトレジスト層６９の逆パターン（Reverse Tone）であって良い。
【００３９】
次に、図２Gにおいて、第二のパターン化フォトレジスト層７１を除去する。この後、堆積法及びCMP法を以って、ゲート導電構造５６１―５６４同士間の隙間を充填するように基板５０の全表面において表面が平坦なILD層７２を形成する。ILD層７０の材質としては、BPSGやHDP酸化シリコン、TEOSのいずれかまたはその組合せが用いられる。
【００４０】
次に、図２Hにおいて、ILD層７２に、コンタクトホールパターンを有する第三のパターン化フォトレジスト層７３を形成する。この後、所定の領域においてIDL層７２とライナ層６８及び被覆層５９を部分的に除去することにより、ビット線コンタクトホール７４２と第一の内部接続線コンタクトホール７４１及び第二の内部接続線コンタクトホール７４３を形成する。ここで、ビット線コンタクトホール７４２はゲート導電構造５６２と５６３の間にある電気接続パッド７０aの上方に形成される。また、該ビット線コンタクトホール７４２をエッチングする際電気接続パッド７０aをエッチング停止層とする。一方、第一の内部接続線コンタクトホール７４１は、ゲートコンタクトホール（CG）であって、ゲート導電構造５６１の上方に形成されタングステンシリコン層５８表面を露出させるものである。また、第三の内部接続線コンタクトホール７４３はドレインコンタクトホール（CD）であって、ゲート導電構造５６４の片側に形成されN⁺型イオン注入領域６６を露出させるものである。このように、本発明方法によるコンタクトホールの製造が完成される。そして、このようなコンタクトホール内に金属プラグを充填すると、内部接続線が形成される。
【００４１】
なお、硼素イオンや燐イオンがシリコン基板に拡散することを防止し素子の安定性を確保するために、ライナ層の材質は窒化シリコンであれば、ILD層の材質としてはBPSGを用いて良いが、ライナ層の材質としては酸化シリコンであれば、ILD層の材質は硼素や燐を含有しない誘電材を用いて良い。
【００４２】
本発明は前記実施例の如く提示されているが、これは本発明を限定するものではなく、当業者は本発明の要旨と範囲内において変形と修正をすることができる。
【００４３】
【発明の効果】
前記の通り、本発明は（１）ビット線コンタクトホールのエッチング停止層として基板のビット線コンタクトホール領域の部分に金属配線層を形成するこｔにより、エッチング選択比が向上することと、（２）ビット線コンタクトホールと内部接続線コンタクトホールが同時に形成されることを特徴とする。
【００４４】
従来の技術に比べると、本発明の方法は以下の利点を有する。
【００４５】
（１）本発明において基板に金属配線層を形成した後に、多結晶シリコンと酸化シリコンの高選択比を以ってコンタクトホールのエッチングを行うため、従来のようにSAC法によるコンタクトホールのエッチング輪郭の欠陥や内部接続線構造のショート及びコンタクトホール無効等の問題が発生しない。
【００４６】
（２）本発明において、第一のパターンフォトレジスト層をマスクとして利用することにより、容易に第二と第三のゲート導電構造の間にあるライナ層を除去することができ、シリコン凹下の深さが大きくなることが発生し難いし、且つ、浅トレンチ分離領域においてシームが生じることが避けられる。従って、コンタクトプラグと基板の間におけるジャンクションリークの発生が防止される。
【００４７】
（３）ビット線コンタクトホール内の金属配線層とシリコン基板とのオーミックコンタクトは非常に良いため、安定なコンタクト抵抗を提供することができる。
【００４８】
（４）本発明において被覆層を薄くすることができるため、これにより、製造中熱吸収が減少する。よって、製品の電気的品質が向上する。
【００４９】
（５）素子サイズが更に縮小しても、本発明方法を利用すれば、従来のSAC法によるリソグラフィ及びエッチング上の問題が生じない。
【００５０】
（６）本発明において被覆層と第二のスペーサの材質としては、窒化シリコンまたは窒酸化シリコンの以外、酸化シリコンを利用しても良い。従って、製造材料の使用が減少される。
【図面の簡単な説明】
【図１Ａ】従来のSAC法によるコンタクトホール形成工程の一部分段階を示す断面図である。
【図１Ｂ】図１Aに示す段階に続く段階を示す断面図である。
【図１Ｃ】図１Bに示す段階に続く段階を示す断面図である。
【図１Ｄ】図１Cに示す段階に続く段階を示す断面図である。
【図１Ｅ】図１Dに示す段階に続く段階を示す断面図である。
【図１Ｆ】図１Eに示す段階に続く段階を示す断面図である。
【図２Ａ】本発明の実施例のコンタクトホール形成方法による製造肯定の一部分段階を示す平面図である。
【図２Ｂ】図２Aに示す段階に続く段階を示す断面図である。
【図２Ｃ】図２Bに示す段階に続く段階を示す断面図である。
【図２Ｄ】図２Cに示す段階に続く段階を示す断面図である。
【図２Ｅ】図２Dに示す段階に続く段階を示す断面図である。
【図２Ｆ】図２Eに示す段階に続く段階を示す断面図である。
【図２Ｇ】図２Fに示す段階に続く段階を示す断面図である。
【図２Ｈ】図２Ｇに示す段階に続く段階を示す断面図である。
【符号の説明】
１０、５０基板
１２、５２浅トレンチ分離領域
１４、５４ゲート絶縁層
１７、５２多結晶シリコン層
１８、５８タングステンシリコン層
１９、５９窒化シリコン被覆層
２０、６０ LDD
２２、６２酸化シリコンスペーサ
２４、６４窒化シリコンスペーサ
２６、６６ソース／ドレイン領域
２８、６８ライナ層
３０、７２内層誘電層
３２、７４２ビット線コンタクトホール
３４ビット線コンタクトプラグ
７０金属配線層
７３第三のパターン化フォトレジスト層
１６１―１６４、５６１―５６４ゲート導電構造
３１、６９第一のパターン化フォトレレジスト層
３５、７１第二のパターン化フォトレレジスト層
３６、７４１第一の内部接続線コンタクトホール
３８、７４３第二の内部接続線コンタクトホール[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor manufacturing process, and more particularly to a contact hole forming method.
[0002]
[Prior art]
Currently, semiconductor memory elements include trench DRAMs, stacked DRAMs, and FLASH memory elements. In order to reduce the size of the wafer, the interval between the gate conductive structures is defined by a self-aligned contact (SAC) method in a conventional semiconductor manufacturing process. Thereby, the interval is effectively reduced.
[0003]
1A-1F are cross-sectional views showing a contact hole forming process by a conventional SAC method.
[0004]
In FIG. 1A, first, a P-type silicon substrate 10 is provided. The substrate 10 includes a plurality of shallow trench isolation (STI) regions 12 for isolating active regions (AA), a gate insulating layer 14 formed on the surface of the substrate 10, and a surface of the gate insulating layer 14 A plurality of gate conductive structures 161-164 formed on the substrate 10 (the word lines of each gate conductive structure are formed of a polycrystalline silicon layer 177, a tungsten silicon layer 18, and a silicon nitride covering layer 19); And a plurality of N ⁻ -type ion implantation regions 20 respectively formed on the surface portions corresponding to the gaps between the conductive structures 161-164.
[0005]
Next, in FIG. 1B, a silicon oxide spacer (Spacer) 22 is grown on the sidewalls of the polycrystalline silicon layer 17 and the tungsten silicon layer 18, and then a silicon nitride spacer (Spacer) 24 is formed on the sidewalls of the gate conductive structures 161-164. Form. Thereafter, N ⁺ -type ion implantation region 2 6 is formed in the exposed portion of N ⁻ -type ion implantation region 20 using gate conductive structures 161-164 and silicon nitride spacer 24 as a mask. Here, the N ⁺ type ion implantation region 26 is a source / drain region, while the N ⁻ type ion implantation region 20 is an LDD (lightly doped drain).
[0006]
Next, in FIG. 1C, a silicon oxynitride (SiON) liner layer (Liner) 28 is deposited on the entire surface of the substrate 10. Thereafter, the inner surface dielectric (Inter layer dielectric) having a flat surface is formed on the silicon nitride oxide liner layer 28 so as to fill a gap between the gate conductive structures 161-164 by a deposition method and a CMP (Chemical Mechanical Polishing) method. -Layer Dielectric (ILD) layer 30 is formed. As a material of the ILD layer 30, BPSG (Boro-Phspho Silicate Glass), HDP (High Density Plasma) silicon oxide, TEOS (Tetraethylorthosilicate), or a combination thereof is used.
[0007]
Next, in FIG. 1D, a first patterned photoresist layer 31 having a bit line contact hole pattern is formed in the ILD layer 30. Thereafter, the ILD layer 30 and the silicon oxynitride liner layer 28 between the gate conductive structures 162 and 163 are removed, thereby forming a bit line contact hole 32 exposing the N ⁺ type ion implantation region 26.
[0008]
Next, in FIG. 1E, after the first patterned photoresist layer 31 is removed, a first conductive layer is deposited in the bit line contact hole 32. Thereafter, the first conductive layer in the bit line contact hole 32 is etched to a predetermined height by etch back. Here, the remaining first conductive layer is a bit line contact plug 34.
[0009]
Next, in FIG. 1F, a second patterned photoresist layer 35 having an internal connection line contact hole pattern is formed on the surface of the substrate 10. Thereafter, the IDL layer 30, the silicon oxynitride liner layer 28, and the silicon nitride coating layer 19 are partially removed in a predetermined region, whereby the first internal connection line contact hole 36 and the second internal connection line contact hole are formed. 38 is formed. Here, the first internal connection line contact hole 36 is formed above the gate conductive structure 161 and exposes the surface of the tungsten silicon layer 18. On the other hand, the second internal connection line contact hole 38 is formed outside the gate conductive structure 164 and exposes the N ⁺ type ion implantation region 26. When the second patterned photoresist layer 35 is removed, a first contact hole 36, a second contact hole 38, and a third contact hole 32 are formed.
[0010]
[Problems to be solved by the invention]
However, the contact hole forming method by the SAC method has the following drawbacks.
[0011]
(1) The level difference between the STI region and the active region is too large, and the accuracy of alignment is low when performing lithography. Further, if the thickness or flatness of the ILD layer 30 by the CMP method is not good, the etching profile of the contact hole is adversely affected, and the internal connection line such as a short of the bit line and the word line or invalidity of the bit line contact hole is used. Structural problems occur. In particular, such a problem becomes more serious with the evolution of the design rule to further reduce the element size.
[0012]
(2) When the SAC etching of the bit line contact hole 32 is performed, the etching selectivity between the ILD layer 30 and the liner layer 28 is small and the etching stop capability is insufficient, so that a crack (Seam) is generated in the shallow trench isolation region 12. ) Occurs, and a junction leak occurs between the bit line contact plug 34 and the substrate 10.
[0013]
(3) It is necessary to thicken the silicon nitride coating layer 19 in order to perform the SAC method. This increases heat absorption during production. Therefore, the electrical characteristics of the product (for example, V _t , I _dsat , I _off ) deteriorate.
[0014]
(4) When the device size is further reduced, it is difficult to perform lithography and etching.
[0015]
(5) Since only silicon nitride or silicon oxynitride can be used as the material of the covering layer 19 and the spacer 24, the use of the manufacturing material is limited, and the leakage problem of the polycrystalline silicon layer 17 is further aggravated.
[0016]
In order to solve the above problems, an object of the present invention is to provide a novel and useful contact hole forming method.
[0017]
[Means for Solving the Problems]
The contact hole forming method according to the present invention provides (1) a substrate provided with first to fourth gate conductive structures adjacent to the surface in order and the second and third gate conductive structures positioned in an active region. And (2) adaptively forming a metal wiring layer on the surface of the substrate and between the second and third gate conductive structures; and (3) covering the metal wiring layer. And forming an inner dielectric layer having a flat surface on the entire surface of the substrate so as to fill a gap between the first and second gate conductive structures and a gap between the third and fourth gate conductive structures. (4) forming a patterned photoresist layer on the surface of the inner dielectric layer; and (5) etching the inner dielectric layer using the patterned photoresist layer as a mask, Get A first contact hole that exposes an upper portion of the conductive structure, a second contact hole that exposes the surface of the metal wiring layer, and a third contact hole that exposes a substrate surface portion that is outside the fourth gate conductive structure. And forming at the same time.
[0018]
In the contact hole forming method of the present invention, (1) first to fourth gate conductive structures adjacent to the surface in order are provided, and the second and third gate conductive structures are located in the active region. Providing a substrate; (2) adaptively forming a liner layer on the substrate surface; and (3) a surface portion of the substrate surface between the second and third gate conductive structures. Removing the portion of the liner layer between the second and third gate conductive structures so as to be exposed; and (4) adaptively forming a metal wiring layer on the substrate surface; (5) partially removing the metal wiring layer so as to leave a portion corresponding to the second and third gate conductive structures of the metal wiring layer; and (6) covering the metal wiring layer. Together with the first and second gate leads Forming an inner dielectric layer having a flat surface on the entire surface of the substrate so as to fill a gap with the structure and a gap between the third and fourth gate conductive structures; and (7) the inner dielectric layer. Forming a patterned photoresist layer on a surface; and (8) first exposing the upper portion of the first gate conductive structure by etching the inner dielectric layer using the patterned photoresist layer as a mask. And simultaneously forming a contact hole, a second contact hole that exposes the surface of the metal wiring layer, and a third contact hole that exposes a portion of the substrate surface corresponding to the outside of the fourth gate conductive structure.
[0019]
The substrate is further provided between the first and second gate conductive structures and between the third and fourth gate conductive structures, respectively, and a plurality of shallow trench isolations for defining the active region. An area may be provided.
[0020]
Each gate conductive structure may be composed of a gate layer and a covering layer.
[0021]
The material of the covering layer may be composed of any one of silicon nitride, silicon nitride oxide, and silicon oxide.
[0022]
The material of the inner dielectric layer may be at least one of BPSG, HDP silicon oxide, and TEOS.
[0023]
In addition, spacers may be formed on the side walls of each gate conductive structure.
[0024]
The spacer may be made of at least one of silicon nitride, silicon nitride oxide, and silicon oxide.
[0025]
Also, the method of partially removing the liner layer includes forming a first patterned resist layer to expose a partial surface of the substrate surface between the second and third gate conductive structures. The method may comprise the steps of: etching the liner layer using the first patterned photoresist layer as a mask; and removing the first patterned photoresist layer.
[0026]
The material of the liner layer may be composed of silicon nitride oxide, silicon nitride, or silicon oxide.
[0027]
The method of partially removing the metal wiring layer includes forming a second patterned resist layer so as to cover a surface portion of the substrate that is between the second and third gate conductive structures. A step of etching the metal wiring layer using the second patterned photoresist layer as a mask, and a step of removing the second patterned photoresist layer.
[0028]
The method for forming the inner dielectric layer having a flat surface may include a step of forming an inner dielectric layer on the entire surface of the substrate and a step of performing a planarization process.
[0029]
Further, the CMP method can be used for the planarization process.
[0030]
Further, the first to second contact hole forming methods expose the partial surface of the substrate corresponding to the upper side of the first gate conductive structure, the surface of the metal wiring layer and the outer side of the fourth gate conductive structure. Forming a third patterned resist layer on the substrate, etching the inner dielectric layer using the second patterned photoresist layer as a mask, and removing the third patterned photoresist layer. It may be composed of
[0031]
DETAILED DESCRIPTION OF THE INVENTION
The configuration and operation of an embodiment of the present invention that accomplishes the above-described object and eliminates the drawbacks of the prior art will be described in detail with reference to the accompanying drawings.
[0032]
2A-2J are cross-sectional views showing a contact hole forming method according to the present invention.
[0033]
In FIG. 2A, first, a substrate 50 is provided. The substrate 50 is, for example, a P-type silicon substrate, and includes a plurality of shallow trench isolation regions 52 for isolating active regions (AA) from each other, a gate insulating layer 54 formed on the surface of the substrate 50, and gate insulation. A plurality of gate conductive structures 561-564 formed on the surface of the layer 54 (each gate conductive structure is composed of a polycrystalline silicon layer 57, a tungsten silicon layer 58, and a covering layer 59); And a plurality of N ⁻ -type ion implantation regions 60 respectively formed on the surface portions between 561-564. Here, the material of the covering layer 59 is silicon nitride, silicon nitride oxide, or silicon oxide.
[0034]
Next, in FIG. 2B, first spacers 62 are formed on the sidewalls of the polycrystalline silicon layer 57 and the tungsten silicon layer 58, and then a second spacer 64 is formed on the sidewalls of the gate conductive structures 561-564. Here, the material of the first spacer 62 is, for example, silicon oxide, and the material of the second spacer 64 can be any of silicon nitride, silicon nitride oxide, and silicon oxide. Thereafter, using the gate conductive structures 561-564 and the second spacer 64 as a mask, an N ⁺ type ion implantation region 66 is formed in the exposed portion of the N ⁻ type ion implantation region 60. Here, the N ⁺ type ion implantation region 66 is a source / drain region, while the N ⁻ type ion implantation region 60 is an LDD.
[0035]
Next, in FIG. 2C, a liner layer 68 is deposited over the entire surface of the substrate 50. The material of the liner layer can be silicon nitride oxide, silicon nitride, or silicon oxide.
[0036]
Next, in FIG. 2D, the liner layer is exposed to expose the N ⁺ -type ion implantation region 66 between the gate conductive structures 562 and 563 by lithography and etching using the first patterned photoresist layer 69. 68 is partially removed.
[0037]
Next, in FIG. 2E, the first patterned photoresist layer 69 is removed, and a metal wiring layer 70 is formed over the entire surface of the substrate 50. As the material of the metal wiring layer 70, polycrystalline silicon (Poly-Silicon) or titanium nitride (TiN) is used.
[0038]
Next, in FIG. 2F, the second patterned photoresist layer 71 is used as a mask and the liner layer 68 is used as an etching stop layer to perform lithography and etching so that a metal wiring layer between the gate conductive structures 562 and 563 is obtained. The metal wiring layer 70 is partially removed so that only the portion 70 is left. Here, the second patterned photoresist layer 71 may be a reverse pattern of the first patterned photoresist layer 69.
[0039]
Next, in FIG. 2G, the second patterned photoresist layer 71 is removed. Thereafter, an ILD layer 72 having a flat surface is formed on the entire surface of the substrate 50 so as to fill a gap between the gate conductive structures 561 to 564 by a deposition method and a CMP method. As a material of the ILD layer 70, any one of BPSG, HDP silicon oxide, TEOS, or a combination thereof is used.
[0040]
Next, in FIG. 2H, a third patterned photoresist layer 73 having a contact hole pattern is formed in the ILD layer 72. Thereafter, the IDL layer 72, the liner layer 68, and the covering layer 59 are partially removed in a predetermined region, whereby a bit line contact hole 742, a first internal connection line contact hole 741, and a second internal connection line contact are obtained. A hole 743 is formed. Here, the bit line contact hole 742 is formed above the electrical connection pad 70a between the gate conductive structures 562 and 563. Further, when the bit line contact hole 742 is etched, the electrical connection pad 70a is used as an etching stop layer. On the other hand, the first internal connection line contact hole 741 is a gate contact hole (CG), which is formed above the gate conductive structure 561 and exposes the surface of the tungsten silicon layer 58. The third internal connection line contact hole 743 is a drain contact hole (CD), which is formed on one side of the gate conductive structure 564 and exposes the N ⁺ ion implantation region 66. In this way, the manufacture of the contact hole by the method of the present invention is completed. When such a contact hole is filled with a metal plug, an internal connection line is formed.
[0041]
In order to prevent boron ions and phosphorus ions from diffusing into the silicon substrate and to ensure the stability of the element, if the material of the liner layer is silicon nitride, BPSG may be used as the material of the ILD layer. If the liner layer is made of silicon oxide, the ILD layer may be made of a dielectric material that does not contain boron or phosphorus.
[0042]
Although the present invention has been presented as in the foregoing embodiments, this is not intended to limit the present invention, and those skilled in the art can make variations and modifications within the spirit and scope of the present invention.
[0043]
【The invention's effect】
As described above, according to the present invention, (1) the etching selectivity is improved by forming the metal wiring layer in the bit line contact hole region of the substrate as the bit line contact hole etching stop layer, and (2 The bit line contact hole and the internal connection line contact hole are formed simultaneously.
[0044]
Compared to the prior art, the method of the present invention has the following advantages.
[0045]
(1) In the present invention, after the metal wiring layer is formed on the substrate, the contact hole is etched with a high selectivity between polycrystalline silicon and silicon oxide. There are no problems such as defects in the internal connection, short circuit of the internal connection line structure, and invalid contact holes.
[0046]
(2) In the present invention, by using the first patterned photoresist layer as a mask, the liner layer between the second and third gate conductive structures can be easily removed, and the silicon It is difficult for the depth to increase, and it is possible to avoid seams in the shallow trench isolation region. Therefore, the occurrence of junction leakage between the contact plug and the substrate is prevented.
[0047]
(3) Since the ohmic contact between the metal wiring layer in the bit line contact hole and the silicon substrate is very good, a stable contact resistance can be provided.
[0048]
(4) Since the coating layer can be made thinner in the present invention, this reduces heat absorption during production. Therefore, the electrical quality of the product is improved.
[0049]
(5) Even if the element size is further reduced, if the method of the present invention is used, problems in lithography and etching by the conventional SAC method do not occur.
[0050]
(6) In the present invention, as the material of the coating layer and the second spacer, silicon oxide may be used other than silicon nitride or silicon nitride oxide. Thus, the use of manufacturing materials is reduced.
[Brief description of the drawings]
FIG. 1A is a cross-sectional view showing a part of a contact hole forming process by a conventional SAC method.
FIG. 1B is a cross-sectional view showing a step that follows the step shown in FIG. 1A.
FIG. 1C is a cross-sectional view showing a step that follows the step shown in FIG. 1B.
1D is a cross-sectional view showing a step that follows the step shown in FIG. 1C. FIG.
1E is a cross-sectional view showing a step that follows the step shown in FIG. 1D. FIG.
FIG. 1F is a cross-sectional view showing a step that follows the step shown in FIG. 1E.
FIG. 2A is a plan view showing a partial stage of manufacturing affirmation by the contact hole forming method according to the embodiment of the present invention.
FIG. 2B is a cross-sectional view showing a step that follows the step shown in FIG. 2A.
FIG. 2C is a cross-sectional view showing a step that follows the step shown in FIG. 2B.
2D is a cross-sectional view showing a step that follows the step shown in FIG. 2C. FIG.
FIG. 2E is a cross-sectional view showing a step that follows the step shown in FIG. 2D.
FIG. 2F is a cross-sectional view showing a step that follows the step shown in FIG. 2E.
FIG. 2G is a cross-sectional view showing a step that follows the step shown in FIG. 2F.
FIG. 2H is a cross-sectional view showing a step that follows the step shown in FIG. 2G.
[Explanation of symbols]
10, 50 Substrate 12, 52 Shallow trench isolation region 14, 54 Gate insulating layer 17, 52 Polycrystalline silicon layer 18, 58 Tungsten silicon layer 19, 59 Silicon nitride coating layer 20, 60 LDD
22, 62 Silicon oxide spacer 24, 64 Silicon nitride spacer 26, 66 Source / drain region 28, 68 Liner layer 30, 72 Inner dielectric layer 32, 742 Bit line contact hole 34 Bit line contact plug 70 Metal wiring layer 73 Third Patterned photoresist layer 161-164, 561-564 Gate conductive structure 31, 69 First patterned photoresist layer 35, 71 Second patterned photoresist layer 36, 741 First internal connection line contact hole 38, 743 Second internal connection line contact hole

Claims

(1) providing a substrate provided with first to fourth gate conductive structures adjacent to the surface in order and positioning the second and third gate conductive structures in an active region;
(2) forming a metal wiring layer adaptively on the surface of the substrate that is between the second and third gate conductive structures;
(3) Cover the metal wiring layer and fill the gap between the first and second gate conductive structures and the gap between the third and fourth gate conductive structures on the entire surface of the substrate. Forming an inner dielectric layer having a flat surface;
(4) forming a patterned photoresist layer on the surface of the inner dielectric layer;
(5) etching the inner dielectric layer using the patterned photoresist layer as a mask, thereby exposing a first contact hole exposing an upper portion of the first gate conductive structure and a second surface exposing the metal wiring layer; And forming a third contact hole that exposes a portion of the substrate surface corresponding to the outside of the fourth gate conductive structure, and a contact hole forming method.

(1) providing a substrate provided with first to fourth gate conductive structures adjacent to the surface in order and positioning the second and third gate conductive structures in an active region;
(2) forming a liner layer adaptively on the substrate surface;
(3) a portion of the liner layer between the second and third gate conductive structures so as to expose a surface portion of the substrate surface between the second and third gate conductive structures. Removing the
(4) forming a metal wiring layer adaptively on the substrate surface;
(5) partially removing the metal wiring layer so as to leave a portion corresponding to the second and third gate conductive structures of the metal wiring layer;
(6) covering the metal wiring layer and filling the gap between the first and second gate conductive structures and the gap between the third and fourth gate conductive structures on the entire surface of the substrate; Forming an inner dielectric layer having a flat surface;
(7) forming a patterned photoresist layer on the inner dielectric layer surface;
(8) Etching the inner dielectric layer using the patterned photoresist layer as a mask, thereby exposing a first contact hole exposing the top of the first gate conductive structure and a surface of the metal wiring layer. And forming a third contact hole that exposes a portion of the substrate surface corresponding to the outside of the fourth gate conductive structure, and a contact hole forming method.

A contact hole forming method according to claim 1 or 2 made of the metal wiring layer is characterized by a polycrystalline silicon or titanium nitride.

The method for forming the metal wiring layer includes forming a metal wiring layer adaptively on the entire surface of the substrate, and leaving a portion corresponding to the second and third gate conductive structures of the metal wiring layer. The method for forming a contact hole according to claim 1, further comprising the step of removing the metal wiring layer.

Any method of forming the surface flat inner dielectric layer according to claim 1 or 2, characterized in that it consists forming a fully inner dielectric layer in the substrate surface, a step of performing a flattening process A method for forming a contact hole according to claim 1.

6. The contact hole forming method according to claim 5, wherein the flattening process is performed by a CMP method.

(1) providing first, second, third and fourth gate conductive structures adjacent to the surface in order, wherein the second and third gate conductive structures are located in the active region;
(2) forming a metal wiring layer on the surface of the substrate between the second gate conductive structure and the third gate conductive structure;
(3) Cover the metal wiring layer and fill the gap between the first gate conductive structure and the second gate conductive structure and the gap between the third gate conductive structure and the fourth gate conductive structure. And forming an inner dielectric layer having a flat surface on the entire surface of the substrate;
(4) forming a bit line contact hole in the inner dielectric layer so as to expose a surface of the metal wiring layer;
Including
In the step of forming the bit line contact hole, at the same time, a first internal connection line contact hole that exposes an upper portion of the first gate conductive structure and a substrate surface portion that contacts the outside of the fourth gate conductive structure are exposed. A method of forming a contact hole, wherein an internal connection line contact hole is also formed.

A contact hole forming method according to claim 1 or 2 each gate conductive structure is characterized by comprising the respective gate layer and the covering layer.

The material of the coating layer is a contact hole forming method according to claim 1 or 2, characterized in that it consists either of silicon and silicon nitride oxide and silicon oxynitride.

A contact hole forming method according to claim 1 or 2 material of the inner dielectric layer is characterized in that it consists of at least one of the BPSG, HDP silicon oxide and TEOS.

3. The contact hole forming method according to claim 1, wherein a spacer is formed on a side wall of each gate conductive structure.

A contact hole forming method according to claim 1 or 2 material of the spacer is characterized in that it consists of at least one of silicon nitride and silicon oxynitride and silicon oxide.

The substrate further includes a plurality of shallow trench isolation regions provided between the first and second gate conductive structures and between the third and fourth gate conductive structures, respectively, for defining the active region. The contact hole forming method according to claim 1, wherein the contact hole forming method is provided.

The method of partially removing the liner layer includes forming a first patterned resist layer to expose a partial surface of the substrate that is between the second and third gate conductive structures. 3. The contact of claim 2 , comprising: etching the liner layer using the first patterned photoresist layer as a mask; and removing the first patterned photoresist layer. Hole formation method.

3. The contact hole forming method according to claim 2, wherein the liner layer is made of silicon nitride oxide, silicon nitride, or silicon oxide.

The method of partially removing the metal wiring layer includes forming a second patterned resist layer so as to cover a surface portion of the substrate that is between the second and third gate conductive structures. If, according to claim 2, wherein the steps of the etching the metal wiring layer and the second patterned photoresist layer as a mask, in that it consists of a step of removing said second patterned photoresist layer Contact hole forming method.

17. The contact hole forming method according to claim 14, wherein the second patterned photoresist layer is a reverse pattern of the first patterned photoresist layer.