KR100762236B1 - Method for fabricating transistor in semiconductor device - Google Patents

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Abstract

본 발명의 반도체 소자의 트랜지스터 형성방법은, 반도체 기판의 주변회로영역 상에 게이트 패턴을 형성하되, 밀집도가 높은 영역의 게이트 패턴 및 밀집도가 낮은 영역의 게이트 패턴을 포함하는 단계; 밀집도가 높은 영역의 게이트 패턴 및 밀집도가 낮은 영역의 게이트 패턴 전면에 버퍼산화막 및 스페이서용 질화막을 순차적으로 형성하는 단계; 밀집도가 높은 영역의 게이트 패턴 및 밀집도가 낮은 영역의 게이트 패턴 전면에 제1 스페이서용 산화막 및 제2 스페이서용 산화막을 형성하는 단계; 밀집도가 높은 영역의 게이트 패턴을 차단하는 감광막 패턴을 형성하고, 상기 제2 스페이서용 산화막을 제거하는 단계; 반도체 기판 전면에 제3 스페이서용 산화막을 형성하는 단계; 및 게이트 패턴 양 측면에 버퍼산화막, 스페이서 질화막 및 스페이서 산화막이 적층된 구조로 이루어진 게이트 스페이서를 형성하는 단계를 포함한다.A method for forming a transistor of a semiconductor device according to the present invention includes the steps of forming a gate pattern on a peripheral circuit region of a semiconductor substrate and including a gate pattern in a region with a high density and a gate pattern in a region with a low density; Sequentially forming a buffer oxide film and a nitride nitride film for a spacer on a gate pattern in a highly dense region and a gate pattern in a dense dense region; Forming an oxide film for a first spacer and an oxide film for a second spacer on a gate pattern in a highly dense region and a gate pattern in a dense region; Forming a photoresist pattern for blocking a gate pattern in a highly dense region and removing the oxide film for the second spacer; Forming an oxide film for a third spacer on the entire surface of the semiconductor substrate; And forming a gate spacer having a structure in which a buffer oxide film, a spacer nitride film, and a spacer oxide film are stacked on both sides of the gate pattern.

ONO, 스페이서용 산화막, 중복증착 ONO, oxide for spacer, overlap deposition

Description

반도체 소자의 트랜지스터 형성방법{Method for fabricating transistor in semiconductor device}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001]

도 1은 종래 기술에 따른 반도체 소자의 트랜지스터를 개략적으로 나타내보인 도면이다.BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram schematically showing a transistor of a semiconductor device according to the prior art; FIG.

도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위하여 나타내 보인 도면들이다.2A to 2G are diagrams illustrating a method of forming a transistor of a semiconductor device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명>Description of the Related Art

200 : 반도체 기판 212 : 게이트 스택200: semiconductor substrate 212: gate stack

216 : 버퍼산화막 218 : 스페이서용 질화막216: buffer oxide film 218: nitride film for spacer

226 : 제3 스페이서용 산화막 236 : 게이트 스페이서226: third spacer film 236: gate spacer

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 트랜지스터 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a transistor of a semiconductor device.

일반적으로 모스트랜지스터는 드레인영역의 에지에서 전기장이 강하게 형성될 경우, 핫 캐리어(hot carrier)가 증가하여 트랜지스터의 특성을 열화시키기 때 문에 게이트 패턴의 측벽에 절연 물질로 된 게이트 스페이서막을 형성하여 이를 방지한다. 이때, 게이트 스페이서막의 두께에 의해 셀 트랜지스터의 문턱전압 및 주변 회로영역의 문턱전압이 영향을 받는다. 이에 따라 적절한 두께를 가진 문턱전압 조절용 스페이서 절연막을 게이트 패턴의 측벽에 형성하여 문턱전압을 조절한다. Generally, when the electric field is strongly formed at the edge of the drain region, the MOS transistor increases the hot carrier to deteriorate the characteristics of the transistor. Therefore, a gate spacer film made of an insulating material is formed on the sidewall of the gate pattern, prevent. At this time, the threshold voltage of the cell transistor and the threshold voltage of the peripheral circuit region are influenced by the thickness of the gate spacer film. Accordingly, the threshold voltage is adjusted by forming a spacer insulating film having a proper thickness on the sidewall of the gate pattern.

이하 도면을 참조하여 상세하게 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the drawings.

도 1은 종래 기술에 따른 반도체 소자의 트랜지스터를 개략적으로 나타내보인 도면이다. 여기서 도면상에는 셀 영역은 도시하지 않고, 주변회로영역에 대해서만 설명하기로 한다.BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram schematically showing a transistor of a semiconductor device according to the prior art; FIG. Here, the cell region is not shown on the drawing, and only the peripheral circuit region will be described.

도 1을 참조하면, 종래 기술에 따른 반도체 소자의 트랜지스터는 반도체 기판(100) 상에 형성되어 있는 소자분리막(102)에 의해 활성영역 및 소자분리영역이 구분된다. 다음에 반도체 기판(100)의 활성영역 상에 게이트 패턴(110)이 형성되어 있다. 여기서 게이트 패턴(110)은 게이트 절연막패턴(104), 게이트 전극패턴(106) 및 하드마스크막 패턴(108)을 포함하여 이루어진다. 이때, 반도체 소자가 고집적화됨에 따라 패턴 간의 밀도가 점점 높아지면서, 주변회로영역 내에서 상대적으로 게이트 패턴(110)의 밀집도가 높은(dense) 영역(A)과 밀집도가 낮은(loose) 영역(B)이 존재한다. 다음에 게이트 패턴(110) 전면에 버퍼산화막(114), 스페이서용 질화막(116) 및 스페이서용 산화막(118)이 순차적으로 적층되어 있다. 여기서 버퍼산화막(114), 스페이서용 질화막(116) 및 스페이서용 산화막(118)은 이후 오.엔.오(ONO; Oxide/Nitride/Oxide) 구조의 게이트 스페이서 역할을 한다. 또한, 도면에서 미설명된 부분은 LDD(lightly doped drain) 구조 형성시 이온주입마스크 역할을 하 는 스크린 산화막(112)이다. Referring to FIG. 1, a transistor of a semiconductor device according to the related art is divided into an active region and an element isolation region by an isolation layer 102 formed on a semiconductor substrate 100. Next, a gate pattern 110 is formed on the active region of the semiconductor substrate 100. Here, the gate pattern 110 includes a gate insulating film pattern 104, a gate electrode pattern 106, and a hard mask film pattern 108. At this time, as the semiconductor devices are highly integrated, the density between the patterns gradually increases, and the region A where the density of the gate pattern 110 is relatively high and the region B where the density is low are relatively relatively formed in the peripheral circuit region. Lt; / RTI &gt; Next, a buffer oxide film 114, a nitride film for spacers 116, and an oxide film for spacers 118 are sequentially stacked on the entire surface of the gate pattern 110. The buffer oxide film 114, the nitride film for a spacer 116 and the oxide film for a spacer 118 function as a gate spacer of an ONO (Oxide / Nitride / Oxide) structure. Also, the portion not illustrated in the figure is a screen oxide film 112 serving as an ion implantation mask in the formation of a lightly doped drain (LDD) structure.

한편, 상술한 반도체 소자의 트랜지스터에서 오.엔.오(ONO) 구조의 게이트 스페이서에서 제일 바깥쪽에 위치하는 스페이서용 산화막(118)은 다른 스페이서층, 예를 들어 스페이서용 질화막(116) 및 버퍼산화막(114)에 비해 상대적으로 두꺼운 두께를 갖도록 증착된다. 그런데 스페이서용 산화막(118)을 통상적인 방법, 예컨대 화학적기상증착(CVD; Chemical Vapor Deposition)방법을 이용하여 증착할 경우, 스페이서용 산화막(118)은 증착 로딩 효과(Deposition Loading Effect)가 달라지면서 게이트 패턴(110)의 밀집도가 높은 영역(A)에는 얇게 증착되고, 밀집도가 낮은 영역(B)에는 두껍게 증착되어 패턴의 밀도에 의한 의존성이 커지게 된다. 또한, 패턴의 밀도에 의한 의존성은 최초 설정된 증착두께가 증착할수록 더 심화되어 나타난다. 소자의 고집적화가 높아짐에 따라 주변회로영역 내의 패턴의 밀도의 차이는 더욱 심화되고 이에 따라 스페이서용 산화막(118)의 두께차이도 수십 내지 수백 Å의 수준으로 커지게 된다. 이와 같이 스페이서용 산화막(118)의 두께차이가 커지게 되면 전체 주변회로영역의 게이트 패턴의 오.엔.오(ONO) 구조의 스페이서의 측벽두께상의 균일도(uniformity)가 떨어지게 된다. 이처럼 스페이서 측벽두께상의 균일도가 떨어지면, 문턱전압의 변화가 심화되어 반도체 소자의 전기적 동작 특성이 나빠지는 문제가 발생한다.On the other hand, in the transistor of the above-described semiconductor device, the oxide film 118 for a spacer located at the outermost position in the gate spacer of the ONO structure differs from the other spacer layer, for example, the nitride film for spacer 116, 0.0 &gt; 114 &lt; / RTI &gt; However, when the oxide film 118 for a spacer is deposited by a conventional method, for example, a chemical vapor deposition (CVD) method, the oxide film 118 for a spacer may have a different deposition loading effect, The pattern 110 is deposited thinly in the dense region A and the pattern density 110 is thickly deposited in the dense region B so that the dependency of the pattern on the density is increased. In addition, the dependence of the density of the pattern on the initial set deposition thickness increases as the deposition increases. As the device is highly integrated, the difference in the density of the patterns in the peripheral circuit region is further increased, and the thickness difference of the oxide film for spacers 118 is also increased to the level of several tens to several hundreds of angstroms. If the difference in thickness of the oxide film for a spacer 118 is increased, the uniformity of the thickness of the sidewall of the spacer of the ONO structure of the gate pattern of the entire peripheral circuit area is lowered. If the uniformity of the thickness of the sidewall of the spacer is lowered, the variation of the threshold voltage is intensified and the electrical operation characteristic of the semiconductor device is deteriorated.

본 발명이 이루고자 하는 기술적 과제는, 게이트 패턴의 스페이서 형성방법을 개선하여 주변회로영역의 스페이서 측벽두께의 균일도를 향상시켜 문턱전압의 안정성을 향상할 수 있는 본 발명에 따른 반도체 소자의 트랜지스터 형성방법을 제공하는데 있다. SUMMARY OF THE INVENTION The present invention provides a method of forming a transistor of a semiconductor device according to the present invention which improves the method of forming a spacer of a gate pattern and improves the uniformity of the sidewall thickness of the spacer in the peripheral circuit region, .

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 트랜지스터 형성방법은, 반도체 기판의 주변회로영역 상에 게이트 패턴을 형성하되, 밀집도가 높은 영역의 게이트 패턴 및 밀집도가 낮은 영역의 게이트 패턴을 포함하는 단계; 상기 밀집도가 높은 영역의 게이트 패턴 및 밀집도가 낮은 영역의 게이트 패턴 전면에 버퍼산화막 및 스페이서용 질화막을 순차적으로 형성하는 단계; 상기 밀집도가 높은 영역의 게이트 패턴 및 밀집도가 낮은 영역의 게이트 패턴 전면에 제1 스페이서용 산화막 및 제2 스페이서용 산화막을 형성하는 단계; 상기 밀집도가 높은 영역의 게이트 패턴을 차단하는 감광막 패턴을 형성하고, 상기 제2 스페이서용 산화막을 제거하는 단계; 상기 반도체 기판 전면에 제3 스페이서용 산화막을 형성하는 단계; 및 상기 게이트 패턴 양 측면에 버퍼산화막, 스페이서 질화막 및 스페이서 산화막이 적층된 구조로 이루어진 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method for forming a transistor of a semiconductor device, comprising: forming a gate pattern on a peripheral circuit region of a semiconductor substrate, the gate pattern having a high density region, Comprising; Sequentially forming a buffer oxide film and a nitride film for a spacer on the entire surface of the gate pattern in the dense high-density region and the low-density region; Forming an oxide film for the first spacer and an oxide film for the second spacer on the entire surface of the gate pattern in the dense high-density region and the low-density region; Forming a photoresist pattern for blocking the gate pattern in the highly dense region and removing the oxide film for the second spacer; Forming an oxide film for a third spacer on the entire surface of the semiconductor substrate; And forming a gate spacer having a structure in which a buffer oxide film, a spacer nitride film, and a spacer oxide film are stacked on both sides of the gate pattern.

본 발명에 있어서, 상기 주변회로영역 상에 게이트 패턴을 형성하는 단계 이후에 상기 게이트 패턴 상에 산화공정을 실시하여 스크린 산화막을 형성하는 단계; 및 상기 스크린 산화막을 마스크로 이온주입을 실시하는 단계를 더 포함할 수 있다.In the present invention, a step of forming a screen oxide film by performing an oxidation process on the gate pattern after forming a gate pattern on the peripheral circuit region; And performing ion implantation using the screen oxide film as a mask.

상기 버퍼산화막은 80-100Å의 두께로 형성하고, 상기 스페이서용 질화막은 90-120Å의 두께로 형성할 수 있다.The buffer oxide layer may be formed to a thickness of 80-100 angstroms, and the spacer nitride layer may be formed to a thickness of 90-120 angstroms.

상기 제1 스페이서용 산화막 및 제2 스페이서용 산화막은 50-100Å의 두께로 형성하는 것이 바람직하며, 상기 제3 스페이서용 산화막은 300-500Å의 두께로 형성하는 것이 바람직하다.The first spacer oxide film and the second spacer oxide film are preferably formed to a thickness of 50-100 Å and the third spacer oxide film is formed to a thickness of 300-500 Å.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In the drawings, the thickness is enlarged to clearly represent the layers and regions. Like parts are designated with like reference numerals throughout the specification.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 트랜지스터 형성방법을 설명하기 위하여 나타내 보인 도면들이다. 여기서 도면상에는 셀 영역은 도시하지 않고, 주변회로영역에 대해서만 설명하기로 한다. FIGS. 2A to 2F are views illustrating a method of forming a transistor of a semiconductor device according to the present invention. Here, the cell region is not shown on the drawing, and only the peripheral circuit region will be described.

먼저 도 2a를 참조하면, 반도체 기판(200) 상에 트렌치 소자분리막(202)을 형성하여 활성영역 및 소자분리영역을 정의한다. 다음에 비록 도면에 도시하지는 않았지만, 반도체 기판(200)의 활성영역 상에 게이트 절연막, 도전막, 금속막 및 하드마스크막을 순차적으로 증착한다. 계속해서 하드마스크막 위에 게이트 패턴을 정의하는 감광막패턴(도시하지 않음)을 형성한다. 다음에 감광막패턴을 마스크로 한 식각공정을 수행하여 게이트절연막패턴(204), 도전막패턴(206), 금속막패턴(208) 및 하드마스크막패턴(210)이 적층된 구조를 포함하는 게이트 패턴(212)을 형 성한다. 여기서 게이트절연막패턴은 산화막으로 30-50Å의 두께로 형성할 수 있고, 도전막패턴(206)은 불순물이 도핑된 폴리실리콘막, 또는 불순물이 도핑되지 않은 폴리실리콘막으로 500-1000Å의 두께로 형성할 수 있고, 금속막패턴(208)은 텅스텐실리사이드(WSix)로 1000-1200Å의 두께를 가지도록 형성할 수 있으며, 하드마스크막패턴(210)은 2000-2500Å의 두께를 갖는 나이트라이드(N)막으로 형성할 수 있다. 2A, a trench isolation 202 is formed on a semiconductor substrate 200 to define active regions and device isolation regions. Next, although not shown, a gate insulating film, a conductive film, a metal film, and a hard mask film are sequentially deposited on the active region of the semiconductor substrate 200. Subsequently, a photoresist pattern (not shown) for defining a gate pattern is formed on the hard mask film. Next, an etching process using a photoresist pattern as a mask is performed to form a gate pattern including a structure in which a gate insulating film pattern 204, a conductive film pattern 206, a metal film pattern 208 and a hard mask film pattern 210 are laminated (212). Here, the gate insulating film pattern may be formed as an oxide film to a thickness of 30-50 angstroms, and the conductive film pattern 206 may be formed of a polysilicon film doped with impurities or a polysilicon film not doped with impurities to a thickness of 500-1000 angstroms And the metal film pattern 208 may be formed to have a thickness of 1000-1200 angstroms with tungsten suicide WSix and the hard mask film pattern 210 may be formed of a nitride N having a thickness of 2000-2500 angstroms. Film can be formed.

한편, 반도체 소자가 고집적화됨에 따라 패턴 간의 밀도가 점점 높아지면서, 주변회로영역 내에서 상대적으로 게이트 패턴(212)의 밀집도가 높은(dense) 영역(A)과 밀집도가 낮은(loose) 영역(B)이 존재한다.On the other hand, as the semiconductor devices are highly integrated, the density between the patterns gradually increases, so that the region A having a high density of the gate pattern 212 and the region B having a low density (loose) Lt; / RTI &gt;

다음에 도 2b를 참조하면, 게이트 패턴(212) 상에 산화공정, 예를 들어 열산화공정을 실시하여 게이트 패턴(212)의 양 측면 및 반도체 기판(200) 상에 스크린 산화막(214)을 20-60Å의 두께로 성장시킨다. 산화공정은 반도체 기판(200)의 실리콘(Si) 손상 및 후속 이온주입 공정시의 충격을 완화하기 것이다. 계속해서 상기 스크린 산화막(214)을 마스크로 2번의 이온주입을 실시하여 게이트 패턴(212) 하부의 반도체 기판(200) 내에 엘디디(LDD; Light Doped Drain) 구조를 형성한다. 이를 간략히 설명하면, 먼저 스크린 산화막(214)을 마스크로 저농도의 불순물을 주입하는 공정을 수행하여 게이트 패턴(212)의 양 측면의 하단부에 소스/드레인 확장영역(미도시함)을 형성한다. 다음에 상기 스크린 산화막(214)을 다시 이온주입마스크로 한 이온주입공정을 실시하여 소스/드레인 확장영역보다 깊은 딥 소스/드레인 영역(미도시함)을 형성한다. 이에 따라 소스/드레인 확장영역 및 딥 소스/드레인 영역으로 이루어지는 엘디디(LDD; Light Doped Drain) 구조가 만들어진다. Next, referring to FIG. 2B, an oxidation process, for example, a thermal oxidation process is performed on the gate pattern 212 to form a screen oxide film 214 on both sides of the gate pattern 212 and on the semiconductor substrate 200 -60 ANGSTROM. The oxidation process will mitigate the silicon (Si) damage of the semiconductor substrate 200 and the impact during the subsequent ion implantation process. Subsequently, ion implantation is performed twice using the screen oxide film 214 as a mask to form a light doped drain (LDD) structure in the semiconductor substrate 200 under the gate pattern 212. First, a source / drain extension region (not shown) is formed at the lower end of both sides of the gate pattern 212 by performing a process of implanting a low concentration impurity using the screen oxide film 214 as a mask. Next, an ion implantation process using the screen oxide film 214 as an ion implantation mask is performed to form a deep source / drain region (not shown) deeper than the source / drain extension region. Accordingly, a light doped drain (LDD) structure including a source / drain extension region and a deep source / drain region is formed.

다음에 도 2c를 참조하면, 밀집도가 높은 영역(A)의 게이트 패턴(212) 및 밀집도가 낮은 영역(B)의 게이트 패턴(212) 전면에 버퍼산화막(216) 및 스페이서용 질화막(218)을 순차적으로 형성한다. 버퍼산화막(216)은 스페이서용 질화막(218)과 반도체 기판(200)이 직접 접촉하여 발생하는 스트레스를 방지하기 위한 것으로서 80-100Å의 두께로 형성할 수 있다. 스페이서용 질화막(218)은 게이트 패턴간 공간이 좁아짐에 따라 얇게 증착될 수 있으면서도 우수한 스텝 커버리지(step-coverage)를 가지고 있으며, 90-120Å의 두께로 형성한다.2C, a buffer oxide film 216 and a spacer nitride film 218 are formed on the entire surface of the gate pattern 212 of the dense region A and the gate pattern 212 of the dense region B, Sequentially. The buffer oxide film 216 is formed to prevent the stress caused by the direct contact between the nitride film 218 for a spacer and the semiconductor substrate 200. The buffer oxide film 216 may have a thickness of 80-100 angstroms. The nitride film 218 for a spacer can be deposited thinly as the space between gate patterns narrows, but has excellent step coverage and is formed to a thickness of 90-120 ANGSTROM.

한편 종래 기술에서는 상기 스페이서용 질화막(218)위에 상대적으로 두꺼운 두께를 가진 스페이서용 산화막을 증착하였다(도 1참조). 이와 같이 두꺼운 두께로 스페이서용 산화막을 증착할 경우, 게이트 패턴의 밀집도가 높은 영역에는 얇게 증착되고, 밀집도가 낮은 영역에는 두껍게 증착되면서 증착 로딩 효과가 발생하였다. 증착 로딩 효과는 전체 주변회로영역의 게이트 스택의 오.엔.오(ONO) 구조의 스페이서의 측벽두께상의 균일도(uniformity)를 떨어트리고, 이에 따라 문턱전압이 감소하면서 반도체 소자의 전기적 동작 특성이 나빠진다. 이에 따라 본 발명에서는 스페이서용 산화막을 두 단계로 나누어 증착하여 스페이서의 측벽두께상의 균일도를 향상시키고자 한다. 이를 도면을 참조하여 설명하기로 한다.On the other hand, in the prior art, an oxide film for a spacer having a relatively thick thickness is deposited on the nitride film for spacer 218 (see FIG. 1). When the oxide film for a spacer was deposited in such a thick thickness, the gate pattern was thinly deposited in a high density region and the deposition density was increased in a low density region. The deposition loading effect lowers the uniformity of the sidewall thickness of the spacer of the ONO structure of the gate stack of the entire peripheral circuit area, thereby decreasing the threshold voltage, It falls out. Accordingly, in the present invention, an oxide film for a spacer is divided into two stages and deposited to improve the uniformity of the sidewall thickness of the spacer. This will be described with reference to the drawings.

도 2d를 참조하면, 밀집도가 높은 영역(A)의 게이트 패턴(212) 및 밀집도가 낮은 영역(B)의 게이트 패턴(212) 전면에 제1 스페이서용 산화막(220) 및 제2 스페이서용 산화막(222)을 형성한다. 여기서 제1 및 제2 스페이서용 산화막(220, 222)은 50-100Å의 두께로 형성한다. Referring to FIG. 2D, the first spacer oxide film 220 and the second spacer oxide film (B) are formed on the entire surface of the gate pattern 212 of the dense region A and the gate pattern 212 of the dense region B, 222 are formed. Here, the oxide films 220 and 222 for the first and second spacers are formed to a thickness of 50-100 angstroms.

다음에 도 2e를 참조하면, 밀집도가 낮은 영역(B)의 게이트 패턴(212)상에 형성되어 있는 제2 스페이서용 산화막(222)을 제거한다. 이를 위해 밀집도가 높은 영역(A)의 게이트 패턴(212) 상에 감광막을 도포 및 패터닝하여 밀집도가 높은 영역(A)의 게이트 패턴(212)을 차단하는 감광막 패턴(224)을 형성한다. 다음에 감광막 패턴(224)을 마스크로 하여 밀집도가 낮은 영역(B)의 제2 스페이서용 산화막(222)을 제거한다. 여기서 제2 스페이서용 산화막(222)은 습식식각 또는 건식식각방법을 이용하여 제거할 수 있다.Next, referring to FIG. 2E, the second spacer oxide film 222 formed on the gate pattern 212 of the low density region B is removed. For this purpose, a photoresist pattern 224 is formed by coating and patterning a photoresist on the gate pattern 212 in the dense region A to block the gate pattern 212 in the dense region A. Next, using the photoresist pattern 224 as a mask, the oxide film 222 for the second spacer in the region B having a low density is removed. Here, the oxide film 222 for a second spacer may be removed by a wet etching or a dry etching method.

다음에 도 2f를 참조하면, 밀집도가 높은 영역(A)의 게이트 패턴(212) 및 밀집도가 낮은 영역(B)의 게이트 패턴(212) 전면에 제3 스페이서용 산화막(226)을 300-500Å의 두께로 형성한다. 그러면 밀집도가 높은 영역(A)의 게이트 스택(212) 상에 중복증착(double deposition)을 선택적으로 실시할 수 있어 충분한 두께의 스페이서용 산화막을 증착할 수 있으므로 스페이서용 산화막이 상대적으로 얇게 증착되면서 패턴의 밀도 차이가 발생하는 것을 방지할 수 있다.Referring to FIG. 2F, an oxide film 226 for a third spacer is formed on the entire surface of the gate pattern 212 of the dense region A and the gate pattern 212 of the dense region B, . As a result, it is possible to selectively perform double deposition on the gate stack 212 in the dense region A, and thus an oxide film for a spacer having a sufficient thickness can be deposited, so that the oxide film for a spacer is deposited relatively thinly, It is possible to prevent the density difference from occurring.

다음에 도 2g를 참조하면, 밀집도 높은 영역(A)의 게이트 패턴(212) 양 측면에 버퍼산화막(230), 스페이서 질화막(232) 및 제1 스페이서 산화막(234)이 순차적으로 적층된 구조인 오.엔.오(ONO; Oxide/Nitride/Oxide) 구조의 제1 게이트 스페이서(236)를 형성한다. 이와 함께 밀집도가 낮은 영역(B)의 게이트 패턴(212) 양 측면에 버퍼산화막(230), 스페이서 질화막(232) 및 제2 스페이서 산화막(238)이 순차적으로 적층된 구조인 오.엔.오(ONO; Oxide/Nitride/Oxide) 구조의 제2 게이트 스페이서(240)를 형성한다. 여기서 제1 게이트 스페이서(234)는 스페이서용 산화막 이 중복증착되어 제2 게이트 스페이서(238)보다 상대적으로 더 두꺼운 두께로 형성할 수 있다.2G, a buffer oxide film 230, a spacer nitride film 232, and a first spacer oxide film 234 are sequentially stacked on both sides of the gate pattern 212 in the dense region A, Thereby forming a first gate spacer 236 of an ONO (Oxide / Nitride / Oxide) structure. The buffer oxide film 230, the spacer nitride film 232 and the second spacer oxide film 238 are sequentially stacked on both sides of the gate pattern 212 of the low density region B, ONO (Oxide / Nitride / Oxide) structure. Here, the first gate spacer 234 may be formed to have a relatively thicker thickness than the second gate spacer 238 by overlapping the oxide film for the spacer.

본 발명에 따른 반도체 소자의 트랜지스터는, 게이트 패턴의 오.엔.오(ONO; Oxide/Nitride/Oxide) 구조를 포함하는 게이트 스페이서 형성시 스페이서용 산화막을 2단계로 나누어 증착함으로써 밀집도가 높은 영역에 충분한 두께의 스페이서용 산화막을 증착할 수 있으므로 스페이서용 산화막이 상대적으로 얇게 증착되면서 패턴의 밀도 차이가 발생하는 것을 방지할 수 있다. 이에 따라 게이트 스페이서 측벽두께의 균일도를 개선할 수 있어 균일한 문턱전압을 확보할 수 있으므로 리프레시 특성을 향상할 수 있다.A transistor of a semiconductor device according to the present invention is formed by depositing an oxide film for a spacer in two steps in the formation of a gate spacer including an ONO (Oxide / Nitride / Oxide) structure of a gate pattern, It is possible to deposit an oxide film for a spacer having a sufficient thickness, so that the oxide film for a spacer is deposited relatively thinly, thereby preventing a density difference of the pattern from occurring. Accordingly, the uniformity of the thickness of the sidewall of the gate spacer can be improved, and a uniform threshold voltage can be ensured, thereby improving the refresh characteristic.

지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 트랜지스터 형성방법에 의하면, 주변회로영역 게이트 패턴의 게이트 스페이서 형성시 스페이서용 산화막을 2단계로 증착함으로써 게이트 스페이서 측벽두께의 균일도를 향상할 수 있다. 게이트 스페이서 측벽두께의 균일도를 향상시킴으로써 균일한 문턱전압을 확보할 수 있어 우수한 리프레시 특성을 가진 반도체 소자를 형성할 수 있다.As described above, according to the method for forming a transistor of a semiconductor device according to the present invention, the uniformity of the sidewall thickness of the gate spacer can be improved by depositing the oxide film for the spacer in two steps in forming the gate spacer in the peripheral circuit region gate pattern. By improving the uniformity of the thickness of the side wall of the gate spacer, a uniform threshold voltage can be secured and a semiconductor device having excellent refresh characteristics can be formed.

Claims (5)

반도체 기판의 주변회로영역 상에 게이트 패턴을 형성하되, 밀집도가 높은 영역의 게이트 패턴 및 밀집도가 낮은 영역의 게이트 패턴을 포함하는 단계;Comprising the steps of: forming a gate pattern on a peripheral circuit region of a semiconductor substrate, the gate pattern including a region having a high density and a region having a low density; 상기 밀집도가 높은 영역의 게이트 패턴 및 밀집도가 낮은 영역의 게이트 패턴 전면에 버퍼산화막 및 스페이서용 질화막을 순차적으로 형성하는 단계;Sequentially forming a buffer oxide film and a nitride film for a spacer on the entire surface of the gate pattern in the dense high-density region and the low-density region; 상기 밀집도가 높은 영역의 게이트 패턴 및 밀집도가 낮은 영역의 게이트 패턴 전면에 제1 스페이서용 산화막 및 제2 스페이서용 산화막을 형성하는 단계;Forming an oxide film for the first spacer and an oxide film for the second spacer on the entire surface of the gate pattern in the dense high-density region and the low-density region; 상기 밀집도가 높은 영역의 게이트 패턴을 차단하는 감광막 패턴을 형성하고, 상기 제2 스페이서용 산화막을 제거하는 단계;Forming a photoresist pattern for blocking the gate pattern in the highly dense region and removing the oxide film for the second spacer; 상기 반도체 기판 전면에 제3 스페이서용 산화막을 형성하는 단계; 및Forming an oxide film for a third spacer on the entire surface of the semiconductor substrate; And 상기 게이트 패턴 양 측면에 버퍼산화막, 스페이서 질화막 및 스페이서 산화막이 적층된 구조로 이루어진 게이트 스페이서를 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 형성방법.And forming a gate spacer having a structure in which a buffer oxide film, a spacer nitride film, and a spacer oxide film are stacked on both sides of the gate pattern. 제1항에 있어서,The method according to claim 1, 상기 주변회로영역 상에 게이트 패턴을 형성하는 단계 이후에 After the step of forming the gate pattern on the peripheral circuit region 상기 게이트 패턴 상에 산화공정을 실시하여 스크린 산화막을 형성하는 단계; 및Performing an oxidation process on the gate pattern to form a screen oxide film; And 상기 스크린 산화막을 마스크로 이온주입을 실시하는 단계를 더 포함하는 것 을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.And performing ion implantation using the screen oxide film as a mask. 제1항에 있어서, The method according to claim 1, 상기 버퍼산화막은 80-100Å의 두께로 형성하고, 상기 스페이서용 질화막은 90-120Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.Wherein the buffer oxide film is formed to a thickness of 80-100 angstroms, and the nitride film for a spacer is formed to a thickness of 90-120 angstroms. 제1항에 있어서,The method according to claim 1, 상기 제1 스페이서용 산화막 및 제2 스페이서용 산화막은 50-100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.Wherein the first spacer oxide film and the second spacer oxide film are formed to a thickness of 50-100 ANGSTROM. 제1항에 있어서,The method according to claim 1, 상기 제3 스페이서용 산화막은 300-500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.Wherein the third spacer oxide film is formed to a thickness of 300-500 angstroms.
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