KR100407981B1 - Structure of semiconductor device and fabricating method thereof - Google Patents
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Abstract
Description
본 발명은 반도체 소자에 관한 것으로, 특히 소오스/드레인을 형성하는 불순물의 농도를 다단계로 하여 소자의 전기적인 특성 및 신뢰성을 높인 반도체 소자의 구조 및 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a structure and a manufacturing method of a semiconductor device having improved electrical characteristics and reliability of a device by using a multi-step concentration of impurities forming a source / drain.
일반적으로 반도체 집적소자(IC)의 제조 공정에 있어서는 회로 동작의 좋은성능과 높은 집적도를 얻기위하여 IC의 제조기술이 서브미크론 단위로 스케일 다운되었다.In general, in the manufacturing process of a semiconductor integrated device (IC), IC manufacturing technology has been scaled down in sub-micron units in order to obtain good performance and high integration of circuit operation.
반도체 소자의 스케일 다운은 수평 디멘션(Horizontal Dimension)의 축소와 그에 비례하는 수직 디멘션(Vertical Dimension)의 축소가 동시에 진행되어야 소자 특성과의 균형을 이룰 수 있다.The scale-down of a semiconductor device can be balanced with device characteristics only when the horizontal dimension and the vertical dimension are reduced simultaneously.
그점을 고려하지 않은 상태에서 소자의 크기를 줄이게 되면 소오스와 드레인간의 채널 길이가 줄어들게 되어 원치않는 소자의 특성 변화가 나타나게 된다.Without considering this, reducing the size of the device reduces the channel length between the source and drain, resulting in unwanted changes in device characteristics.
그 대표적인 특성 변화가 숏 채널 효과(Short Channel Effect)의 발생이다.The representative characteristic change is the occurrence of a short channel effect.
상기의 숏 채널 효과를 해결하려면 수평 스케일 다운(Horizontal Scale Down)(게이트 길이(Gate Length)의 축소)과 동시에 수직 스케일 다운(Vertical Scale Down)(게이트 절연막의 두께, 접합 깊이의 줄임)을 하여야 한다.In order to solve the above short channel effect, it is necessary to simultaneously perform horizontal scale down (reduction of gate length) and vertical scale down (reducing the thickness and junction depth of the gate insulating layer). .
또한 그에 따라 인가 전원(Applied Voltage)을 낮추고 기판 도핑 농도(Substrate Doping Concentration)를 높이며, 특히 채널 영역의 도핑 프로파일의 제어가 효율적으로 이루어져야한다.In addition, accordingly, the applied voltage should be lowered, the substrate doping concentration should be increased, and the doping profile of the channel region should be efficiently controlled.
그러나 반도체 소자의 사이즈는 줄어들고 있으나 전자 제품에서 요구하는 동작 전원은 아직 낮아진 상태가 아니기 때문에 스케일 다운된 반도체 소자 특히, NMOS TR에 있어서는 소오스에서 주입되는 전자가 드레인의 높은 전위 변동(Potential gradient)하에서 심하게 가속되어 나타나는 핫 캐리어 발생의 취약한 구조가 된다.However, the size of semiconductor devices is decreasing, but the operating power required by electronic products is not yet lowered. Therefore, in a scaled down semiconductor device, especially NMOS TR, electrons injected from the source are severely under a high potential gradient of drain. It is a weak structure of accelerated hot carrier generation.
따라서 상기와 같은 핫 캐리어에 취약한 NMOS 소자를 개선한 LDD구조가 제안되었다.Therefore, an LDD structure that improves the NMOS device vulnerable to the above hot carrier has been proposed.
LDD구조의 트랜지스터의 특징은 다음과 같다.The characteristics of the transistor of the LDD structure are as follows.
LDD구조의 트랜지스터는 N-영역이 채널과 N+소오스/드레인 사이에 위치하며 이 N-영역이 드레인 접합 주변에서 높은 드레인 전압을 완충시켜 급격한 전위 변동이 발생되지 않게 하므로써 핫 캐리어의 발생을 억제하는 것이다.The transistor of LDD structure has N - region located between channel and N + source / drain, and this N - region buffers the high drain voltage around the drain junction, thereby suppressing the occurrence of hot carrier, thereby suppressing the occurrence of hot carrier. will be.
1M DRAM급 이상의 집적도를 갖는 소자 제조 기술이 연구되면서 LDD MOSFET를 제조하는 여러 기술이 제안되었다.As the device fabrication technology having an integrated density of 1M DRAM or higher has been studied, various techniques for fabricating LDD MOSFETs have been proposed.
그 중 게이트 전극의 측벽에 사이드 월 스페이서(Side Wall Spacer)를 이용하는 LDD 제조 방법이 가장 전형적인 방법이며 이 기술이 현재까지 대부분의 양산기술로 사용되고 있다.Among them, the LDD manufacturing method using side wall spacers on the sidewalls of the gate electrode is the most typical method, and this technique has been used for most mass production technology.
이하, 첨부된 도면을 참고하여 종래 기술의 모스 트랜지스터의 제조 공정에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a manufacturing process of a MOS transistor according to the related art will be described in detail with reference to the accompanying drawings.
도 1a내지 도 1g는 종래 기술의 모스 트랜지스터의 공정 단면도이다.1A to 1G are process cross-sectional views of a MOS transistor of the prior art.
종래 기술의 LDD 구조의 모스 트랜지스터는 사이드 월 스페이서를 이용하여 불순물 주입 공정을 두 단계로 하여 드레인 영역에 급격한 전위 변동을 막을 수 있는 완충 영역을 만든 것이다.The MOS transistor of the LDD structure of the prior art uses a sidewall spacer to make a buffer region capable of preventing sudden potential fluctuations in the drain region by performing an impurity implantation process in two steps.
종래 기술의 LDD 구조의 모스 트랜지스터는 먼저, 도 1a에서와 같이, 실리콘 기판(1)상에 게이트 절연을 위한 게이트 절연막(2)을 형성한다.The MOS transistor of the LDD structure of the prior art first forms a gate insulating film 2 for gate insulation on the silicon substrate 1, as shown in Fig. 1A.
그리고 도 1 b에서와 같이, 상기 게이트 절연막(2)상에 다결정 실리콘층(3),제 1 CVD 산화막(4a)을 차례로 형성한다.As shown in FIG. 1B, a polycrystalline silicon layer 3 and a first CVD oxide film 4a are sequentially formed on the gate insulating film 2.
이어, 도 1c에서와 같이, 상기 제 1 CVD 산화막(4a)의 전면에 포토레지스트(5)를 도포하고 채널 영역상에만 남도록 패터닝하여 그를 마스크로하여 상기의 제 1 CVD 산화막(4a), 다결정 실리콘층(3)을 선택적으로 제거하여 게이트 전극을 형성한다.Subsequently, as shown in FIG. 1C, the photoresist 5 is applied to the entire surface of the first CVD oxide film 4a and patterned so as to remain only on the channel region, thereby making the mask the first CVD oxide film 4a and the polycrystalline silicon. The layer 3 is selectively removed to form a gate electrode.
그리고 도 1d에서와 같이, 상기의 패터닝되어진 게이트 전극을 마스크로하여 N-형 불순물을 이온 주입하여 저농도의 소오스/드레인 영역을 형성한다.As shown in FIG. 1D, N - type impurities are ion implanted using the patterned gate electrode as a mask to form a low concentration source / drain region.
이어, 도 1e에서와 같이, 상기 패터닝되어진 게이트 전극을 포함하는 전면에 제 2 CVD 산화막(4b)을 증착한다.Subsequently, as shown in FIG. 1E, a second CVD oxide film 4b is deposited on the entire surface including the patterned gate electrode.
그리고 도 1f에서와 같이, 반응성 이온 에칭 공정으로 상기의 제 2 CVD 산화막(4b)을 식각하여 상기 게이트 전극의 측면에 CVD 산화막 측벽(6)을 형성한다.1F, the second CVD oxide film 4b is etched by a reactive ion etching process to form CVD oxide sidewalls 6 on the side of the gate electrode.
이어, 상기의 CVD 산화막 측벽(6)을 갖는 게이트 전극을 마스크로 하여 N+형 불순물을 이온 주입을 하여 고농도의 소오스/드레인 영역을 형성한다.Subsequently, a high concentration source / drain region is formed by ion implantation of N + -type impurities using the gate electrode having the CVD oxide film sidewall 6 as a mask.
상기의 N+형 불순물의 이온 주입 공정에서는 CVD 산화막 측벽(6)이 마스크 역할을 하게되므로 게이트 채널과 소오스/드레인 사이에 N-LDD영역을 만들 수 있게 된다.In the ion implantation process of the N + type impurity, the CVD oxide sidewall 6 serves as a mask, thereby making it possible to form an N − LDD region between the gate channel and the source / drain.
상기와 같은 종래 기술의 LDD 구조의 모스 트랜지스터는 상기의 저농도 소오스/드레인 영역이 드레인 접합의 주변에서 드레인 전압을 완충시켜 급격한 전위의변동이 발생하지 않도록하여 핫 캐리어의 발생을 억제하게 된다.In the MOS transistor of the LDD structure of the prior art as described above, the low concentration source / drain region buffers the drain voltage in the vicinity of the drain junction, thereby suppressing the occurrence of a sudden potential change, thereby suppressing the occurrence of hot carriers.
종래 기술의 LDD 구조의 모스 트랜지스터는 핫 캐리어의 발생을 억제하는 등의 소자의 특성을 향상시키는 효과가 있기는 하나 LDD 구조를 형성하기 위한 공정에 있어 다음과 같은 문제점이 있다.Although the MOS transistor of the LDD structure of the prior art has an effect of improving the characteristics of the device such as suppressing the generation of hot carriers, there are the following problems in the process for forming the LDD structure.
먼저, LDD구조를 형성하기 위하여 CVD 산화막을 증착하고 에치백 공정을 하여 CVD산화막 측벽을 형성해야 한다.First, in order to form an LDD structure, a CVD oxide film must be deposited and etched back to form sidewalls of the CVD oxide film.
이때, 상기의 CVD 산화막의 에치백 공정에서 실리콘 기판이 노출되어 기판이 손상되고 손상되는 양이 웨이퍼의 위치 및 패턴에 따라 서로 다른 양상으로 나타난다.In this case, the silicon substrate is exposed in the etch back process of the CVD oxide film, and the amount of damage to the substrate is different depending on the position and pattern of the wafer.
따라서 트랜지스터의 전기적 특성이 그에따라 불균일하게 나타난다.Therefore, the electrical characteristics of the transistor appear uneven accordingly.
또한, 식각 공정에서 식각 가스로 사용하는 CF4, CHF3, O2등의 플라즈마가 실리콘 기판으로 침투하여 식각 공정에서 Rf파워에 따라 다르기는 하지만, 기판의 표면으로 부터 깊이 방향으로 500Å범위에서 CFx-폴리머, Si-O, Si-C-O 구조의 결합층을 형성하므로써, 소오스/드레인 접합의 누설 전류를 높히는 캐리어(Carrier)의 트랩 사이트(Trap Site)를 만들게 되어 소자의 특성을 저하시킨다.In addition, CF 4 , CHF 3 , and O 2 plasma used as an etching gas in the etching process penetrate into the silicon substrate and vary depending on the Rf power in the etching process. By forming a bonding layer of polymer, Si-O, and Si-CO structure, a trap site of a carrier which increases leakage current of a source / drain junction is made, thereby degrading device characteristics.
그리고 또다른 문제점으로는 CVD 산화막 측벽이 기판에 거의 수직하게 형성되기 때문에 기판과 만나는 엣지에 스트레스가 집중되어 측벽 엣지 부분에서 기판의 벌크 방향으로 결정결함을 발생시킨다.Another problem is that since the sidewalls of the CVD oxide film are formed almost perpendicular to the substrate, stress is concentrated on the edges that meet the substrate, causing crystal defects in the bulk direction of the substrate at the sidewall edge portions.
즉, 측벽의 각도에 따라 약간 다르기는 하지만 기판에 인가되는 스트레스가 2.7 ∼ 5.4*109dyne/cm가 되며 이 스트레스가 측벽의 엣지 영역에 집중되어 결정결함(Dislocation)을 발생시킨다.That is, the stress applied to the substrate becomes slightly 2.7 to 5.4 * 10 9 dyne / cm, although it varies slightly depending on the angle of the side wall, and the stress is concentrated in the edge region of the side wall, causing dislocation.
생성된 결정 결함은 접합 누설의 증대 원인이 되며 소자의 신뢰성을 저하시킨다고 알려져 있다.It is known that the generated crystal defects cause an increase in junction leakage and lower the reliability of the device.
그리고 256M DRAM급에서는 0.25㎛이하의 게이트 길이(Gate Length)를 요구하고 있기 때문에 단순한 싱글 사이드 월 스페이서(Single side wall spacer)방식으로는 충분히 드레인의 전위 변동을 완충시키지 못한다.In addition, since 256M DRAM requires a gate length of 0.25 μm or less, a simple single side wall spacer method does not sufficiently buffer the drain potential variation.
본 발명은 상기와 같은 종래 기술의 LDD구조의 모스 트랜지스터의 문제점을 해결하기 위하여 안출한 것으로, 소오스/드레인을 형성하는 불순물의 농도를 다단계로하여 소자의 전기적인 특성 및 신뢰성을 높인 반도체 소자의 구조 및 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the problems of the prior art MOS transistor of the LDD structure, the structure of the semiconductor device to improve the electrical characteristics and reliability of the device by increasing the concentration of impurities forming the source / drain in multiple stages And to provide a method for manufacturing the object.
도 1a내지 도 1g는 종래 기술의 모스 트랜지스터의 공정 단면도1A-1G are process cross-sectional views of a MOS transistor of the prior art.
도 2a내지 도 2j는 본 발명의 제 1 실시예에 따른 모스 트랜지스터의 공정 단면도2A to 2J are cross-sectional views of a MOS transistor according to a first embodiment of the present invention.
도 3a내지 도 3j는 본 발명의 제 2 실시예에 따른 모스 트랜지스터의 공정 단면도3A to 3J are cross-sectional views of a MOS transistor according to a second embodiment of the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
20. 반도체 기판 21. 게이트 절연막 22. 다결정 실리콘층20. Semiconductor substrate 21. Gate insulating film 22. Polycrystalline silicon layer
23. 제1 CVD 산화막 24. 포토레지스트 25. 제1 CVD 질화막23. First CVD oxide film 24. Photoresist 25. First CVD nitride film
26. 제 2 CVD 산화막 27. 제 2 CVD 질화막26. Second CVD oxide film 27. Second CVD nitride film
상기와 같은 종래 기술의 모스 트랜지스터의 문제점을 해결하기 위한 본 발명의 모스 트랜지스터는 반도체 기판상에 형성된 게이트 전극을 포함하는 각각의 셀들에서, 불순물의 주입 농도를 다르게 하여 전위가 각각 차이나는 최소한 3개이상의 불순물 확산층으로 이루어진 소오스/드레인 영역이 상기 게이트 전극의 양측 반도체 기판에 구성되는 것을 특징으로 한다.The MOS transistor of the present invention for solving the above-described problems of the MOS transistor of the prior art has at least three potentials different in each of the cells including the gate electrode formed on the semiconductor substrate by varying the implantation concentration of impurities. A source / drain region comprising the above impurity diffusion layer is formed on both semiconductor substrates of the gate electrode.
이때, 소오스/드레인 영역의 각각의 불순물 확산층은 반도체 기판의 표면에서 아래로 갈수록 전위가 낮아진다. 만약, NMOS일 경우에는 반도체 기판의 표면에서부터 N-이온 확산층 → N 이온 확산층 → N+이온 확산층의 순서로 형성된다.At this time, each impurity diffusion layer of the source / drain regions has a lower potential toward the surface of the semiconductor substrate. In the case of NMOS, N - ion diffusion layers → N ion diffusion layers → N + ion diffusion layers are formed from the surface of the semiconductor substrate.
이하, 첨부된 도면을 참고하여 본 발명의 모스 트랜지스터에 관하여 상세히 설명하면 다음과 같다.Hereinafter, the MOS transistor of the present invention will be described in detail with reference to the accompanying drawings.
도 2a내지 도 2j는 본 발명의 제 1 실시예에 따른 모스 트랜지스터의 공정 단면도이다.2A to 2J are cross-sectional views of a MOS transistor according to a first embodiment of the present invention.
본 발명의 모스 트랜지스터는 다층의 서로 다른 CVD 절연막을 게이트 전극을 포함하는 기판에 순차적으로 적층하고 그 CVD 절연막을 적층 순서의 반대로 제거하면서 고농도에서 저농도의 불순물을 순차적으로 주입하여 다단계의 농도를 갖는 소오스/드레인을 형성하는 것으로 그 공정 순서는 다음과 같다.In the MOS transistor of the present invention, a source having a multi-level concentration is obtained by sequentially stacking a plurality of different CVD insulating films on a substrate including a gate electrode and sequentially injecting impurities of high concentration and low concentration while removing the CVD insulating film in reverse order of stacking. / Drain is formed, the process sequence is as follows.
먼저, 도 2a에서와 같이, N형 또는 P형의 웰을 구비하고 각각의 액티브 영역을 격리하는 소자 격리층을 구비한 반도체 기판(20)의 표면에 열산화 공정으로 100 Å정도의 두께를 갖는 게이트 절연막(21)을 형성한다.First, as shown in FIG. 2A, the surface of the semiconductor substrate 20 including the N-type or P-type well and the device isolation layer that isolates each active region has a thickness of about 100 GPa by a thermal oxidation process. The gate insulating film 21 is formed.
그리고 도 2b에서와 같이, 상기 게이트 절연막(21)상에 불순물이 도핑된 다결정 실리콘층(22)(또는 비정질 실리콘층)을 2000Å정도의 두께로 적층 형성한다. 이어, 상기의 다결정 실리콘층(22)상에 제 1 CVD 산화막(23)을 1000Å정도의 두께로 증착한다.As shown in FIG. 2B, a polycrystalline silicon layer 22 (or an amorphous silicon layer) doped with impurities is stacked on the gate insulating layer 21 to a thickness of about 2000 GPa. Subsequently, a first CVD oxide film 23 is deposited on the polycrystalline silicon layer 22 to a thickness of about 1000 mW.
그리고 도 2c와 도 2d에서와 같이, 전면에 감광막(24)을 도포하고 채널 영역상에만 남도록 패터닝하여 그를 마스크로 상기의 제 1 CVD 산화막(23), 다결정 실리콘층(22)을 선택적으로 식각하여 게이트 전극 패턴을 형성한다.2C and 2D, the photosensitive film 24 is applied to the entire surface and patterned to remain only on the channel region, and the first CVD oxide film 23 and the polycrystalline silicon layer 22 are selectively etched using the mask as a mask. A gate electrode pattern is formed.
이어, 도 2e에서와 같이, 상기의 게이트 전극 패턴층을 포함하는 전면에 LPCVD공정으로 제 1 CVD 질화막(25)을 500Å정도의 두께로 증착한후, 도 2f에서와 같이, 다시 상기의 제 1 CVD 질화막(25)상에 LPCVD공정으로 제 2 CVD 산화막(26)을 500Å의 두께로 적층 형성한다.Subsequently, as illustrated in FIG. 2E, the first CVD nitride film 25 is deposited to a thickness of about 500 kV by the LPCVD process on the entire surface including the gate electrode pattern layer, and as shown in FIG. On the CVD nitride film 25, a second CVD oxide film 26 is laminated to a thickness of 500 kPa by an LPCVD process.
그리고 도 2g에서와 같이, 상기의 제 2 CVD 산화막(26)상에 LPCVD 공정으로 500Å의 두께의 제 2 CVD 질화막(27)을 형성하고 As+를 3.0 ∼ 7.0*10E15/㎠의 도즈량과 200 ∼ 400KeV의 조건으로 이온 주입한다.As shown in Fig. 2G, a second CVD nitride film 27 having a thickness of 500 mW is formed on the second CVD oxide film 26 by the LPCVD process, and As + is 3.0 to 7.0 * 10E15 / cm < 2 > Ion implantation is carried out under the conditions of ˜400 KeV.
이때, P(Phosphorus)이온일 경우에는 이온 주입 에너지를 40 ∼ 60KeV로 하여 이온 주입한다.At this time, in the case of P (Phosphorus) ions, ion implantation energy is implanted at 40 to 60 KeV.
이어, 도 2h에서와 같이, 상기의 제 2 CVD 질화막(27)을 핫(hot) 인산에 담궈 완전히 제거한후, P이온을 5.0 ∼ 8.0*10E14/㎠도즈량과 50 ∼ 80KeV의 조건으로 이온 주입한다.Subsequently, as shown in FIG. 2H, the second CVD nitride film 27 is completely immersed in hot phosphoric acid and completely removed, followed by ion implantation under conditions of 5.0 to 8.0 * 10E14 / cm 2 dose and 50 to 80 KeV. do.
이때, As+일 경우에는 이온 주입에너지를 150 ∼ 300KeV로 하여 이온 주입공정을 실시한다.At this time, in the case of As + , the ion implantation process is performed with an ion implantation energy of 150 to 300 KeV.
그리고 도 2i에서와 같이, 웨이퍼를 HF/H2O 용액에 담궈 상기의 제 2 CVD 산화막(26)을 제거한후, P 이온을 5.0*10E13 - 5.0*10E14/㎠의 도즈량과 20 ∼ 50KeV의 조건으로 이온 주입을 실시한다.As shown in FIG. 2I, the wafer was immersed in an HF / H 2 O solution to remove the second CVD oxide layer 26, and then P ions were deposited at a dose of 5.0 * 10E13-5.0 * 10E14 / cm2 and 20-50KeV. Ion implantation is performed under conditions.
이어, 도 2j에서와 같이, 상기의 제 1 CVD 질화막(25)을 핫(hot) 인산에 담궈 완전하게 제거한다.Subsequently, as shown in FIG. 2J, the first CVD nitride film 25 is immersed in hot phosphoric acid to be completely removed.
그리고 P 이온을 2.3*10E13/㎠의 도즈량과 30KeV의 조건으로 이온 주입한다.P ions are ion implanted under a dose of 2.3 * 10E13 / cm2 and a condition of 30KeV.
이때, PMOS일 경우에는 보론 및 BF2+를 같은 방식으로 이온 주입한다.In the case of PMOS, boron and BF 2+ are ion-implanted in the same manner.
상기와 같은 본 발명의 제 1 실시예에 따른 모스 트랜지스터의 제조 공정은 다층의 절연층을 형성하고 그층들을 하나씩 제거하면서 이온 주입 공정을 실시하여 다단계의 농도를 갖는 소오스/드레인 영역을 형성한 것이다.In the manufacturing process of the MOS transistor according to the first embodiment of the present invention as described above, a source / drain region having a multi-level concentration is formed by performing an ion implantation process while forming multilayer insulating layers and removing the layers one by one.
상기와 같은 본 발명의 제 1 실시예에 따른 방법과는 반대의 순서로 공정을 진행하여도 다단계의 농도를 갖는 소오스/드레인 영역을 형성할 수 있는데, 그 방법은 다음과 같다.The source / drain regions having a multi-level concentration can be formed even if the processes are performed in the reverse order to the method according to the first embodiment of the present invention as described above.
이하, 첨부된 도면을 참고하여 본 발명의 제 2 실시예에 따른 모스 트랜지스터의 제조 공정에 관하여 설명하면 다음과 같다.Hereinafter, a manufacturing process of a MOS transistor according to a second embodiment of the present invention will be described with reference to the accompanying drawings.
도 3a내지 도 3j는 본 발명의 제 2 실시예에 따른 모스 트랜지스터의 공정 단면도를 나타낸 것이다.3A to 3J are cross-sectional views illustrating a MOS transistor according to a second embodiment of the present invention.
본 발명의 제 2 실시예에 따른 모스 트랜지스터는 먼저, 도 3a에서와 같이, N형 또는 P형의 웰을 구비하고 각각의 액티브 영역을 격리하는 소자 격리층을 구비한 반도체 기판(20)의 표면에 열산화 공정으로 100Å정도의 두께를 갖는 게이트 절연막(21)을 형성한다.The MOS transistor according to the second embodiment of the present invention, first, as shown in Figure 3a, the surface of the semiconductor substrate 20 having an N-type or P-type well and having a device isolation layer to isolate each active region In the thermal oxidation process, a gate insulating film 21 having a thickness of about 100 ms is formed.
그리고 도 3b에서와 같이, 상기 게이트 절연막(21)상에 불순물이 도핑된 다결정 실리콘층(22)(또는 비정질 실리콘층)을 2000Å정도의 두께로 적층 형성한다.이어, 상기의 다결정 실리콘층(22)상에 제 1 CVD 산화막(23)을 1000Å정도의 두께로 증착한다.As shown in FIG. 3B, a polycrystalline silicon layer 22 (or an amorphous silicon layer) doped with impurities is formed on the gate insulating film 21 in a thickness of about 2000 GPa. Then, the polycrystalline silicon layer 22 is formed. The first CVD oxide film 23 is deposited to a thickness of about 1000 mW.
그리고 도 3c와 도 3d에서와 같이, 전면에 감광막(24)을 도포하고 채널 영역상에만 남도록 패터닝하여 그를 마스크로 상기의 제 1 CVD 산화막(23), 다결정 실리콘층(22)을 선택적으로 식각하여 게이트 전극 패턴을 형성한다.3C and 3D, the photosensitive film 24 is applied to the entire surface and patterned to remain only on the channel region, and the first CVD oxide film 23 and the polycrystalline silicon layer 22 are selectively etched using the mask as a mask. A gate electrode pattern is formed.
이어, 도 3e에서와 같이, 상기의 게이트 전극 패턴층을 마스크로 하여 P 이온을 2.3*10E13/㎠의 도즈량과 30KeV의 조건으로 이온 주입하여 저농도의 불순물 주입층을 형성한다.Next, as shown in FIG. 3E, P ions are implanted under a condition of a dose of 2.3 * 10E13 / cm 2 and a condition of 30 KeV using the gate electrode pattern layer as a mask to form a low concentration impurity implantation layer.
그리고 도 3f에서와 같이, 상기의 게이트 전극 패턴층을 포함하는 전면에 LPCVD공정으로 제 1 CVD 질화막(25)을 500Å정도의 두께로 증착한후, P 이온을 5.0*10E13 ∼ 5.0*10E14/㎠의 도즈량과 20 ∼ 50KeV의 조건으로 이온주입 공정을 실시한다.3F, after depositing the first CVD nitride film 25 to a thickness of about 500 kV by the LPCVD process on the entire surface including the gate electrode pattern layer, P ions are 5.0 * 10E13 to 5.0 * 10E14 / cm 2. The ion implantation process is carried out under the dose amount of 20 to 50 KeV.
이어, 도 3g에서와 같이, 다시 상기의 제 1 CVD 질화막(25)상에 LPCVD공정으로 제 2 CVD 산화막(26)을 500Å의 두께로 적층 형성하고 P 이온을 5.0 ∼ 8.0*10E14/㎠의 도즈량과 50 ∼ 80KeV의 조건으로 이온 주입한다.Subsequently, as shown in FIG. 3G, the second CVD oxide film 26 is laminated to a thickness of 500 kPa on the first CVD nitride film 25 by the LPCVD process, and P ions are 5.0 to 8.0 * 10E14 / cm 2. The amount and ion implantation are performed under the conditions of 50 to 80 KeV.
이때, As+이온일 경우에는 가속 에너지를 40 ∼ 60KeV로 하여 이온 주입한다.At this time, in the case of As + ion, ion implantation is carried out with an acceleration energy of 40 to 60 KeV.
그리고 도 3h에서와 같이, 상기의 제 2 CVD 산화막(26)상에 LPCVD 공정으로 제 2 CVD 질화막(27)을 500Å 정도의 두께로 적층 형성하고 As+이온을 3.0 ∼7.0*10E15/㎠의 도즈량과 200 ∼ 400KeV의 조건으로 이온주입 한다.As shown in FIG. 3H, the second CVD nitride film 27 is laminated on the second CVD oxide film 26 by an LPCVD process to a thickness of about 500 GPa, and the As + ion is 3.0 to 7.0 * 10E15 / cm 2. Amount and ion implantation are performed under conditions of 200 to 400 KeV.
이때, P 이온일 경우에는 가속 에너지를 40 ∼ 60KeV로 하여 이온주입 한다.At this time, in the case of P ions, ion implantation is performed with an acceleration energy of 40 to 60 KeV.
그리고 도 3i에서와 같이, 상기의 제 2 CVD 질화막(27)을 핫 인산에 담궈 완전히 제거한다.3I, the second CVD nitride film 27 is immersed in hot phosphoric acid and completely removed.
상기의 모스 트랜지스터가 P MOSFET일 경우에는 보론 및 BF2'의 이온을 동일한 방식으로 이온 주입한다.When the MOS transistor is a P MOSFET, ions of boron and BF2 'are implanted in the same manner.
그리고 도 3j에서와 같이, 적층된 다층의 절연막들을 제거하여도 되고 그대로둔 상태에서 후공정을 진행하여도 된다.As illustrated in FIG. 3J, the stacked multilayer insulating films may be removed, or the post-process may be performed in a state where it is left as it is.
이후의 공정으로는 평탄화 공정과 금속 배선 형성 공정을 진행한다.(도면에 도시하지 않음)Subsequent processes include a planarization process and a metal wiring formation process (not shown).
평탄화 공정으로는 먼저, 불순물이 도핑되지 않은 CVD 산화막을 얇게(1000Å 내외) 적층하고 그 CVD 산화막상에 BPSG층을 5000Å정도의 두께로 적층하고 850℃ ∼ 900℃의 온도에서 리플로우시켜 BPSG층의 표면을 평탄하게 한다.In the planarization process, first, a CVD oxide film not doped with impurities is deposited thinly (about 1000 GPa), and a BPSG layer is deposited to a thickness of about 5000 GPa on the CVD oxide film, and reflowed at a temperature of 850 ° C to 900 ° C. Level the surface.
그리고 금속 배선 형성 공정으로는 먼저, 상기 BPSG층의 전면에 감광막을 도포하고 콘택홀 패턴이 있는 마스크를 이용하여 콘택홀 감광막 패턴을 만든다.In the metal wiring forming process, first, a photoresist film is coated on the entire surface of the BPSG layer, and a contact hole photoresist pattern is formed using a mask having a contact hole pattern.
이어, 상기의 패터닝되어진 감광막을 마스크로하여 RIE공정으로 노출된 BPSG층과 CVD 산화막층을 선택적으로 식각하여 트랜지스터의 소오스/드레인 영역을 노출시킨다.Subsequently, the source / drain regions of the transistor are exposed by selectively etching the BPSG layer and the CVD oxide layer exposed by the RIE process using the patterned photoresist as a mask.
그리고 감광막을 제거하고 콘택홀을 포함하는 전면에 티타늄을 1000Å정도의 두께로 스퍼터링하고, 500Å정도의 두께의 TiN, 7000Å정도의 두께의 Al을 차례로스퍼터링하고 선택적으로 패터닝하여 금속 배선 패턴층을 형성한다.Then, the photoresist film is removed, and titanium is sputtered to a thickness of about 1000 mm on the entire surface including the contact hole, and a TiN of about 500 mm and Al of about 7000 mm are sputtered in turn and then patterned to form a metal wiring pattern layer. .
이어, 상기의 금속 배선 패턴층을 열처리하여 금속 배선의 저항을 낮추게된다.Subsequently, the metal wiring pattern layer is heat-treated to lower the resistance of the metal wiring.
이때, 티타늄과 기판이 반응하여 실리사이드가 형성된다.At this time, titanium and the substrate react to form silicide.
상기와 같은 본 발명의 모스 트랜지스터는 사이드 월 스페이서를 형성하지 않고 소오스/드레인 영역의 불순물 농도의 프로파일을 다단계로 할 수 있으므로 다음과 같은 효과를 갖는다.The MOS transistor of the present invention as described above has the following effects since the impurity concentration profile of the source / drain regions can be multistage without forming sidewall spacers.
먼저, 사이드 월 스페이서를 형성하기 위한 에치백 공정을 하지 않게되어 기판에 발생하는 손상을 줄이고, 식각 가스의 플라즈마에 의해 기판 표면에 발생하는 결합층에 의한 소자의 전기적 특성 저하를 막는다.First, the etchback process for forming the sidewall spacers is not performed, thereby reducing damage to the substrate, and preventing deterioration of the electrical characteristics of the device due to the bonding layer generated on the substrate surface by the plasma of the etching gas.
또한, 사이드 월 스페이서를 이용한 LDD구조 형성시에 사이드 월 스페이서의 엣지 부분에 집중적으로 가해지는 스트레스에 의한 결정 결함의 발생을 막아 소자의 전기적 특성이 저하되는 것을 막을 수 있게 된다.In addition, when the LDD structure is formed using the sidewall spacers, crystal defects due to stress applied to the edge portions of the sidewall spacers can be prevented from occurring, thereby preventing deterioration of the electrical characteristics of the device.
그리고 소오스/드레인 영역의 불순물 농도의 프로파일이 다단계로 되어 드레인 영역에서의 급격한 전위 변동을 막는 충분한 완충 역할이 가능하므로 핫 캐리어의 발생을 막아 소자의 특성을 향상시키는 효과가 있다.In addition, since the impurity concentration profile of the source / drain regions is multistage, a sufficient buffering role is prevented from abrupt potential fluctuations in the drain region, thereby preventing the occurrence of hot carriers and improving the characteristics of the device.
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