KR100587050B1 - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device Download PDF

Info

Publication number
KR100587050B1
KR100587050B1 KR1020000036534A KR20000036534A KR100587050B1 KR 100587050 B1 KR100587050 B1 KR 100587050B1 KR 1020000036534 A KR1020000036534 A KR 1020000036534A KR 20000036534 A KR20000036534 A KR 20000036534A KR 100587050 B1 KR100587050 B1 KR 100587050B1
Authority
KR
South Korea
Prior art keywords
oxide film
gate oxide
boron difluoride
film
ion
Prior art date
Application number
KR1020000036534A
Other languages
Korean (ko)
Other versions
KR20020002092A (en
Inventor
곽노열
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020000036534A priority Critical patent/KR100587050B1/en
Publication of KR20020002092A publication Critical patent/KR20020002092A/en
Application granted granted Critical
Publication of KR100587050B1 publication Critical patent/KR100587050B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 소자 분리막이 형성된 반도체 기판상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상부에 도핑되지 않은 비정질 실리콘막을 증착하는 단계; 상기 비정질 실리콘막이 노출되고 접합 형성영역을 덮는 제1 감광막 패턴을 형성하는 단계; 상기 결과물 전면상에 제1 이불화 붕소를 이온주입 하는 단계; 상기 제1 감광막 패턴을 제거하고 이온 주입된 반도체 기판을 고온의 급속 어닐링 공정으로 수행하는 단계; 상기 반도체 기판 전면상에 제2 이불화 붕소를 이온주입 하는 단계; 및 상기 결과물을 저온 어닐링을 수행하는 단계를 포함하여 구성하는 것을 특징으로 한다.
The present invention includes forming a gate oxide film on a semiconductor substrate on which a device isolation film is formed; Depositing an undoped amorphous silicon film over the gate oxide film; Forming a first photoresist pattern that exposes the amorphous silicon film and covers a junction formation region; Ion implanting a first boron difluoride onto the resultant entire surface; Removing the first photoresist pattern and performing ion implanted semiconductor substrates at a high temperature rapid annealing process; Ion implanting a second boron difluoride on the entire surface of the semiconductor substrate; And performing a low temperature annealing of the resultant.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도 1a 및 도 1b는 종래에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도.1A and 1B are cross-sectional views of respective processes for explaining a method of manufacturing a semiconductor device according to the related art.

도 2a 및 도 2e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도.2A and 2E are cross-sectional views of respective processes for explaining a method of manufacturing a semiconductor device according to the present invention.

* 도면의 주요 부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings

10 : 반도체 기판 11 : 소자 분리막10 semiconductor substrate 11 device isolation film

12 : 게이트 산화막 13 : 폴리 실리콘막12 gate oxide film 13 polysilicon film

14 : 감광막 패턴 15, 16 : 제1, 제2 이불화붕소14 photosensitive film pattern 15, 16 first and second boron difluoride

본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 p+폴리 실리콘막으로 구성된 게이트 전극을 형성하는 반도체 메모리 소자의 제조방법에 관한 것이다The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a method of manufacturing a semiconductor memory device for forming a gate electrode composed of a p + polysilicon film.

일반적으로, 화상, 음성 및 문자 등을 동시에 표현하는 멀티미디어 등과 같은 시스템이 다양하고 복잡하며 향상된 기능을 가지면서 소형화 및 경량화가 요구 되고 있다. 반도체 소자에 있어서 게이트 전극은 스위치로서 회로내의 역할을 하고 있으므로 필수적으로 사용되고 집적도의 증가에 따라 채널의 길이가 감소되고 있다. 이에따라, 게이트 전극의 전기적 특성이 향상된 전극 구조의 방법이 필수적이므로 도핑되지 않은 폴리 실리콘막을 게이트 전극으로 사용하여 증착 및 불순믈 이온 주입 공정방법을 통해 전극으로 사용된다. In general, systems such as multimedia for simultaneously displaying images, voices, and texts are required to be miniaturized and lightweight while having various, complicated, and improved functions. In the semiconductor device, since the gate electrode plays a role in the circuit as a switch, the gate electrode is used essentially and the length of the channel decreases with the increase in the degree of integration. Accordingly, since an electrode structure having improved electrical characteristics of the gate electrode is essential, an undoped polysilicon film is used as the gate electrode and used as an electrode through a deposition and impurity ion implantation process.

종래에는 제 5족의 불순물이 도핑된 p+폴리 실리콘 막을 형성하기 위한 방법으로서 폴리 실리콘 막내에 붕소(B11)또는 이불화 붕소(BF2)의 이온주입을 통한 p+ 폴리 실리콘막의 형성이 제안되었다.Conventionally, as a method for forming a p + polysilicon film doped with Group 5 impurities, the formation of a p + polysilicon film through ion implantation of boron (B11) or boron difluoride (BF2) in a polysilicon film has been proposed.

도 1은 종래 기술에 따른 p+폴리 실리콘막의 게이트 형성방법을 나타내기 위한 단면도로서, 도시된 바와같이, 공지의 방법에 의해 필드 산화막(2)이 형성된 실리콘 기판(1) 상부에 박막의 게이트 산화막(3)과 도핑되지 않은 폴리 실리콘막(4)을 차례로 형성한다. 그런다음, 포토리소그라피 공정에 의해 상기 도핑되지 않은 폴리 실리콘막(4)과 게이트 산화막(3)을 소정부분 식각한다. 그리고나서, 이온 주입기를 통하여 상기 폴리 실리콘막(4)으로 붕소(B11)의 이온주입을 수행하여 p+폴리 실리콘막으로 된 게이트를 형성한다.FIG. 1 is a cross-sectional view illustrating a gate forming method of a p + polysilicon film according to the prior art. As shown in FIG. 1, a thin film gate oxide film (2) is formed on a silicon substrate 1 on which a field oxide film 2 is formed by a known method. 3) and an undoped polysilicon film 4 are formed in sequence. Then, a predetermined portion of the undoped polysilicon film 4 and the gate oxide film 3 are etched by a photolithography process. Then, ion implantation of boron (B11) into the polysilicon film 4 through an ion implanter is performed to form a gate of p + polysilicon film.

또한 도 2를 참조하면, 상기 붕소(B11)의 이온주입 대신 이불화 붕소(BF2)를 이온 주입기를 통해 상기 폴리 실리콘막(4)으로 이온주입을 하여 p+폴리 실리콘막 (4)으로 된 게이트를 형성한다.Referring to FIG. 2, instead of ion implantation of the boron (B11), boron difluoride (BF2) is ion implanted into the polysilicon film 4 through an ion implanter to form a gate of the p + polysilicon film 4. Form.

그러나, 상기와 같은 종래의 반도체 메모리 제조방법은 다음과 같은 문제점 을 갖는다.However, the conventional semiconductor memory manufacturing method as described above has the following problems.

먼저, 상기 p+폴리 실리콘막(4)을 형성하기 위하여 기존의 붕소(B11)가 상기 폴리 실리콘막(4)의 게이트 전극으로 이온주입 하는 경우, 상기 붕소(B11)는 입자의 크기가 작고 가벼우며, 확산도가 뛰어나기 때문에 후속 열공정 동안에 상기 붕소(B11)이온은 게이트 산화막(3) 내로 확산하여, 게이트 산화막의 특성을 저하시키고 반도체 소자의 신뢰성을 잃게 한다. First, when the conventional boron (B11) is ion implanted into the gate electrode of the polysilicon film 4 to form the p + polysilicon film (4), the boron (B11) is small and light in particle size Because of its excellent diffusivity, the boron (B11) ions diffuse into the gate oxide film 3 during subsequent thermal processes, degrading the characteristics of the gate oxide film and losing the reliability of the semiconductor device.

반면, 상기 p+ 폴리 실리콘막(4)를 형성하기 위하여 기존의 이불화 붕소 (BF2)가 상기 폴리실리콘막(4)의 게이트 전극상에 이온주입이 되는 경우, 상기 이불화 붕소(BF2)는 상기 붕소(B11)보다 확산도가 낮아 상기 게이트 산화막(3)으로 확산이 않되지만, 이불화 붕소 내부에 갖고 있는 입자의 크기가 큰 잔류 불소(19F)가 게이트 산화막의 특성을 악화시켜 상기 게이트 산화막(3)의 열화와 누설전류에 의한 반도체 소자의 신뢰성을 저하 시키는 요인이 된다.On the other hand, when the conventional boron difluoride (BF2) is ion implanted on the gate electrode of the polysilicon film 4 to form the p + polysilicon film (4), the boron difluoride (BF2) is Although the diffusion degree is lower than that of boron (B11), the diffusion into the gate oxide film 3 does not diffuse, but the residual fluorine (19F) having a large particle size in the boron difluoride deteriorates the characteristics of the gate oxide film so that the gate oxide film 3 Degradation and leakage current cause deterioration of the reliability of the semiconductor device.

따라서 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 상기 붕소(B11)와 이불화 붕소(BF2)가 후속 열처리 과정에 의하여 게이트 산화막에 영향을 미치는 것을 억제함으로써, 이상적인 p+폴리 실리콘막으로 구성된 게이트를 형성하여 반도체 메모리 소자의 신뢰성을 제공하는 것을 그 목적으로 한다.Therefore, the present invention has been made to solve the above problems, and by suppressing the effect of the boron (B11) and boron difluoride (BF2) to the gate oxide film by a subsequent heat treatment process, an ideal p + polysilicon film It is an object to provide the reliability of the semiconductor memory device by forming the gate formed.

상기와 같은 문제점을 해결하기 위하여, 본 발명은 소자 분리막이 형성된 반도체 기판상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상부에 도핑되지 않은 비정질 실리콘막을 증착하는 단계; 상기 비정질 실리콘막이 노출되고 접합 형성영역을 덮는 제1 감광막 패턴을 형성하는 단계; 상기 결과물 전면상에 제1 이불화 붕소를 이온주입 하는 단계; 상기 제1 감광막 패턴을 제거하고 이온 주입된 반도체 기판을 고온의 급속 어닐링 공정으로 수행하는 단계; 상기 반도체 기판 전면상에 제2 이불화 붕소를 이온주입 하는 단계; 및 상기 결과물을 저온 어닐링을 수행하는 단계를 포함하여 구성하는 것을 특징으로 한다.In order to solve the above problems, the present invention comprises the steps of forming a gate oxide film on a semiconductor substrate formed with a device isolation film; Depositing an undoped amorphous silicon film over the gate oxide film; Forming a first photoresist pattern that exposes the amorphous silicon film and covers a junction formation region; Ion implanting a first boron difluoride onto the resultant entire surface; Removing the first photoresist pattern and performing ion implanted semiconductor substrates at a high temperature rapid annealing process; Ion implanting a second boron difluoride on the entire surface of the semiconductor substrate; And performing a low temperature annealing of the resultant.

상기 게이트 산화막은 질화 산화막이고, 상기 도핑되지 않은 비정질 실리콘막은 2000Å 이상의 두께로 증착한다.The gate oxide film is a nitride oxide film, and the undoped amorphous silicon film is deposited to a thickness of 2000 GPa or more.

상기 이불화 붕소의 이온주입 에너지는 바람직하게 1 ~ 20 KeV 정도이고, 도우즈는 1 ×1015 ~ 1 ×1016 ions/cm2 및 0°의 기울기로 이온 주입을 수행한다. The ion implantation energy of the boron difluoride is preferably about 1 to 20 KeV, and the dose is ion implanted at a slope of 1 × 10 15 to 1 × 10 16 ions / cm 2 and 0 °.

상기 고온의 급속 어닐링 공정은 바람직하게 1050℃ 이상의 온도, 온도상승비율(ramp-up rate)은 100 ~ 150℃/sec로 유지하고, 질소 가스 분위기에서 5 ~ 10sec 정도의 열처리 시간으로 진행한다.The high temperature rapid annealing process is preferably maintained at a temperature of 1050 ℃ or more, a ramp-up rate of 100 ~ 150 ℃ / sec, and proceeds to a heat treatment time of about 5 to 10 seconds in a nitrogen gas atmosphere.

또한, 상기 제2 이불화 붕소의 이온 주입 에너지는 1 ~ 20KeV 정도이고, 도우즈는 2 ×1015 ~ 1 ×1016 ions/cm2 및 4 ~ 9°의 기울기로 이온 주입을 수행한다.In addition, the ion implantation energy of the second boron difluoride is about 1 to 20 KeV, and the dose is ion implanted at a slope of 2 × 10 15 to 1 × 10 16 ions / cm 2 and 4 to 9 °.

상기 저온 어닐링은 700℃ 이하의 온도에서, 열처리 시간은 10 ~ 30sec 이내로 수행하고, 온도상승비율은 30 ~ 50℃/sec로 유지하고 질소 분위기에서 진행한다. The low temperature annealing is performed at a temperature of 700 ° C. or less, the heat treatment time is within 10 to 30 sec, and the temperature increase rate is maintained at 30 to 50 ° C./sec and proceeds in a nitrogen atmosphere.

(실시예)(Example)

이하, 첨부한 도면으로 본 발명의 바람직한 실시예를 상세히 설명한다. Hereinafter, preferred embodiments of the present invention will be described in detail with the accompanying drawings.                     

도 2a를 참조하면, 소자 분리막(11)이 형성된 반도체 기판(10)상의 게이트 산화막(12)을 형성한다. 이 때, 상기 게이트 산화막(12)은 APCVD를 이용하는 열 산화막이 아니라 질화 산화막으로 형성한다. 그런다음, 상기 게이트 산화막(12) 상부에 도핑되지 않은 비정질 폴리 실리콘막(13)을 2000Å 이상의 두께로 증착한다.Referring to FIG. 2A, the gate oxide film 12 on the semiconductor substrate 10 on which the device isolation film 11 is formed is formed. In this case, the gate oxide film 12 is formed of a nitride oxide film instead of a thermal oxide film using APCVD. Then, an undoped amorphous polysilicon film 13 is deposited on the gate oxide film 12 to a thickness of 2000 GPa or more.

도 2b를 참조하면, 상기 비정질 폴리 실리콘막(13)이 노출되고 접합 형성영역을 덮는 제1 감광막 패턴(14)을 형성한다. 그런다음, 상기 결과물 전면상에 제1 이불화 붕소(15)를 이온주입 한다. 상기 이불화 붕소의 이온주입 에너지는 바람직하게 1 ~ 20 KeV 정도이고, 도우즈는 1 ×1015 ~ 1 ×1016 ions/cm2 및 0°의 기울기로 이온 주입을 수행한다. Referring to FIG. 2B, a first photoresist layer pattern 14 is formed to expose the amorphous polysilicon layer 13 and cover the junction formation region. Then, the first boron difluoride 15 is ion-implanted on the entire surface of the resultant. The ion implantation energy of the boron difluoride is preferably about 1 to 20 KeV, and the dose is ion implanted at a slope of 1 × 10 15 to 1 × 10 16 ions / cm 2 and 0 °.

그리고나서, 도 2c를 참조하면, 상기 제1 감광막 패턴을 제거하고 이온 주입된 반도체 기판을 바람직하게 1050℃ 이상의 온도에서 RTA(Rapid Thermal Annealing)를 통하여 상기 이온 주입된 제1 이불화 붕소의 붕소 이온을 깊이 방향으로 확산을 증가하고, 불소의 아웃-디퓨전을 증가시킨다. 이 때, 고온에서의 반도체 기판(10)의 노출을 되도록 방지하기 위하여, 온도상승비율를 100℃/sec 이상을 유지하고, 게이트 산화막(11)의 재산화를 방지하기 위햐여 질소 가스 분위기에서 진행한다.Then, referring to FIG. 2C, boron ions of the first boron difluoride in which the first photoresist pattern is removed and the ion implanted semiconductor substrate is implanted through rapid thermal annealing (RTA) at a temperature of preferably 1050 ° C. or more. It increases the diffusion in the depth direction and increases the out-diffusion of fluorine. At this time, in order to prevent the exposure of the semiconductor substrate 10 at a high temperature, the temperature increase rate is maintained at 100 ° C / sec or more, and progresses in a nitrogen gas atmosphere to prevent reoxidation of the gate oxide film 11. .

그 다음으로 도 2d를 참조하면, 상기 반도체 기판 전면상에 제2 이불화 붕소(16)를 이온주입을 한다. 이 때 상기 이온주입은 소오스/드레인 영역의 접합영역과 상기 게이트 전극쪽으로 이온주입 된다. 이 때, 상기 제2 이불화 붕소의 이온 주입 에너지는 1 ~ 20KeV 정도이고, 도우즈는 2 ×1015 ~ 1 ×1016 ions/cm2 및 4 ~ 9°의 기울기로 이온 주입을 수행한다. Next, referring to FIG. 2D, the second boron difluoride 16 is implanted on the entire surface of the semiconductor substrate. At this time, the ion implantation is implanted into the junction region of the source / drain region and the gate electrode. At this time, the ion implantation energy of the second boron difluoride is about 1 to 20 KeV, and the dose is ion implanted at a slope of 2 × 10 15 to 1 × 10 16 ions / cm 2 and 4 to 9 °.

그런다음, 도 2e를 참조하면, 상기 이불화붕소로 이온 주입된 접합영역을 활성화하고, 상기 폴리 실리콘막(13)의 불소를 제거하기 위하여 2차 어닐링을 수행한다. 상기 어닐링은 접합영역에서의 누설의 원인이 되며 게이트 산화막을 악화시키는 불소 이온을 아웃-디퓨전하기 위해 저온 어닐링을 수행한다. 이 때, 붕소의 게이트 산화막으로의 확산을 최소화 하기 위하여 붕소의 거동이 시작되지 않는 온도 범위 즉, 700℃ 이하의 온도에서, 열처리 시간은 10 ~ 30초 이내로 수행하고, 온도상승비율은 30 ~ 50℃/sec로 유지하여 질소 분위기에서 어닐링을 진행한다. Next, referring to FIG. 2E, secondary annealing is performed to activate the junction region ion-implanted with boron difluoride and to remove fluorine in the polysilicon layer 13. The annealing causes leakage in the junction region and performs low temperature annealing to out-diffuse fluorine ions that worsen the gate oxide film. At this time, in order to minimize the diffusion of the boron into the gate oxide film, the heat treatment time is carried out within 10 ~ 30 seconds in the temperature range that the boron behavior does not start, that is, the temperature below 700 ℃, the temperature increase rate is 30 ~ 50 The annealing is carried out in a nitrogen atmosphere while maintaining the temperature at 占 폚 / sec.

이에 따라, 확산성이 뛰어난 붕소의 도우즈를 극대화한 p+폴리 실리콘막으로 구성된 게이트를 형성한다.As a result, a gate made of a p + polysilicon film in which the dose of boron excellent in diffusion is maximized is formed.

이상에서 자세히 설명한 바와같이, 본 발명은 도핑되지 않은 비정질 실리콘막에 제1 이불화 붕소를 이온 주입하고, 고온 열처리 공정을 수행하여 게이트 산화막쪽으로 붕소의 확산을 증가시키고, 누설의 원인이 되는 불소 이온을 아웃-디퓨전한다. 이 때, 고온 열처리 공정시 ramp-up rate을 100℃/sec로 하고, 처리 시간을 5 ~ 10sec로 하여 게이트 산화막으로의 붕소의 확산을 억제한다.As described in detail above, in the present invention, the first boron difluoride ion is implanted into the undoped amorphous silicon film, and the high temperature heat treatment process is performed to increase the diffusion of boron toward the gate oxide film and to cause leakage of fluorine ions. Out-diffusion. At this time, the diffusion of boron into the gate oxide film is suppressed by setting the ramp-up rate to 100 ° C / sec and processing time to 5 to 10 sec during the high temperature heat treatment process.

그리고나서, 제2 이불화 붕소를 반도체 기판 전면에 이온주입을 수행하고, 붕소 이온이 거동되지 않는 온도, 즉 700℃ 이하의 온도에서 저온 어닐링을 수행하 여 불소 이온을 아웃-디퓨전하여, 확산성이 뛰어난 붕소의 도우즈를 극대화한 p+폴리 실리콘막으로 구성된 게이트를 형성한다.Then, ion implantation of the second boron difluoride is performed on the entire surface of the semiconductor substrate, and low-temperature annealing is performed at a temperature at which boron ions do not behave, that is, at a temperature of 700 ° C. or lower, thereby out-diffusion of fluorine ions. A gate composed of a p + polysilicon film that maximizes this excellent boron dose is formed.

아울러, 반도체 메모리 소자가 경량화 및 소형화 됨에 따라 p_ 폴리 게이트를 사용함으로써 쇼트 채널 효과(short channel effect)와 같은 현상을 방지하기 위한 듀얼 게이트와 1G DRAM 급 이상의 고집적 소자에 적용할 수 있다.In addition, as the semiconductor memory device becomes lighter and smaller, it can be applied to dual gate and 1G DRAM or higher integrated devices to prevent phenomena such as short channel effect by using p_ poly gate.

Claims (6)

소자 분리막이 형성된 반도체 기판상에 게이트 산화막을 형성하는 단계; Forming a gate oxide film on the semiconductor substrate on which the device isolation film is formed; 상기 게이트 산화막 상부에 도핑되지 않은 비정질 실리콘막을 증착하는 단계; Depositing an undoped amorphous silicon film over the gate oxide film; 상기 비정질 실리콘막이 노출되고 접합 형성영역을 덮는 제1 감광막 패턴을 형성하는 단계; Forming a first photoresist pattern that exposes the amorphous silicon film and covers a junction formation region; 상기 결과물 전면상에 제1 이불화 붕소를 이온주입 하는 단계; Ion implanting a first boron difluoride onto the resultant entire surface; 상기 제1 감광막 패턴을 제거하고 이온 주입된 반도체 기판을 고온의 급속 어닐링 공정으로 수행하는 단계; Removing the first photoresist pattern and performing ion implanted semiconductor substrates at a high temperature rapid annealing process; 상기 반도체 기판 전면상에 제2 이불화 붕소를 이온주입 하는 단계; 및 Ion implanting a second boron difluoride on the entire surface of the semiconductor substrate; And 상기 결과물을 저온 어닐링을 수행하는 단계를 포함하여 구성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.And fabricating the resultant at low temperature annealing. 제 1항에 있어서, 상기 게이트 산화막은 질화 산화막이고, 상기 도핑되지 않은 비정질 실리콘막은 2000Å 이상의 두께로 증착하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.The method of claim 1, wherein the gate oxide film is a nitride oxide film, and the undoped amorphous silicon film is deposited to a thickness of 2000 GPa or more. 제 1항에 있어서, 상기 이불화 붕소의 이온주입 에너지는 바람직하게 1 ~ 20 KeV 정도이고, 도우즈는 1 ×1015 ~ 1 ×1016 ions/cm2 및 0°의 기울기로 이온 주입하는 것을 특지으로 하는 반도체 메모리 소자의 제조방법.The method of claim 1, wherein the boron difluoride ion implantation energy is preferably about 1 to 20 KeV, and the dose is ion implanted at a slope of 1 x 10 15 to 1 x 10 16 ions / cm 2 and 0 °. A method of manufacturing a semiconductor memory device, which is a feature. 제 1항에 있어서, 상기 고온의 급속 어닐링 공정은 바람직하게 1050℃ 이상의 온도, 온도상승비율은 100 ~ 150℃/sec로 유지하고, 질소 가스 분위기에서 5 ~ 10sec 정도의 열처리 시간으로 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.The method of claim 1, wherein the high temperature rapid annealing process is preferably performed at a temperature of 1050 ° C or higher and a temperature increase rate of 100 to 150 ° C / sec, and a heat treatment time of about 5 to 10sec in a nitrogen gas atmosphere. A method of manufacturing a semiconductor memory device. 제 1항에 있어서, 상기 제2 이불화 붕소의 이온 주입 에너지는 1 ~ 20KeV 정도이고, 도우즈는 2 ×1015 ~ 1 ×1016 ions/cm2 및 4 ~ 9°의 기울기로 이온 주입을 수행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.The method of claim 1, wherein the ion implantation energy of the second boron difluoride is about 1 ~ 20 KeV, the dose is 2 × 10 15 ~ 1 × 10 16 ions / cm 2 and the slope of 4 to 9 ° Method of manufacturing a semiconductor memory device, characterized in that performed. 제 1항에 있어서, 상기 저온 어닐링은 700℃ 이하의 온도에서, 열처리 시간은 10 ~ 30초 이내로 수행하고, 온도상승비율은 30 ~ 50℃/sec로 유지하고 질소 분위기에서 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.The method of claim 1, wherein the low temperature annealing is performed at a temperature of 700 ° C. or less, the heat treatment time is within 10 to 30 seconds, and the temperature increase rate is maintained at 30 to 50 ° C./sec, and the process is performed in a nitrogen atmosphere. Method of manufacturing a semiconductor memory device.
KR1020000036534A 2000-06-29 2000-06-29 Method for manufacturing semiconductor device KR100587050B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000036534A KR100587050B1 (en) 2000-06-29 2000-06-29 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000036534A KR100587050B1 (en) 2000-06-29 2000-06-29 Method for manufacturing semiconductor device

Publications (2)

Publication Number Publication Date
KR20020002092A KR20020002092A (en) 2002-01-09
KR100587050B1 true KR100587050B1 (en) 2006-06-07

Family

ID=19674868

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000036534A KR100587050B1 (en) 2000-06-29 2000-06-29 Method for manufacturing semiconductor device

Country Status (1)

Country Link
KR (1) KR100587050B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114005744A (en) * 2020-07-28 2022-02-01 长鑫存储技术有限公司 Method for forming semiconductor structure
US12087584B2 (en) 2020-07-28 2024-09-10 Changxin Memory Technologies, Inc. Method for forming semiconductor structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5565369A (en) * 1993-09-03 1996-10-15 United Microelectronics Corporation Method of making retarded DDD (double diffused drain) device structure
JPH0917998A (en) * 1995-06-28 1997-01-17 Sony Corp Mos transistor manufacturing method
JPH1065152A (en) * 1996-08-15 1998-03-06 Nec Corp Manufacturing method for semiconductor device
JP2000100746A (en) * 1998-09-18 2000-04-07 Nec Corp Forming of diffused layer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5565369A (en) * 1993-09-03 1996-10-15 United Microelectronics Corporation Method of making retarded DDD (double diffused drain) device structure
JPH0917998A (en) * 1995-06-28 1997-01-17 Sony Corp Mos transistor manufacturing method
JPH1065152A (en) * 1996-08-15 1998-03-06 Nec Corp Manufacturing method for semiconductor device
JP2000100746A (en) * 1998-09-18 2000-04-07 Nec Corp Forming of diffused layer

Also Published As

Publication number Publication date
KR20020002092A (en) 2002-01-09

Similar Documents

Publication Publication Date Title
KR100488546B1 (en) Method for manufacturing transistor
US5045486A (en) Transistor fabrication method
KR100203131B1 (en) A method for forming super low junction of semiconductor device
EP0459398B1 (en) Manufacturing method of a channel in MOS semiconductor devices
US6245603B1 (en) Manufacturing method for semiconductor device
JPH09186245A (en) Manufacture of semiconductor device
JP2007529891A (en) Field effect transistor and method of manufacturing field effect transistor
KR100587050B1 (en) Method for manufacturing semiconductor device
JP3249753B2 (en) Method for manufacturing semiconductor device
JP2700320B2 (en) Method for manufacturing semiconductor device
KR100370907B1 (en) Method for manufacturing semiconductor device
JP3311082B2 (en) Method for manufacturing semiconductor device
US6977207B2 (en) Method for fabricating dual-gate semiconductor device
US7022576B2 (en) Method of manufacturing a semiconductor device
KR100503743B1 (en) Method For Manufacturing Semiconductor Devices
KR100690996B1 (en) Method for manufacturing gate in semiconductor device
KR100604046B1 (en) Method for fabricating the semiconductor device
KR100232900B1 (en) Method of manufacturing semiconductor device
KR100604537B1 (en) Method for fabricating the semiconductor device
KR960011639B1 (en) Formation of shallow-junction using titanium silicide
KR100382556B1 (en) Method for manufacturing isolation of semiconductor device
KR20020002654A (en) Method for manufacturing semiconductor memory device
JPH06291140A (en) Fabrication of semiconductor device
KR20000045470A (en) Fabrication method of semiconductor device
JPH04354328A (en) Production of semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110429

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee