KR20000044558A - 텅스텐 폴리사이드 게이트 전극 형성방법 - Google Patents
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- 229910052721 tungsten Inorganic materials 0.000 title claims abstract description 29
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 title claims abstract description 27
- 239000010937 tungsten Substances 0.000 title claims abstract description 27
- 238000000034 method Methods 0.000 title claims abstract description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 21
- 229920005591 polysilicon Polymers 0.000 claims abstract description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 17
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 17
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 10
- 238000009792 diffusion process Methods 0.000 claims abstract description 9
- 125000001153 fluoro group Chemical group F* 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 claims description 3
- 238000011065 in-situ storage Methods 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 claims description 2
- 238000006243 chemical reaction Methods 0.000 abstract description 7
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 4
- 230000004888 barrier function Effects 0.000 abstract description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 abstract 2
- 230000006866 deterioration Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 125000004429 atom Chemical group 0.000 description 3
- 206010010144 Completed suicide Diseases 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
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Abstract
본 발명은 반도체 기술에 관한 것으로, 특히 텅스텐 실리사이드(silicide)/폴리실리콘(polysilicon) 적층 구조의 텅스텐 폴리사이드 게이트 전극 형성방법에 관한 것이며, 텅스텐막 내에 포함된 불소기의 확산에 의한 게이트 산화막 특성의 열화를 방지하며, 실리사이드화 반응에 의해 유발되는 게이트 전극에 대한 스트레스를 저감시킬 수 있는 텅스텐 폴리사이드 게이트 전극 형성방법을 제공하는데 그 목적이 있다. 본 발명은 도핑된 폴리실리콘막 상에 불소의 확산방지막으로서 실리콘산화막(SiO2)을 증착한 다음, 그 상부에 텅스텐막을 증착한다. 이때, 실리콘산화막의 두께를 20∼40Å 범위로 조절하는 것이 매우 중요하다. 즉, 40Å 이상의 두께로 증착하게 되면 텅스텐 실리사이드막 형성시 Si와 W의 반응을 유도하기가 어렵고, 20Å 이하의 두께로 증착하게 되면 불소기의 베리어(barrier)로서의 기능을 제대로 수행하지 못하게 된다.
Description
본 발명은 반도체 기술에 관한 것으로, 특히 텅스텐 실리사이드(silicide)/폴리실리콘(polysilicon) 적층 구조의 텅스텐 폴리사이드 게이트 전극 형성방법에 관한 것이다.
일반적으로, 모스 트랜지스터의 게이트 전극은 폴리실리콘막을 사용하여 형성하여 왔다. 그러나, 반도체 소자의 고집적화에 따라 게이트 전극을 비롯한 각종 패턴이 미세화 되고 있으며, 최근에는 0.15㎛ 선폭 이하까지 미세화가 진행되고 있다. 이에 따라, 통상적인 게이트 전극 형성시 사용되어 온 도핑된 폴리실리콘(doped polysilicon)은 그 자체의 높은 비저항 특성으로 인하여 지연 시간이 길어 빠른 동작을 요구하는 소자에 적용하기가 어려운 문제점이 있었다. 이러한 문제점은 반도체 장치의 고집적화에 따라 더욱 심각한 문제로 대두되고 있으며, 이를 개선하기 위하여 비저항이 낮은 텅스텐 실리사이드를 이용한 텅스텐 폴리사이드(polycide) 게이트 전극에 대한 관심이 증대되고 있다.
첨부된 도면 도 1a 내지 도 1c는 종래기술에 따른 텅스텐 폴리사이드 게이트 전극 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
종래기술에 따른 공정은 우선, 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 게이트 산화막(11)을 성장시키고, 그 상부에 도핑된 폴리실리콘막(12) 및 텅스텐막(13)을 차례로 증착한다.
계속하여, 도 1b에 도시된 바와 같이 열처리를 실시하여 텅스텐 실리사이드막(14)을 형성한다.
다음으로, 도 1c에 도시된 바와 같이 텅스텐 실리사이드막(14) 및 도핑된 폴리실리콘막(12)을 선택 식각하여 게이트 전극을 패터닝한다.
통상적으로, 텅스텐막(13)은 WF6가스를 소오스 가스로 하여 증착하게 된다. 따라서, 텅스텐막(13) 내에는 반응 부산물로 불소(F)기를 포함하게 된다. 이와 같이 텅스텐막(13) 내에 포함된 불소기는 후속 열공정시 도핑된 폴리실리콘막(12) 및 게이트 산화막(11)으로 확산되어 게이트 산화막(11)에 결함을 유발하고, 게이트 산화막 특성(gate oxide integrity, GOI)을 열화시키는 문제점이 있었다. 이러한 게이트 산화막 특성의 열화는 반도체 소자의 신뢰도를 저하시키는 요인이 되고 있다.
또한, 열처리시 폴리실리콘막(12)의 1/2 정도가 실리사이드화 되므로, 게이트 전극에 스트레스(stress)를 증가시켜 수율을 저하시키는 문제점이 있었다.
본 발명은 텅스텐막 내에 포함된 불소기의 확산에 의한 게이트 산화막 특성의 열화를 방지하며, 실리사이드화 반응에 의해 유발되는 게이트 전극에 대한 스트레스를 저감시킬 수 있는 텅스텐 폴리사이드 게이트 전극 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래기술에 따른 텅스텐 폴리사이드 게이트 전극 형성 공정도.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 텅스텐 폴리사이드 게이트 전극 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 실리콘 기판 21 : 게이트 산화막
22 : 폴리실리콘막 23 : 실리콘산화막
24 : 텅스텐막 25 : 텅스텐 실리사이드막
본 발명은 도핑된 폴리실리콘막 상에 불소의 확산방지막으로서 실리콘산화막(SiO2)을 증착한 다음, 그 상부에 텅스텐막을 증착한다. 이때, 실리콘산화막의 두께를 20∼40Å 범위로 조절하는 것이 매우 중요하다. 즉, 40Å 이상의 두께로 증착하게 되면 텅스텐 실리사이드막 형성시 Si와 W의 반응을 유도하기가 어렵고, 20Å 이하의 두께로 증착하게 되면 불소기의 베리어(barrier)로서의 기능을 제대로 수행하지 못하게 된다.
상기 기술적 과제를 달성하기 위하여 본 발명으로부터 제공되는 특징적인 텅스텐 폴리사이드 게이트 전극 형성방법은, 반도체 기판 상에 게이트 절연막을 형성하는 제1 단계; 상기 게이트 절연막 상에 폴리실리콘막을 형성하는 제2 단계; 상기 폴리실리콘막 상에 불소기의 확산을 방지하기 위한 실리콘산화막을 형성하는 제3 단계; 상기 실리콘산화막 상에 텅스텐막을 형성하는 제4 단계; 및 열처리를 실시하여 텅스텐 실리사이드막을 형성하는 제5 단계를 포함하여 이루어진다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 텅스텐 폴리사이드 게이트 전극 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따른 공정은, 우선 도 2a에 도시된 바와 같이 실리콘 기판(20) 상에 70∼120Å 두께의 게이트 산화막(21)을 성장시키고, 그 상부에 1500∼2000Å 두께의 폴리실리콘막(22)을 증착한 다음, POCl3도핑을 실시한다.
다음으로, 도 2b에 도시된 바와 같이 폴리실리콘막(22) 상에 실리콘산화막(23)을 20∼40Å 두께로 증착한 다음, 그 상부에 텅스텐막(24)을 1500Å 정도의 두께로 증착한다.
이어서, 도 2c에 도시된 바와 같이 850℃ 이상의 온도에서 약 20분간 열처리를 실시하여 텅스텐 실리사이드막(25)을 형성한다. 이때, 실리콘산화막(23)이 불소기의 확산방지막으로 작용하게 되며, 실리콘산화막(23)의 두께가 Si와 W의 반응을 유도하기에 충분한 두께이므로 실리사이드 반응에는 문제가 없다.
끝으로, 도 2d에 도시된 바와 같이 게이트 마스크(도시되지 않음)를 사용한 선택 식각을 통해 게이트 전극을 패터닝한다.
상기와 같은 공정을 진행하면 실리콘산화막(23)이 텅스텐막(24) 내에 포함된 불소기의 확산을 방지하여 불소기의 확산에 의한 게이트 산화막 특성의 열화를 방지하며, 또한 실리콘산화막(23)의 Si 원자와 W 원자의 반응에 의해 폴리실리콘막(22)의 Si 원자 소모가 줄어들게 되어 실리사이드화에 의한 게이트 전극에 대한 스트레스가 감소된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예를 들어, 전술한 실시예에서는 폴리실리콘막의 도핑 방법으로 POCl3도핑을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 이온주입, 인-시츄(in-situ) 도핑 등을 사용하여 폴리실리콘막을 도핑하는 경우에도 적용될 수 있다.
전술한 본 발명은 불소기의 확산에 의한 게이트 산화막의 특성 저하를 방지하는 효과가 있으며, 실리사이드화에 따른 폴리실리콘막의 잠식률을 낮추어 게이트 전극에 대한 스트레스를 저감시키는 효과가 있다. 이에 따라 본 발명은 반도체 소자의 신뢰도 및 수율을 개선하는 효과를 기대할 수 있다.
Claims (3)
- 반도체 기판 상에 게이트 절연막을 형성하는 제1 단계;상기 게이트 절연막 상에 폴리실리콘막을 형성하는 제2 단계;상기 폴리실리콘막 상에 불소기의 확산을 방지하기 위한 실리콘산화막을 형성하는 제3 단계;상기 실리콘산화막 상에 텅스텐막을 형성하는 제4 단계; 및열처리를 실시하여 텅스텐 실리사이드막을 형성하는 제5 단계를 포함하여 이루어진 텅스텐 폴리사이드 게이트 전극 형성방법.
- 제 1 항에 있어서,상기 실리콘산화막이,20∼40Å 두께인 것을 특징으로 하는 텅스텐 폴리사이드 게이트 전극 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 폴리실리콘막이,POCl3도핑법, 이온주입법, 인-시츄 도핑법 중 어느 하나의 방법을 사용하여 도핑된 것을 특징으로 하는 텅스텐 폴리사이드 게이트 전극 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061057A KR100321720B1 (ko) | 1998-12-30 | 1998-12-30 | 텅스텐폴리사이드구조를가진모스트랜지스터의게이트전극형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061057A KR100321720B1 (ko) | 1998-12-30 | 1998-12-30 | 텅스텐폴리사이드구조를가진모스트랜지스터의게이트전극형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000044558A true KR20000044558A (ko) | 2000-07-15 |
| KR100321720B1 KR100321720B1 (ko) | 2002-03-08 |
Family
ID=19567813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980061057A KR100321720B1 (ko) | 1998-12-30 | 1998-12-30 | 텅스텐폴리사이드구조를가진모스트랜지스터의게이트전극형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100321720B1 (ko) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08195359A (ja) * | 1995-01-17 | 1996-07-30 | Nippon Telegr & Teleph Corp <Ntt> | 半導体デバイスとその製造方法 |
-
1998
- 1998-12-30 KR KR1019980061057A patent/KR100321720B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100321720B1 (ko) | 2002-03-08 |
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| FPAY | Annual fee payment |
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