KR20000040111A - 반도체 소자의 게이트 형성방법 - Google Patents
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Abstract
본 발명은 코발트 실리사이드막의 반사를 비교적 낮은 공정비용으로 효과적으로 방지할 수 있는 반도체 소자의 게이트 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 게이트 형성방법은 반도체 기판 게이트 산화막, 폴리실리콘막, 제 1 전이금속막 및, 제 2 전이금속막을 순차적으로 형성하는 단계; 제 2 전이금속막 상에 제 2 전이금속막의 반사를 방지하기 위하여 티타늄 질화막을 형성하는 단계; 티타늄 질화막, 제 2 전이금속막, 제 1 전이금속막, 및 폴리실리콘막을 게이트의 형태로 패터닝하는 단계; 결과물 구조의 기판을 제 1 열처리하여 폴리실리콘막, 제 1 전이금속막 및 제 2 전이금속막의 적층구조를 폴리실리콘막, 제 2 전이금속 실리콘막, 및 제 2 전이금속-제 1 전이금속-실리콘막의 적층구조로 변형하는 단계; 티타늄 질화막과 상기 제 2 전이금속-제 1 전이금속-실리콘막의 3상 구조를 제거하는 단계; 및, 결과물 구조의 기판을 제 2 열처리하여 제 2 전이금속 실리콘막을 제 2 전이금속 실리사이드막으로 변형시키는 단계를 포함하는 것을 특징으로 한다. 바람직하게, 제 1 전이금속은 티타늄이고, 제 2 전이금속은 코발트이다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 코발트 실리사이드층을 이용한 반도체 소자의 게이트 형성방법에 관한 것이다.
일반적으로, 게이트는 모스 트랜지스터를 셀렉팅하는 전극으로서, 낮은 면저항 값을 갖는 것이 중요하다. 이에 대하여, 고집적 반도체 소자에서는 게이트를 도핑된 실리콘막 상부에 텅스텐 실리사이드막을 적층한 폴리사이드 구조로 형성하였다. 한편, 최근에는 텅스텐 실리사이드막보다 낮은 저항을 갖는 코발트 실리사이드막(CoSi2)을 이용하여 게이트를 형성하였다. 예컨대, 텅스텐 실리사이드막의 비저항은 ∼80μΩ·㎝인 반면 코발트 실리사이드는 18μΩ·㎝이다. 이러한 코발트 실리사이드막은 티타늄(Ti)과 코발트(Co)의 이중막을 이용하여 형성하기 때문에, 티타늄 실리사이드(TiSi2)보다 우수한 열적 안정성을 갖는다.
그러나, 티타늄과 코발트의 이중막으로 코발트 실리사이드막을 형성하게 되면, 코발트막에 의한 높은 반사율에 의해 마스크 작업시 불량이 야기되어, 게이트의 CD(Critical Dimension) 변동이 발생되어, 결국 소자의 특성이 저하된다. 이에 대하여 종래에는 코발트 실리사이드막 상부에 마스크 산화막과 PE-CVD(Plasm Enhanced-Chemical Vapor Deposition) 산화막을 적층하여, 포토리소그라피 시 코발트 실리사이드막의 반사를 방지하였다. 그러나, 두층의 산화막의 각각 형성해야 하기 때문에, 공정비용이 높을 뿐만 아니라, 게이트의 토폴로지가 증가하는 또 다른 문제가 야기된다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 코발트 실리사이드막의 반사를 비교적 낮은 공정비용으로 효과적으로 방지할 수 있는 반도체 소자의 게이트 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 단면도이다.
〔도면의 주요 부분에 대한 부호의 설명〕
10 : 반도체 기판 11 : 필드 산화막
12 : 게이트 산화막 13 : 도핑된 폴리실리콘막
14 : 티타늄막 15 : 코발트막
16 : 티타늄 질화막 14A : 코발트 실리콘막
15A : 코발트-티타늄-실리콘막
14B : 코발트 실리사이드막
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 게이트 형성방법은 반도체 기판 게이트 산화막, 폴리실리콘막, 제 1 전이금속막 및, 제 2 전이금속막을 순차적으로 형성하는 단계; 제 2 전이금속막 상에 제 2 전이금속막의 반사를 방지하기 위하여 티타늄 질화막을 형성하는 단계; 티타늄 질화막, 제 2 전이금속막, 제 1 전이금속막, 및 폴리실리콘막을 게이트의 형태로 패터닝하는 단계; 결과물 구조의 기판을 제 1 열처리하여 폴리실리콘막, 제 1 전이금속막 및 제 2 전이금속막의 적층구조를 폴리실리콘막, 제 2 전이금속 실리콘막, 및 제 2 전이금속-제 1 전이금속-실리콘막의 적층구조로 변형하는 단계; 티타늄 질화막과 상기 제 2 전이금속-제 1 전이금속-실리콘막의 3상 구조를 제거하는 단계; 및, 결과물 구조의 기판을 제 2 열처리하여 제 2 전이금속 실리콘막을 제 2 전이금속 실리사이드막으로 변형시키는 단계를 포함하는 것을 특징으로 한다.
본 실시예에서, 제 1 전이금속은 티타늄이고, 제 2 전이금속은 코발트이다.
또한, 티타늄 질화막은 25 내지 400 ℃의 온도와 3 내지 20mTorr이하의 압력에서 스퍼터링 방식으로 500 내지 1,000Å의 두께로 형성한다. 또한, 제 1 열처리는 급속 열처리 공정으로 700 내지 1,000℃의 온도에서 5 내지 60초 이하의 시간동안 진행하고, 티타늄 질화막과 상기 제 2 전이금속-제 1 전이금속-실리콘막의 3상 구조를 제거하는 단계는 피라나 및 SC1 처리로 진행하며, 제 2 열처리는 급속 열처리 공정으로 진행한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 공지된 LOCOS(LOCal Oxidation of Silicon) 기술로 필드 산화막(11)을 형성한다. 그런 다음, 필드 산화막(11)이 형성된 기판(10) 전면에 게이트 산화막(12), 도핑된 폴리실리콘막(13)을 순차적으로 형성하고, 몰리브덴, 탄탈륨, 티타늄, 텅스텐, 코발트, 니켈, 백금등의 전이금속에서 선택되는 하나의 제 1 금속, 바람직하게 티타늄막(14)과, 상기한 전이금속에서 선택되는 하나의 제 2 금속, 바람직하게 코발트막(15)을 순차적으로 형성한다. 여기서, 코발트막(15)이 실리콘에 대한 열안정성이 티타늄막(14)보다 우수하기 때문에, 코발트막(15)을 티타늄막(14) 상부에 형성한다. 또한, 도핑된 폴리실리콘막(13)은 500 내지 650℃의 온도와 80mTorr 이하의 압력에서 소오스 개스로서 PH3와 SiH4개스를 이용하여 증착하고, 코발트막(15)은 25 내지 400℃이하의 온도와 3 내지 20mTorr 이하의 압력에서 스퍼터링 방식으로 증착한다. 또한, 티타늄막(14)은 25 내지 400℃ 이하의 온도와 3 내지 20mTorr 이하의 압력에서 스퍼터링 방식으로 증착한다.
그리고 나서, 도 1b에 도시된 바와 같이 코발트막(15) 상에 코발트막(15)의 반사를 방지하기 위하여, 예컨대 365nm의 파장에서 반사도가 0.20 내지 0.3인 ARC(Anti-Reflective Coating)막으로서 티타늄 질화막(TiN; 16)을 증착한다. 티타늄 질화막(16)은 25 내지 400 ℃ 이하의 온도와 3 내지 20mTorr이하의 압력에서 스퍼터링 방식으로 500 내지 1,000Å의 두께로 형성한다.
그 후, 도 1c에 도시된 바와 같이, 코발트막(15) 상에 포토리소그라피로 포토레지스트막 패턴(17)을 형성한다. 즉, 포토레지스트막을 1.8 내지 2.0㎛의 두께로 도포한 후 노광 및 현상하여 형성한다. 이때, 코발트막(15) 상부에 형성된 티타늄 질화막(16)에 의해, 노광시 코발트막(15)의 반사가 방지된다.
도 1d를 참조하면, 포토레지스트막 패턴(17)을 식각 마스크로하여 티타늄 질화막(16), 코발트막(15), 티타늄막(14), 및 도핑된 폴리실리콘막(13)을 식각하고, 공지된 방법으로 포토레지스트막 패턴(17)을 제거한다. 그런 다음, 도 1d의 구조를 제 1 열처리하여, 도 1e에 도시된 바와 같이, 도핑된 폴리실리콘막(13)/티타늄막(14)/코발트막(15)의 적층구조를 도핑된 폴리실리콘막(13)/코발트 실리콘막(CoSi; 14A)/코발트-티타늄-실리콘막(15A)의 적층구조로 변형시킨다. 바람직하게, 제 1 열처리는 급속 열처리 공정(Rapid Thermal Processing; RTP)으로 700 내지 1,000℃의 온도에서 5 내지 60초 이하의 시간동안 진행한다.
그리고 나서, 피라나(piranha) 및 SC1 처리를 진행하여, 도 1f에 도시된 바와 같이, 상기한 코발트-티타늄-실리콘막(15A)의 3상(3-phase) 구조를 제거함과 동시에 티타늄 질화막(16)을 제거함으로써, 게이트의 토폴로지를 완화시킨다. 여기서, 피라냐 처리는 H2SO4＋H2O2의 혼합용액을 이용하여 70 내지 150℃의 온도에서 1내지 30분 이내로 진행하고, SC1 처리는 NH4OH＋H2O2＋H2O2의 혼합용액을 이용하여 25 내지 400℃의 온도에서 1 내지 30분 이내로 진행한다.
그 후, 도 1f의 구조를 RTP로 제 2 열처리하여, 도 1g에 도시된 바와 같이, 코발트 실리콘막(14A)을 코발트 실리사이드막(14B)으로 변형시켜, 게이트를 완성한다.
상기한 본 발명에 의하면, 코발트 실리사이드층을 적용한 반도체 소자의 게이트 형성시, 코발트막 상부에 티타늄 질화막을 형성하여, 포토리소그라피에 의한 코발트막의 반사가 방지될 뿐만 아니라 공정비용이 감소된다. 또한, 코발트 실리사이드막의 형성을 위하여 진행되는 피라나와 SC1처리에 의해 티타늄 질화막이 제거되기 때문에, 게이트 토폴로지를 완화시킬 수 있게 된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (9)
- 반도체 기판 게이트 산화막, 폴리실리콘막, 제 1 전이금속막 및, 제 2 전이금속막을 순차적으로 형성하는 단계;상기 제 2 전이금속막 상에 상기 제 2 전이금속막의 반사를 방지하기 위하여 티타늄 질화막을 형성하는 단계;상기 티타늄 질화막, 제 2 전이금속막, 제 1 전이금속막, 및 폴리실리콘막을 게이트의 형태로 패터닝하는 단계;상기 결과물 구조의 기판을 제 1 열처리하여 폴리실리콘막, 제 1 전이금속막 및 제 2 전이금속막의 적층구조를 폴리실리콘막, 제 2 전이금속 실리콘막, 및 제 2 전이금속-제 1 전이금속-실리콘막의 적층구조로 변형하는 단계;상기 티타늄 질화막과 상기 제 2 전이금속-제 1 전이금속-실리콘막의 3상 구조를 제거하는 단계; 및,상기 결과물 구조의 기판을 제 2 열처리하여 상기 제 2 전이금속 실리콘막을 제 2 전이금속 실리사이드막으로 변형시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 제 1 전이금속은 티타늄이고, 제 2 전이금속은 코발트인 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 2 항에 있어서, 상기 티타늄막과 코발트막은 25 내지 400℃의 온도와 5 내지 20mTorr 이하의 압력에서 스퍼터링 방식으로 증착하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 티타늄 질화막은 500 내지 1,000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 1 열처리는 급속 열처리 공정으로 700 내지 1,000℃의 온도에서 60초 이하의 시간동안 진행하는 것을 특징으로 하는 반도체 소자이 게이트 형성방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 티타늄 질화막과 상기 제 2 전이금속-제 1 전이금속-실리콘막의 3상 구조를 제거하는 단계는 피라나 및 SC1 처리로 진행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 6 항에 있어서, 상기 피라나 처리는 H2SO4＋H2O2의 혼합용액을 이용하여 70 내지 150℃의 온도에서 1 내지 30분 이내로 진행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 6 항에 있어서, 상기 SC1 처리는 NH4OH＋H2O2＋H2O2의 혼합용액을 이용하여 25 내지 40℃의 온도에서 1 내지 30분 이내로 진행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 제 2 열처리는 급속 열처리 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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Cited By (1)
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|---|---|---|---|---|
| KR100869913B1 (ko) * | 2001-09-27 | 2008-11-21 | 에이저 시스템즈 인크 | 산화물/질화 실리콘 계면 하부 구조를 개선하기 위한 방법 및 구조 |
-
1998
- 1998-12-17 KR KR1019980055663A patent/KR100286774B1/ko not_active IP Right Cessation
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| KR100869913B1 (ko) * | 2001-09-27 | 2008-11-21 | 에이저 시스템즈 인크 | 산화물/질화 실리콘 계면 하부 구조를 개선하기 위한 방법 및 구조 |
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