KR20000035683A - 범프를 갖는 금속 호일, 금속 호일을 갖는 회로 기판 및회로 기판을 갖는 반도체 장치 - Google Patents

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오가와요시히꼬
고지마노리오
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모기 쥰이찌
신꼬오덴기 고교 가부시키가이샤
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Abstract

본 발명은 면 실장형 디바이스의 일 면 상에 형성된 접속 전극에 전기적으로 접속된 범프가 상기 접속 전극과 동일 평면 배치로 배치되어, 금속 호일 시트의 일 면 상에 돌출되고, 상기 금속 호일 시트 상에 상기 범프에 서로 전기적으로 접속된 배선 패턴이 형성되고, 상기 범프를 갖는 금속 호일 시트의 일 면 상에 절연 접착제 층이 접착되는 구성의 단층 또는 다층 회로 기판이 상기 절연 접착제 층에 의해 상기 면 실장형 디바이스의 일 면 상에 접착되고, 상기 범프의 단부는 각각 상기 접속 전극에 접촉되는 것을 특징으로 하는 반도체 장치에 관한 것이다.

Description

범프를 갖는 금속 호일, 금속 호일을 갖는 회로 기판 및 회로 기판을 갖는 반도체 장치{METAL FOIL HAVING BUMPS, CIRCUIT SUBSTRATE HAVING THE METAL FOIL, AND SEMICONDUCTOR DEVICE HAVING THE CIRCUIT SUBSTRATE}
본 발명은 반도체 칩 제조용으로 사용되는 범프를 갖는 금속 호일, 금속 호일을 갖는 회로 기판 및 회로 기판을 갖는 반도체 장치에 관한 것이다.
칩 사이즈 패키지는 반도체 칩과 거의 크기가 같은 반도체 장치이다. 그러므로, 칩 사이즈 패키지는 실장 면적을 현저하게 저감할 수 있는 특징이 있다. 칩 사이즈 패키지에서는, 실장 기판과 반도체 칩 사이에서 발생하는 열 응력을 저감하는 배치를 할 필요가 있다. 따라서, 열 응력을 저감하는 여러 가지 배치가 제안되고 있다.
반도체 칩의 전극 단자는 매우 미세하며, 조밀하게 배치된다. 한편, 땜납 볼 등의 외부 접속 단자는 전극 단자보다 크다. 그러므로, 외부 접속 단자는 배치 간격이 전극 단자의 배치 간격보다 넓게 배치할 필요가 있고, 통상 외부 접속 단자는 전극 단자 탑재면 전체에 걸쳐 영역 배치(area array)형으로 배치된다.
도22는 반도체 칩(10)의 전극 단자(12)의 배치 예를 나타내고, 또한 땜납 볼 등의 외부 접속 단자가 접합되는 단자(14)의 배치 예를 나타낸 도면이다. 랜드(14)는 배치 간격이 전극 단자(12)의 배치 간격보다 넓게 배치되고, 전극 단자(12)와 랜드(14)는 배선부(16)에 의해 서로 전기적으로 접속된다.
랜드(14)가 외부 접속 단자에 접속될 경우, 예를 들어 금속 포스트(post)가 랜드(14) 상에 수직으로 접착되고, 외부 접속 단자가 금속 포스트의 전단부에 접합되는 구성의 쿠션 기능을 갖는 배치를 채택하는 것이 보통이다. 또한, 하기 배치도 채택된다. 반도체 칩의 전극 단자 탑재면 상에는 열 응력을 저감하는 버퍼 층이 구비되고, 버퍼 층을 개재하여 접착되는 배선 패턴막의 랜드가 땜납 볼 등의 외부 접속 단자에 접합됨으로써, 쿠션 기능을 제공할 수 있다.
플립 칩형 반도체 칩을 실장한 회로 기판의 경우, 또는 칩 사이즈 패키지 등의 면 실장형 디바이스를 실장한 실장 기판의 경우, 땜납 범프 등의 접속 전극은 조밀하게 배치된다. 그러므로, 배선 층을 단층으로 형성할 경우 배선 패턴에 모든 접속 전극을 전기적으로 접속할 수 없게 된다. 이러한 이유 때문에, 상기의 경우 배선 패턴을 다층으로 형성한다.
회로 기판을 다층으로 형성하기 위해서, 다층을 형성할 수 있도록 절연 층이 연속적으로 적층되는 동안, 절연 층 사이에 삽입되는 배선 패턴이 서로 전기적으로 접속되는 빌드업(buildup) 방법이 제공된다. 또한, 비어(via)와 배선 패턴이 미리 형성된 다층 회로 기판이 서로 적층됨으로써 다층을 형성할 수 있는 방법도 제공된다.
이 때, 칩 사이즈 패키지 등의 미세한 패턴을 갖는 반도체 장치를 제조하기 위하여, 고정밀도로 가공할 필요가 있다.
예를 들어 소정 패턴을 갖는 접속 전극을 형성하도록 반도체 칩의 전극 단자 탑재면 상에 배선이 행해지고, 외부 접속 단자가 접속 전극에 접합될 경우, 외부 접속 단자를 지지하는 금속 포스트가 형성되는 미세 가공을 행할 필요가 있다. 버퍼 층으로도 사용되는 배선 패턴을 갖는 절연 층이 반도체 칩의 전극 단자 탑재면 상에 형성될 경우, 반도체 칩의 전극 단자를 배선 패턴에 전기적으로 접속하는 와이어 본딩 공정 또는 리드 본딩 공정을 제공할 필요가 있다.
본 발명은 반도체 칩, 칩 사이즈 패키지 등의 면 실장형 디바이스가 실장될 경우 발생하는 상기 문제를 해결하기 위하여 이루어진 것이다.
본 발명의 목적은 전극 단자와 전기적으로 접속되는 외부 접속 단자가 반도체 칩의 전극 단자 탑재면 상에 형성될 경우라도, 외부 접속 단자와 접속 전극이 서로 전기적으로 접속될 수 있는 실장 구조를 쉽게 얻을 수 있는 범프를 갖는 금속 호일 시트, 금속 호일 시트를 갖는 회로 기판 및 회로 기판을 갖는 반도체 장치를 제공하는 것이다.
도1은 반도체 장치의 일 실시예를 나타낸 단면도.
도2는 반도체 장치의 다른 실시예를 나타낸 단면도.
도3은 반도체 장치의 또 다른 실시예를 나타낸 단면도.
도4는 범프를 갖는 금속 호일 시트의 일 실시예를 나타낸 단면도.
도5는 범프를 갖는 금속 호일 시트의 다른 실시예를 나타낸 단면도.
도6은 범프를 갖는 금속 호일 시트의 또 다른 실시예를 나타낸 단면도.
도7은 범프를 갖는 금속 호일 시트의 또 다른 실시예를 나타낸 단면도.
도8은 범프의 평면 배치를 나타낸 평면도.
도9는 범프, 랜드 및 배선 패턴의 평면 배치를 나타낸 평면도.
도10a1 ~ 도10d2는 범프의 예를 나타낸 투시도 및 단면도.
도11a1 ~ 도10d2는 범프의 다른 예를 나타낸 투시도 및 단면도.
도12a1 ~ 도12c는 범프의 또 다른 예를 나타낸 투시도 및 단면도.
도13은 회로 기판의 일 실시예를 나타낸 단면도.
도14는 회로 기판의 다른 실시예를 나타낸 단면도.
도15는 회로 기판의 또 다른 실시예를 나타낸 단면도.
도16은 회로 기판의 또 다른 실시예를 나타낸 단면도.
도17은 회로 기판의 또 다른 실시예를 나타낸 단면도.
도18은 다층 회로 기판의 일 실시예를 나타낸 단면도.
도19a1 ~ 도19c는 반도체 장치의 제조 방법을 나타낸 개략 설명도.
도20은 반도체 장치의 다른 실시예를 나타낸 단면도.
도21은 반도체 장치의 또 다른 실시예를 나타낸 단면도.
도22는 반도체 칩의 전극 단자 및 랜드의 배치를 나타낸 개략 설명도.
상기 목적을 달성하기 위하여, 본 발명은 다음과 같이 구성된다.
본 발명은 반도체 칩 또는 칩 사이즈 패키지 등의 면 실장형 디바이스의 일 면 상에 형성된 접속 전극에 전기적으로 접속된 범프가 상기 접속 전극과 동일 평면 배치로 배치되어, 금속 호일 시트의 일 면 상에 돌출된 것을 특징으로 하는 범프를 갖는 금속 호일 시트를 제공한다.
또한, 본 발명은 상기 범프에 각각 대응하는 외부 접속 단자가 접합되는 랜드가 상기 금속 호일 시트의 다른 면 상에 형성된 범프를 갖는 금속 호일 시트를 제공한다.
또한, 본 발명은 배선 패턴이 상기 범프를 상기 외부 접속 단자가 접합되는 랜드에 서로 전기적으로 접속하도록 형성되어, 인접한 배선 패턴을 접합하는 지지물 상에 지지되는 범프를 갖는 금속 호일 시트를 제공한다.
또한, 본 발명은 상기 범프에 각각 대응하는 외부 접속 단자가 상기 금속 호일 시트의 다른 면 상에 돌출하여 형성된 범프를 갖는 금속 호일 시트를 제공한다.
또한, 본 발명은 배선 패턴이 상기 범프를 상기 외부 접속 단자에 서로 전기적으로 접속하도록 형성되어, 인접한 배선 패턴을 접합하는 지지물 상에 지지된 범프를 갖는 금속 호일 시트를 제공한다.
또한, 본 발명은 상기 외부 접속 단자가 상기 금속 호일 시트와 다른 도전재로 형성된 범프를 갖는 금속 호일 시트를 제공한다.
또한, 본 발명은 상기 금속 호일 시트의 일 면 상에 절연 접착제 층이 형성된 범프를 갖는 금속 호일 시트를 제공한다.
또한, 본 발명은 상기 범프의 단부가 상기 절연 접착제 층의 표면으로부터 돌출된 범프를 갖는 금속 호일 시트를 제공한다.
또한, 본 발명은 상기 금속 호일 시트의 다른 면 상에 캐리어 테이프가 접착된 범프를 갖는 금속 호일 시트를 제공한다.
또한, 본 발명은 반도체 칩 또는 칩 사이즈 패키지 등의 면 실장형 디바이스의 일 면 상에 형성된 접속 전극에 전기적으로 접속된 범프가 상기 접속 전극과 동일 평면 배치로 배치되어, 금속 호일 시트의 일 면 상에 돌출되고, 상기 금속 호일 시트 상에 상기 범프에 서로 전기적으로 접속된 배선 패턴이 형성되고, 상기 범프를 갖는 금속 호일 시트의 일 면 상에 절연 접착제 층이 접착된 것을 특징으로 하는 단층 또는 다층 회로 기판을 제공한다.
또한, 본 발명은 상기 배선 패턴은 상기 범프의 기부에서 상기 외부 접속 단자가 접합되는 랜드를 갖는 섬 형상의 배선 패턴인 단층 또는 다층 회로 기판을 제공한다.
또한, 본 발명은 상기 배선 패턴은 상기 범프의 타단 상에 상기 외부 접속 단자가 접합되는 랜드를 갖는 배선 패턴인 단층 또는 다층 회로 기판을 제공한다.
또한, 본 발명은 반도체 칩 또는 칩 사이즈 패키지 등의 면 실장형 디바이스의 일 면 상에 형성된 접속 전극에 전기적으로 접속된 범프가 상기 접속 전극과 동일 평면 배치로 배치되어, 금속 호일 시트의 일 면 상에 돌출되고, 상기 범프에 각각 대응하는 외부 접속 단자가 상기 금속 호일 시트의 다른 면 상에 돌출되고, 상기 금속 호일 시트 상에 상기 범프를 상기 외부 접속 단자에 서로 전기적으로 접속하는 배선 패턴이 형성되고, 상기 범프를 갖는 금속 호일 시트의 일 면 상에 절연 접착제 층이 접착된 것을 특징으로 하는 단층 또는 다층 회로 기판을 제공한다.
또한, 본 발명은 상기 외부 접속 단자가 상기 금속 호일 시트와 다른 도전재로 형성된 단층 또는 다층 회로 기판을 제공한다.
또한, 본 발명은 상기 도전재가 도전성 페이스트로 형성된 단층 또는 다층 회로 기판을 제공한다.
또한, 본 발명은 상기 범프의 단부가 상기 절연 접착제 층의 표면으로부터 돌출된 단층 또는 다층 회로 기판을 제공한다.
또한, 본 발명은 반도체 칩 또는 칩 사이즈 패키지 등의 면 실장형 디바이스의 일 면 상에 형성된 접속 전극에 전기적으로 접속된 범프가 상기 접속 전극과 동일 평면 배치로 배치되어, 금속 호일 시트의 일 면 상에 돌출되고, 상기 금속 호일 시트 상에 상기 범프에 서로 전기적으로 접속된 배선 패턴이 형성되고, 상기 범프를 갖는 금속 호일 시트의 일 면 상에 절연 접착제 층이 접착되는 구성의 단층 또는 다층 회로 기판이 상기 절연 접착제 층에 의해 상기 면 실장형 디바이스의 일 면 상에 접착되고, 상기 범프의 단부는 각각 상기 접속 전극에 접촉되는 것을 특징으로 하는 반도체 장치를 제공한다.
또한, 본 발명은 상기 배선 패턴은 상기 범프의 기부에서 상기 외부 접속 단자가 접합되는 랜드를 갖는 섬 형상의 배선 패턴인 반도체 장치를 제공한다.
또한, 본 발명은 상기 배선 패턴은 상기 범프의 타단 상에 상기 외부 접속 단자가 접합되는 랜드를 갖는 배선 패턴인 반도체 장치를 제공한다.
또한, 본 발명은 상기 랜드에 상기 외부 접속 단자가 접합된 반도체 장치를 제공한다.
또한, 본 발명은 반도체 칩 또는 칩 사이즈 패키지 등의 면 실장형 디바이스의 일 면 상에 형성된 접속 전극에 전기적으로 접속된 범프가 상기 접속 전극과 동일 평면 배치로 배치되어, 금속 호일 시트의 일 면 상에 돌출되고, 상기 금속 호일 시트 상에 상기 범프를 외부 접속 단자에 서로 전기적으로 접속하는 배선 패턴이 형성되고, 상기 외부 접속 단자는 상기 범프에 각각 대응되며, 상기 금속 호일 시트의 다른 면 상에 돌출되고, 상기 범프를 갖는 금속 호일 시트의 일 면 상에 절연 접착제 층이 접착되는 구성의 단층 또는 다층 회로 기판이 상기 절연 접착제 층에 의해 상기 면 실장형 디바이스의 일 면 상에 접착되고, 상기 범프의 단부는 각각 상기 접속 전극에 접촉되는 것을 특징으로 하는 반도체 장치를 제공한다.
또한, 본 발명은 상기 외부 접속 단자의 외측은 땜납으로 도금된 반도체 장치를 제공한다.
또한, 본 발명은 상기 외부 접속 단자가 상기 금속 호일 시트와 다른 도전재로 형성된 반도체 장치를 제공한다.
(실시예)
이하 도면을 참조하여, 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
도1 ~ 도3은 각각 범프를 갖는 금속 호일 시트(20)를 사용하여 제조한 반도체 장치의 배치를 나타낸 단면도이다.
도1은 범프를 갖는 금속 호일 시트(20)가 접착제 층(18)을 개재하여 반도체 칩(10)의 표면을 지지하는 전극 단자 상에 접착되도록 제조한 반도체 장치를 나타낸 단면도이다. 반도체 장치에 사용된 범프를 갖는 금속 호일 시트(20)는 범프(22)가 전극 단자 탑재면 상에 형성된 전극 단자(12)와 동일한 평면 배치로 금속 호일 시트 상에 형성되는 구성의다. 도면에 나타낸 바와 같이, 범프를 갖는 금속 호일 시트(20)는 각 범프(22)의 전단부가 각 전극 단자(12)와 접촉하도록, 접착제 층(18)을 개재하여 반도체 칩(10)의 전극 단자 탑재면 상에 접착되게 한다.
금속 호일 시트(20) 상에는, 각 범프(22)를 각 외부 접속 단자(24)에 전기적으로 접속하는 배선 패턴(26)이 형성된다. 범프(22)는 배선 패턴(26)의 일단 측 상에 형성되고, 외부 접속 단자(24)를 접합하는 랜드(28)는 배선 패턴(26)의 타단 측 상에 형성된다. 도1에 나타낸 실시예에서, 외부 접속 단자(24)로는 땜납 볼이 사용된다. 각 범프(22)는 일정한 형상으로 형성되고, 범프(22)의 크기가 미소하므로, 전극 단자(12)에 접속할 수 있다. 한편, 랜드(28)도 일정한 형상으로 형성되고, 랜드(28)의 크기는 소정의 값이므로, 땜납 볼 등의 외부 접속 단자에 접합하게 할 수 있다.
상기 실시예에서, 범프를 갖는 금속 호일 시트(20)의 외면은 랜드(28)만 노출할 수 있도록 땜납 리지스트 보호막(30)으로 덮인다.
도1에 나타낸 반도체 장치를 실장 기판 상에 실장할 경우, 외부 접속 단자(24)는 실장 기판 상에 형성된 회로 패턴의 접속부에 접합된다. 접착제 층(18)은 범프를 갖는 금속 호일 시트(20)를 반도체 칩(10)에 접착시키도록 하는 기능을 갖는다. 또한, 접착제 층(18)은 실장 기판과 반도체 칩(10) 사이에 발생한 열 응력을 감소시키는 기능을 갖는다.
이 때, 반도체 장치는 외부 접속 단자(24)가 랜드(28)에 접합되지 않아서 랜드(28)가 노출된 채로 남겨지고, 실장 기판 상에 형성된 접속 범프가 랜드(28)에 접합되도록 구성하여도 좋다.
도2에 나타낸 반도체 장치는 범프(22)와 외부 접속 단자(23)가 모두 금속 호일 시트 상에 미리 형성된 것에 특징이 있다. 범프를 갖는 금속 호일 시트(20) 상에는, 실장 기판 상에 형성된 배선 패턴의 접속부의 위치와 일치하도록 프레스 가공에 의해 돌출 접속 단자(23)를 형성한다. 각 범프(22)는 각 접속 단자(23)에 전기적으로 접속되므로, 배선 패턴(26)을 형성할 수 있다.
도2에 나타낸 바와 같이, 접속 단자(23)를 돌출하도록 형성하면, 접속 단자(23) 및 실장 기판의 접속부를 위치 맞춤하여 땜납함으로써 반도체 장치를 제조할 수 있다. 이 때, 돌출 접속 단자(23)의 외면을 땜납으로 미리 도금하여 두면, 쉽게 실장할 수 있다.
도2에 나타낸 바와 같이, 돌출 접속 단자(23)가 형성된 범프를 갖는 금속 호일 시트(20)를 사용할 경우, 땜납 볼 등의 외부 접속 단자(24)를 사용하지 않고 실장할 수 있는 이점이 있다. 범프(22)와 접속 단자(23)를 프레스 가공에 의해 금속 호일 시트 상에 형성하면, 범프를 갖는 금속 호일 시트(20)를 저가로 제조할 수 있다.
도3은 반도체 장치의 또 다른 실시예를 나타낸 단면도이다. 본 실시예에서는, 배선 패턴을 둘러치지 않았으며, 랜드(28)는 반도체 칩(10)의 전극 단자(12)와 동일한 평면 배치로 구비되며, 외부 접속 단자(24)는 랜드(28)에 접합된다. 각 범프(22)의 기부는 독립한 섬 형상으로 형성되며, 범프(22)의 기부의 외면은 외부 접속 단자(24)가 접합되는 랜드(28) 상에 형성된다. 또한, 본 실시예에서, 각 배선 패턴(26)은 범프(22)와 랜드(28)로 구성된다.
범프(22)의 기부의 외면 상에는, 범프(22)가 돌출 형상으로 형성될 때 생기는 오목부가 형성된다. 이 오목부는 땜납 볼 등의 외부 접속 단자(24)가 오목부에 접합될 때 땜납으로 충전된다. 랜드(28)를 제외하고, 범프를 갖는 금속 호일 시트(20)는 땜납 리지스트로 된 보호막(30)으로 덮인다.
전극 단자(12)의 평면 배치와 외부 접속 단자(24)의 평면 배치를 본 실시예에 나타낸 바와 같이 동일하게 할 경우, 범프(22)는 전극 단자(12)에 접속할 수 있도록 미소한 형상으로 형성할 수 있는 한편, 랜드(28)는 외부 접속 단자(24)에 접합시키는데 필요한 면적이 된다. 그러므로, 범프(22)와 랜드(28)는 전극 단자(12)의 크기를 외부 접속 단자(24)의 크기로 변화시키는 기능을 갖는다. 전극 단자(12)를 미소한 형상으로 형성할 경우라도 더 큰 외부 접속 단자(24)를 랜드(28)에 동일 배치로 접속할 수 있으므로, 상술한 전기적 접속부의 크기를 변화시키는 기능은 유용하다. 본 실시예에서는 접착제 층(18)을 개재시키므로, 실장시 발생하는 열 응력을 저감할 수 있다.
도1 ~ 도3에 나타낸 상기 실시예의 반도체 장치에서, 금속 호일 시트 상의 범프(22)는 반도체 칩(10)의 전극 단자 탑재면 상에 형성된 전극 단자(12)에 접속된다. 그러나, 반도체 칩(10)의 전극 단자 탑재면 상에 재배선에 의해 형성된 접속 전극에 범프(22)가 접속된 배치를 채택하는 것도 가능하다.
재배선은 전극 단자(12)가 조밀하게 배치되어, 그 자체로는 범프(22)를 전극 단자(12)에 접속할 수 없을 경우에 행하여진다. 또한, 재배선은 외부 접속 단자(24)의 배치에 따라서 범프(22) 접속용 접속 전극이 배치될 경우에 행하여진다. 전극 단자 탑재면 상에 재배선에 의해 접속 단자가 형성된 반도체 칩(10)의 경우, 범프를 갖는 금속 호일 시트(20)를 접착제 층(18)에 의해 접착시키고 범프(22)를 접속 전극에 접속할 때 실장할 수 있는 반도체 장치를 제공할 수 있다.
[범프를 갖는 금속 호일 시트]
도4 ~ 도7은 범프를 갖는 금속 호일 시트의 실시예를 나타낸 도면이다.
도4는 금속 호일 시트(20)를 나타낸 도면으로, 금속 호일 시트(20)의 일 면(20a) 상에는 반도체 칩(10) 또는 칩 사이즈 패키지 등의 면 실장형 디바이스 상에 형성된 접속 전극의 전극 단자와 동일한 배치로 범프(22)가 형성된다.
이러한 범프를 갖는 금속 호일 시트(20) 상에는, 금속 호일 시트(20a)에 프레스 가공을 행할 때에 돌출 범프(22)가 형성된다. 프레스 가공에 의해 범프(22)를 형성하는 방법은 다수의 범프(22)를 효과적으로 형성할 수 있고, 따라서 범프를 갖는 금속 호일 시트(20)를 쉽게 제조하고 양산할 수 있는 이점이 있다.
도8은 금속 호일 시트 상에 형성된 범프(22)의 평면 배치의 일 예를 나타낸 도면이다. 범프(22)는 반도체 칩(10)의 전극 단자 탑재면 상에 형성된 전극 단자(12) 등의 접속 전극의 배치에 따라서 형성된다. 예를 들어 전극 단자(12)를 영역 배치형으로 배치하면, 범프(22)도 도면에 나타낸 바와 같이, 영역 배치형으로 배치한다.
금속 호일 시트 상에 형성된 각 범프(22)의 형상은 반도체 칩 또는 칩 사이즈 패키지 등의 면 실장형 디바이스 상에 형성된 접속 전극에 범프(22)를 접촉시켜 전기적으로 접속할 수 있는 형상이어도 좋다.
도4는 원뿔형으로 형성된 범프를 갖는 금속 호일 시트(20)의 일 예를 나타낸 도면이다. 그러나, 범프(22)는 여러 가지 형상으로 형성할 수 있다. 도10 ~ 도12는 금속 호일 시트 상에 형성된 범프(22)의 투시도 및 단면도이다. 도10a1 ~ 도10d2는 원뿔형, 피라미드형, 반구형 및 원주형으로 형성된 범프(22)의 형상의 예를 나타낸 도면이다. 도11a1 ~ 도11d2는 커팅에 의해 세운 범프(22)의 형상을 나타낸 도면이다. 이 예에서, 측 형상은 V자형, U자형, J자형 및 L자형으로 형성된다. 도12a1 ~ 도12b2는 범프의 형상을 나타낸 도면으로, 범프의 측 형상은 서로 대향하는 2개의 J자형 성분을 접합하고, 또한 서로 대향하는 2개의 뾰족한 J자형 성분을 접합함으로써 형성된다. 도12c는 나선형으로 형성된 범프 형상의 예를 나타낸 도면이다.
도10a1 ~ 도10c2에 나타낸 바와 같이, 범프(22)를 원뿔형, 피라미드형 또는 반구형으로 형성할 경우, 범프(22)의 형상을 안정하게 유지할 수 있으며, 위치 맞춤의 정확성을 향상할 수 있다. 원뿔형 범프(22) 등과 같이 형상 내에 상면을 갖는 범프(22)는 도10d1 및 도10d2에 나타낸 원주형 범프(22)보다 우수한데, 그 이유는 상면을 갖는 범프(22)는 점 접촉(point contact)에 의해 전기적 접속을 할 수 있어 접속 전극을 조밀하게 배치할 수 있어서, 즉, 원뿔형 범프(22) 등을 포함하여 상면을 갖는 범프(22)를 접속 전극에 쉽게 접합할 수 있다. 이 때, 도10a1 ~ 도10d2에 나타낸 예에서는, 범프(22)의 상면에 관통 홀을 형성할 수 있다.
도11 및 도12에 나타낸 바와 같이, 범프(22)를 세워서 절삭하여 형성하면, 범프(22)의 측부가 개방된다. 특히, 도11c1, 도11c2에 나타낸 경우와 도11d1, 도11d2에 나타낸 경우에, 범프(22)는 J자형, L자형 또는 뾰족한 J자형으로 형성되고, 범프(22)를 지지하는 기부는 금속 호일 시트로부터 분리되고, 범프(22)에 탄성이 생긴다. 범프(22)의 탄성에 의해, 실장 기판 상의 실장 공정 중에 발생한 열 응력을 범프(22)에 의해 저감할 수 있다. 도12c에 나타낸 나선형 범프(22)의 경우, 범프(22)의 탄성과 쿠션 기능을 보다 향상시킬 수 있고, 또한 열 응력을 더욱 효과적으로 저감할 수 있다.
범프를 갖는 금속 호일 시트(20)는 구리, 알루미늄, 금, 은 또는 스테인리스 강철 등의 금속으로 형성할 수 있다. 범프(22)를 프레스 가공에 의해 금속 호일 시트(20a) 상에 형성할 경우, 다이(die)와 펀치가 사용되는 종래 기술의 프레스 가공을 적용할 수 있다. 금속 시트에 프레스 가공을 행할 경우, 고정밀도의 형성이 가능하게 된다. 그러므로, 접속 전극의 배치에 따라서 미소한 범프(22)를 쉽게 형성할 수 있다. 이 때, 금속 호일 시트(20a) 상에 범프(22)를 형성할 경우, 금속 호일 시트(20a) 전체에 동일 형상의 범프(22)를 형성할 수 있다. 또한, 금속 호일 시트(20a) 상에 배치되는 다른 형상의 범프(22)를 서로 혼합하여 형성할 수도 있다.
도5는 범프(22)와 접속 단자(23) 모두를 외부 접속 단자로 사용한 금속 호일 시트(20)를 나타낸 도면이다. 즉, 프레스 가공에 의해, 금속 호일 시트(20a) 상에 접속 단자(23)가 형성된다. 돌출 접속 단자(23)를 외부 접속 단자로 사용하므로, 금속 호일 시트(20a) 상에 범프(22)가 형성된 면의 반대 면 상에 돌출하도록 접속 단자(23)가 형성된다. 도10 ~ 도12에 나타낸 바와 같이, 접속 단자(23)를 여러 가지 형상으로 형성할 수 있다. 그렇지만, 땜납에 의해 실장 기판의 접속부에 접속 단자(23)가 접속되므로, 소정의 접합 면적을 확보할 수 있도록 각 접속 단자(23)의 형상을 형성하는 것이 좋다.
이 때, 프레스 가공에 의해 접속 단자(23)를 형성하는 대신에, 외부 접속 단자가 접속되는 금속 호일 시트(20a)의 면 상에, 금속 호일 시트(20a)와는 다른 범프를 갖는 도체를 형성함으로써, 도체를 접속 단자(23)로 사용할 수 있다. 다른 도체에 의해 접속 단자(23)를 형성하는 방법의 예로는, 도금에 의해 접속 전극을 부풀게 형성하는 방법과, 도체 페이스트를 인쇄 또는 도포함으로써 전극 단자를 범프로 형성하는 방법이 있다.
외부 접속 단자(23)를 구비한 범프를 갖는 상기 금속 호일 시트(20)를 사용하면, 이후 공정에서 땜납 볼 등의 외부 접속 단자에 접합할 필요가 없어진다.
도6 및 도7에 나타낸 금속 호일 시트(20)는 범프(22)를 외부 접속 단자에 전기적으로 접속하는 배선 패턴(26)을 형성하는데 특징이 있다. 도9는 배선 패턴(26)과 랜드(28)를 포함한 배선 패턴(26)을 나타낸 도면이다. 각 배선 패턴(26)은 외부 단자가 접합되는 범프(22)와 랜드(28)를 서로 전기적으로 접속할 수 있도록 평면 상에 둘러쳐서 형성된다. 범프(22), 랜드(28) 및 이들을 접속하는 배선 패턴(26)을 개별적으로 형성하기 위해서는, 도6에 나타낸 바와 같은 금속 호일 시트(20a)로부터 뗄 수 있는 캐리어 테이프(32)로 배선 패턴(26)을 지지하는 것이 좋다.
도7은 접속 단자(23)에 범프(22)를 접속하는 배선 패턴(26)이 형성된 범프를 갖는 금속 호일 시트(20)를 나타낸 도면이다. 이러한 범프를 갖는 금속 호일 시트(20)의 경우, 상기 캐리어 테이프(32)를 사용하지 않고도 배선 패턴(26)을 지지 프레임에 접속하여 지지하게 할 수 있다.
이 때, 프레스 가공에 의해 금속 호일 시트(20a) 상에 범프(22)를 형성할 경우, 금속 호일 시트(20a)를 패턴화한 후에 범프(22)를 형성할 수 있다.
[회로 기판]
도1 ~ 도3에 나타낸 바와 같이, 반도체 칩(10)의 전극 단자 탑재면 또는 칩 사이즈 패키지 등의 면 실장형 디바이스의 전극 단자 탑재면 상에 범프를 갖는 금속 호일 시트(20)를 접착할 수 있다. 이러한 점에서, 범프를 갖는 금속 호일 시트(20)를 반도체 장치의 소정 실장 구조를 구성하기 위하여 사용할 수 있다.
범프를 갖는 금속 호일 시트(20)를 상술한 바와 같이 반도체 칩(10) 등의 전자 디바이스에 접착할 경우, 접착제 층(18)을 개재하여 접착한다. 그러므로, 미리 범프를 갖는 금속 호일 시트(20) 상에 접착제 층(18)을 형성하는 것이 효과적이다.
도13 ~ 도16은 접착제 층(18)이 형성된 범프를 갖는 금속 호일 시트(20)의 예를 나타낸 도면이다.
도13은 범프를 갖는 금속 호일 시트(20)를 나타낸 도면으로, 금속 호일 시트(20a)의 일 면 상에 돌출 범프(22)가 형성되고 접착제 층(18)이 형성된다. 이 경우, 범프를 갖는 금속 호일 시트(20)의 일 면 전체가 접착제 층(18)으로 덮이도록 접착제 층(18)을 구비한다. 이 때, 범프(22)가 형성되는 범프를 갖는 금속 호일 시트(20)의 일 면이 접착제 층(18)으로 덮이고, 범프(22)의 단부가 접착제 층(18)의 표면으로부터 돌출할 경우, 다음 두 경우가 일어날 수 있다. 그 중 하나는 범프(22)의 단부와 접착제 층(18)의 표면을 동일 면이 되도록 하고, 범프(22)의 표면을 접착제 층(18)의 표면으로부터 노출시킨 경우이다. 다른 하나는 범프(22)의 단부를 접착제 층(18) 내에 매립한 경우이다.
범프(22)의 단부가 접착제 층(18)으로부터 돌출되거나 노출된 경우에, 범프를 갖는 금속 호일 시트(20)는 반도체 칩(10) 등의 전자 부품 내에 형성된 전극 단자(12) 등의 접속 전극에 그 자체로 전기적으로 접속될 수 있다.
범프(22)가 접착제 층(18) 내에 매립될지라도, 범프를 갖는 금속 호일 시트(20)를 접착면에 대하여 강하게 가압하면서 접착면 상에 접착시키면, 범프(22)의 단부를 접착제 층(18)으로부터 돌출시킬 수 있고, 따라서 범프(22)의 단부를 전극 단자(12) 등의 접속 전극에 대하여 가압할 수 있다. 이런 점에서 전기적 접속을 행할 수 있다.
도14는 범프(22)와 접속 단자(23)가 형성된 범프를 갖는 금속 호일 시트(20)의 일 실시예를 나타낸 도면으로, 범프(22)가 형성되는 금속 호일 시트(20)의 면 상에 접착제 층(18)이 형성된다.
도15는 배선 패턴(26)이 형성되는 범프를 갖는 금속 호일 시트(20)의 범프 탑재면을 덮는 접착제 층(18)을 갖는 회로 기판(40)을 나타낸 도면이다.
도16은 접착제 층(18)이 범프(22), 돌출 접속 단자(23) 및 이들을 전기적으로 접속하는 배선 패턴(26)이 형성되는 범프를 갖는 금속 호일 시트(20) 상에 형성된 회로 기판(40)을 나타낸 도면이다. 배선 패턴(26)이 형성될 경우, 접속 단자(23)에 범프(22)를 전기적으로 접속하는 배선 패턴을 신호 패턴, 접지 패턴 또는 전원 패턴으로 사용할 수 있다.
이 때, 본 명세서의 회로 기판(40)은 배선 패턴(26)이 금속 호일 시트(20a) 상에 형성되는 접착제 층(18)을 구비한 범프를 갖는 금속 호일 시트(20)로 정의된다. 또한, 본 명세서의 범프를 갖는 금속 호일 시트는 금속 호일 시트(20a) 상에 범프(22)만이 형성되고 어떠한 배선 패턴(26)도 형성되지 않은 범프를 갖는 금속 호일 시트(20)로 정의된다.
접착제 층(18)을 구비한 범프를 갖는 금속 호일 시트(20)의 형상, 그리고 또한 회로 기판(40)의 형상에 관하여는, 범프를 갖는 금속 호일 시트(20) 상에 형성된 범프(22)의 형상, 돌출 접속 단자(23)의 형상 및/또는 배선 패턴(26)에 따라서 상술한 바와 같은 여러 가지 형상을 채택할 수 있다. 범프를 갖는 금속 호일 시트(20)에 접착하는 접착제 층(18)에 의해 소정의 접착 기능을 제공할 수 있는 한, 어떠한 접착제 층(18)을 채택하여도 좋다. 열경화성 수지 또는 열가소성 수지를 사용하여도 좋다. 즉, 재료에 대해서는 특별한 제한은 없다.
도13 및 도14에서 설명한 실시예에 의해 나타낸 바와 같이, 실장면 전체가 노출되도록 범프를 갖는 금속 호일 시트(20)와 회로 기판(40)을 구비하여도 좋다. 이와 달리, 도15 및 도16에서 설명한 실시예에 의해 나타낸 바와 같이, 실장면이 땜납 리지스트로 된 보호막(30)으로 덮이도록 범프를 갖는 금속 호일 시트(20)와 회로 기판(40)을 구비하여도 좋다. 회로 기판(40)의 실장면을 보호막(30)으로 덮을 경우, 외부 접속 단자가 접합되는 랜드(28)가 노출되거나, 또는 접속 단자(23)의 접속 단부가 노출된다.
회로 기판(40) 상에는, 랜드(28)의 접속 단부를 접속 단자(23)에 니켈-금 합금으로 도금하여 접속 단부가 외부 접속 단자에 우수하게 접합되도록 하는 것이 좋다. 니켈-금 합금으로 도금하는 경우, 금속 호일 시트(20a)의 실장면을 땜납 리지스트로 된 보호막(30)으로 덮어서, 전기 도금을 행하여도 좋다.
접착제 층(18)을 구비한 범프를 갖는 금속 호일 시트(20) 상에, 또한 회로 기판(40) 상에, 접착제 층(18)의 면 상에 노출된 범프(22)의 단부에 금, 주석, 납 또는 은의 도금을 행하여도 좋고, 이와 달리, 접착제 층(18)의 표면 상에 노출된 범프(22)의 단부에 은 페이스트 등의 도전재로 코팅하여도 좋다. 따라서, 노출된 범프(22)의 단부를 반도체 칩 등의 전자 부품 내에 형성된 접속 전극에 전기적으로 접속할 수 있다.
[회로 기판 등의 제조 방법]
접착제 층(18)을 구비한 회로 기판(40) 및 범프를 갖는 금속 호일 시트(20)의 제조 방법은 2가지 주된 방법으로 나뉘어진다. 그 중 하나는 금속 호일 시트(20a) 상에 소정의 배선 패턴을 형성하기 전에, 범프가 형성되는 금속 호일 시트(20a)의 일 면을 접착제 층(18)으로 덮는 방법이다. 다른 하나는 금속 호일 시트(20a) 상에 소정의 배선 패턴을 형성한 후에, 금속 호일 시트(20a)의 일 면을 접착제 층(18)으로 덮는 방법이다.
금속 호일 시트(20a) 상에 소정의 배선 패턴을 형성하기 전에, 범프가 형성되는 금속 호일 시트(20a)의 일 면을 접착제 층(18)으로 덮는 방법은 다음의 방법(1) 및 방법(2)으로 나뉘어진다.
방법(1)은 다음과 같다. 금속 호일 시트(20a)에 프레스 가공을 행하여 범프(22)를 형성한다. 그 후, 범프(22)가 형성된 면을 접착제 층(18)으로 덮는다. 그 후, 배선 패턴을 형성한다.
도13에 나타낸 접착제 층을 구비한 범프를 갖는 금속 호일 시트(20) 상에서, 금속 호일 시트(20a)를 에칭할 경우, 도17에 나타낸 배선 패턴(26)을 갖는 회로 기판(40)을 얻을 수 있다. 금속 호일 시트(20a)는 접착제 층(18)에 의해 지지되므로, 임의의 배선 패턴을 형성할 수 있다.
배선 패턴이 아직 형성되지 않은, 도13에 나타낸 범프를 갖는 금속 호일 시트(20)를 하기 방법에 의해 제조할 수 있다. 그 중 하나는 접착제 층(18)이 되는 절연 수지액을 범프(22)가 형성되는 금속 호일 시트(20a) 상에 코팅하는 방법이다. 다른 하나는 접착 기능을 갖는 접착제 시트를 접착시키는 방법이다.
상술한 바와 같이, 범프(22)의 단부를 접착제 층(18)의 표면 상에 노출시키거나 접착제 층(18) 내에 매립한다. 접착제 층(18)의 표면으로부터 범프(22)의 단부를 노출시키기 위해서는, 금속 호일 시트(20a)의 표면 상에 액상 수지를 코팅한 후, 또는 접착제 층을 접착시킨 후에, 평면을 갖는 가압 지그(jig)를 두께 방향으로 접착제 층(18)에 대해 가압함으로써, 범프(22)의 단부를 접착제 층(18)의 표면 상으로 노출시킬 수 있다. 가압 지그를 쿠션 기능을 갖는 재료로 하고, 또한 접착제 층(18)을 가압하는 가압 지그의 표면을 분리 가능하게 하면, 접착제 층(18)의 표면으로부터 범프(22)의 단부를 돌출시킬 수 있다. 이 때, 가압 지그에 의해 가압할 경우, 형상을 유지할 수 있도록 접착제 층(18)을 조금만 가열하여도 좋다.
방법(2)은 다음과 같다. 금속 호일 시트(20a)의 일 면 상에 접착제 층(18)을 접착한 후에, 범프(22)를 형성하고, 그 후 배선 패턴을 형성한다.
이 방법에 따르면, 프레스 가공에 의해 금속 호일 시트(20a) 상에 범프(22)를 형성하고, 접착제 층(18)을 개재하여 범프(22)를 형성한다. 이 때, 범프(22)를 동시에 형성할 경우, 접착제 층(18)으로부터 범프(22)의 단부가 노출된다.
이 때, 금속 호일 시트(20a)에 프레스 가공을 행할 경우, 범프(22)를 형성하기 전에 소정의 배선 패턴을 형성할 수 있다. 금속 호일 시트(20a)는 접착제 층(18)에 의해 지지되므로, 범프(22)를 형성하기 전이나 후에 금속 호일 시트(20a) 상에 소정의 배선 패턴을 형성하여도 좋다.
금속 호일 시트(20a) 상에 소정의 배선 패턴을 형성한 후, 금속 호일 시트(20a)의 일 면을 접착제 층(18)으로 덮는다. 이 경우, 하기 방법(3) ~ (5)이 제공된다.
방법(3)은 다음과 같다. 금속 호일 시트(20a) 상에 소정의 배선 패턴을 형성하고, 범프(22)를 형성한 후, 범프 탑재면을 접착제 층(18)으로 덮는다. 이 방법에 의하면, 접착제 층(18)을 형성하지 않은 조건 하에서, 금속 호일 시트(20a) 상에 소정의 배선 패턴을 형성한다. 그러므로, 금속 호일 시트(20a)를 프레임에 의해 지지하면서, 배선 패턴을 형성할 필요가 있다. 상술한 바와 같이, 스스로 확립된 형상인 배선 패턴(26)을 형성한 후에, 범프 탑재면 상에 절연 수지액을 코팅하거나, 또는 접착제 시트를 접착함으로써, 접착제 층(18)을 제공한다. 이 때, 금속 호일 시트(20a) 상에 소정의 배선 패턴을 형성하는 공정과, 범프(22) 형성 공정의 순서를 바꿀 수 있다. 따라서, 범프(22)를 형성한 후에 소정의 배선 패턴을 형성할 수 있다.
방법(4)은 다음과 같다. 금속 호일 시트(20a) 상에 소정의 배선 패턴을 형성한 후에, 금속 호일 시트(20a)의 일 면을 접착제 층(18)으로 덮고, 접착제 층(18)이 접착되는 금속 호일 시트(20a) 상에 프레스 가공을 행함으로써, 범프(22)를 형성할 수 있다. 이 방법에 의하면, 금속 호일 시트(20a)를 접착제 층(18)에 의해 지지하기 전에 소정의 배선 패턴을 형성한다. 그러므로, 서로 인접한 배선 패턴은 지지편에 의해 서로 접속되어야 한다.
접착제 층(18)은 금속 호일 시트(20a) 상에 접착되므로, 금속 호일 시트(20a)에 접착제 층(18)을 개재하여 프레스 가공을 행함으로써, 범프(22)를 형성할 수 있다. 이 때, 범프(22)의 단부는 접착제 층(18) 상에 노출되거나 접착제 층(18) 내에 매립된다.
이 때, 상술한 바와 같이 금속 호일 시트(20a)를 접착제 층(18)에 의해 지지하기 전에, 금속 호일 시트(20a) 상에 소정의 배선 패턴을 형성할 경우, 서로 인접한 배선 패턴은 지지편에 의해 서로 접속되어야 한다. 그러나, 금속 호일 시트(20a)를 미리 캐리어 테이프(32)에 의해 지지할 경우, 금속 호일 시트(20a) 상에 임의의 배선 패턴을 형성할 수 있게 된다.
방법(5)은 다음과 같다. 범프(22)가 형성되는 면과 반대쪽인 금속 호일 시트(20a)의 면 상에 캐리어 테이프(32)를 접착함으로써, 금속 호일 시트(20a)를 지지할 수 있다. 상기 조건 하에서, 금속 호일 시트(20a) 상에 소정의 패턴을 형성하거나, 또는 프레스 가공을 행한다.
캐리어 테이프(32)에 의해 금속 호일 시트(20a)를 지지하는 방법에서는, 금속 호일 시트(20a) 상의 소정 패턴의 형성 또는 프레스 가공을 먼저 행하여도 좋다. 즉, 금속 호일 시트(20a) 상의 소정 패턴의 형성 및 프레스 가공 처리에 의해 배선 패턴(26)과 범프(22)를 형성한 후에, 범프(22)가 형성되는 면 상에 접착제 층(18)을 접착한다.
다른 방법으로서, 금속 호일 시트(20a)를 캐리어 테이프(32)에 의해 지지하면서 금속 호일 시트(20a) 상에 소정의 배선 패턴을 형성하고, 금속 호일 시트(20a)의 일 면 상에 접착제 층(18)을 구비한 후, 프레스 가공에 의해 범프(22)를 형성한다.
금속 호일 시트(20a)를 지지하기 위하여 캐리어 테이프(32)가 형성된다. 그러므로, 금속 호일 시트(20a)로부터 쉽게 박리할 수 있는 캐리어 테이프(32)를 선택한다. 실장시, 캐리어 테이프(32)는 회로 기판(40)으로부터 박리된다. 이 때, 분리 가능한 캐리어 테이프(32)를 회로 기판의 보호용으로 사용하여, 접착제 층(18)이 형성된 면 상에 또는 금속 호일 시트(20a)의 실장면 상에 캐리어 테이프(32)를 접착하는 배치를 채택할 수 있다.
[다층 회로 기판]
상술한 모든 회로 기판은 단층으로 구성된다. 그러나, 범프(22)가 형성되는 면 상에 접착제 층(18)이 형성된 회로 기판(40)을 적층함으로써 다층 회로 기판을 제공할 수 있다.
도18은 다층 회로 기판의 일 실시예를 나타낸 도면이다. 도17에 나타낸 회로 기판과 동일한 배선 패턴(26)을 갖는 회로 기판(40)을 적층하고, 접착제 층(18)에 의해 서로 접착함으로써, 다층 회로 기판을 얻을 수 있다. 회로 기판(40) 상에 형성된 범프(22)는 층 사이의 배선 패턴(26)을 전기적으로 접속하는 바이어스로서 기능하고, 층 상의 배선 패턴(26)과 범프(22)를 적절히 배치할 경우, 소정의 전기적 접속 패턴을 갖는 다층 회로 기판을 얻을 수 있다.
회로 기판(40)을 적층하여 다층을 형성할 경우, 하층의 범프(22)의 단부를 상부 층의 배선 패턴(26)의 저면과 접촉시키는 것이 보통이다. 그러나, 경우에 따라서, 하층 상의 범프(22)와 상층 상의 범프(22)는 한 평면 상의 동일 위치에 위치시켜도 좋다. 상층 상의 범프(22)의 저부에 형성된 오목부로 인해 층 사이에서 전기적 접속이 확실하게 되지 않을 가능성이 있을 경우, 전기적 접속을 확실하게 하도록 범프(22)의 오목부를 도전재로 충전하여도 좋다.
다층을 갖는 회로 기판(40)을 제공할 경우, 단층의 회로 기판으로는 제공할 수 없는 여러 가지 배치를 할 수 있다. 예를 들어 회로 기판 상에 접지 층 또는 전원 층을 제공할 수 있다.
다층으로 적층된 회로 기판(40) 상에 형성된 범프(22)의 형상에 관하여는, 도10, 도11 및 도12에 나타낸 바와 같이, 서로 접합한 여러 가지 형태를 사용할 수 있다.
[반도체 장치의 제조 방법]
상기 단층 또는 다층 회로 기판(40) 상에는 미리 접착제 층(18)이 형성되고, 반도체 칩 또는 칩 사이즈 패키지 등의 전자 디바이스에 형성된 접속 전극의 배치에 따라서 범프(22)가 형성된다. 그러므로, 반도체 장치를 제조할 경우, 반도체 칩(10)의 전극 단자 탑재면과 회로 기판(40)의 범프(22)가 서로 일치하도록 위치 맞춤되고 접착제 층(18)에 의해 접착하게 된다. 상술한 바에 따라서, 범프(22)와 전극 단자(12)는 서로 전기적으로 접속될 수 있다. 이런 점에서, 외부 접속용으로 사용된 배선 패턴(26)과 전극 단자 탑재면 상의 랜드(28)를 갖는 반도체 장치를 제조할 수 있다.
도19a1 ~ 도19c는 회로 기판(40)을 반도체 칩(10)에 접착함으로써 반도체 장치(50)를 형성하는 방법을 나타낸 도면이다. 반도체 칩(10)과 회로 기판(40)은 도19a1 및 도19a2에 나타낸 바와 같이, 서로 위치 맞춤되고, 회로 기판(40)은 도19b에 나타낸 바와 같이, 반도체 칩(10)에 접착하게 된다. 그 후, 땜납 볼 등의 외부 접속 단자(24)는 랜드(28)에 접합된다. 이런 점에서, 반도체 장치(50)는 도19c에 나타낸 바와 같이 형성할 수 있다.
이 때, 외부 접속 단자(24)를 접합하지 않고도 반도체 장치(50)를 사용할 수 있다. 접속 단자(23)를 구비한 회로 기판(40)의 경우, 회로 기판(40) 자체를 반도체 장치(50)로 사용할 수 있다. 접속 단자(23)를 구비한 회로 기판(40)의 경우, 접속 단자(23)에 땜납 볼을 접착하여도 좋다.
반도체 장치(50)는 도19에 나타낸 페이스 다운(face-down)형에 한하지 않고, 도20에 나타낸 페이스 업(face-up)형을 채택할 수도 있다. 참조 번호 42는 반도체 칩(10)의 전극 단자 탑재면의 주변부로부터 뻗은 리드이다. 리드(42)는 실장 기판의 접속부와 접속될 수 있도록 구부려진다.
도21은 2개의 반도체 칩(10)이 다층 회로 기판을 사용하여 서로 적층된 반도체 장치를 나타낸 도면이다. 반도체 소자(10, 10)의 전극 단자 탑재면은 서로 대향하고, 다층 회로 기판의 접착제 층(18)은 반도체 칩(10, 10)의 전극 단자 탑재면 상에 접착하게 된다. 상술한 바와 따라서, 반도체 칩(10, 10)의 전극 단자(12)가 리드(42)에 전기적으로 접속된 반도체 장치를 얻을 수 있다.
본 발명의 범프를 갖는 금속 호일 시트, 금속 호일 시트를 갖는 회로 기판 및 회로 기판을 갖는 반도체 장치에는 다음의 이점이 있다. 반도체 칩 또는 칩 사이즈 패키지 등의 면 실장형 디바이스의 접속 전극이 조밀하게 배치될 경우라도, 실장 면적을 넓히지 않고도 외부 접속 단자를 접속 전극에 전기적으로 접속할 수 있다.
본 발명에는 또한 다음의 이점이 있다. 프레스 가공에 의해 금속 호일 시트 상에 범프가 형성되므로, 본 발명에 의한 범프를 갖는 금속 호일 시트는 적당하게 양산될 수 있고, 제조 코스트를 저감할 수 있다. 또한, 조밀하게 배치된 범프를 갖는 회로 기판을 제조할 수 있다.
또한, 본 발명에는 다음의 이점이 있다. 범프를 갖는 금속 호일 시트 상에 형성된 접착제 층을 갖는 본 발명에 의한 회로 기판은 반도체 칩의 전극 단자 탑재면 상에 접착될 수 있다. 그러므로, 반도체 장치를 쉽게 제조할 수 있다.
또한, 본 발명에 의한 반도체 장치를 쉽게 제조할 수 있다. 또한, 실장 기판과 반도체 칩 사이의 열 팽창 계수의 차이에 의해 발생되는 열 응력을 접착제 층에 의해 효과적으로 저감할 수 있다. 그러므로, 매우 확실하게 실장을 행할 수 있다.

Claims (28)

  1. 범프를 갖는 금속 호일 시트에 있어서,
    상기 범프는 반도체 칩 또는 칩 사이즈 패키지 등의 면 실장형 디바이스의 일 면 상에 형성된 접속 전극에 전기적으로 접속되고, 상기 접속 전극과 동일 평면 배치로 배치되어, 상기 금속 호일 시트의 일 면 상에 돌출된 것을 특징으로 하는 범프를 갖는 금속 호일 시트.
  2. 제1항에 있어서,
    상기 범프에 각각 대응하는 외부 접속 단자가 접합되는 랜드가 상기 금속 호일 시트의 다른 면 상에 형성된 것을 특징으로 하는 범프를 갖는 금속 호일 시트.
  3. 제2항에 있어서,
    배선 패턴이 상기 범프를 상기 외부 접속 단자가 접합되는 랜드에 서로 전기적으로 접속하도록 형성되어, 인접한 배선 패턴을 접합하는 지지물 상에 지지되는 것을 특징으로 하는 범프를 갖는 금속 호일 시트.
  4. 제1항에 있어서,
    상기 범프에 각각 대응하는 외부 접속 단자가 상기 금속 호일 시트의 다른 면 상에 돌출하여 형성된 것을 특징으로 하는 범프를 갖는 금속 호일 시트.
  5. 제4항에 있어서,
    배선 패턴이 상기 범프를 상기 외부 접속 단자에 서로 전기적으로 접속하도록 형성되어, 인접한 배선 패턴을 접합하는 지지물 상에 지지된 것을 특징으로 하는 범프를 갖는 금속 호일 시트.
  6. 제4항 또는 제5항에 있어서,
    상기 외부 접속 단자는 상기 금속 호일 시트와 다른 도전재로 형성된 것을 특징으로 하는 범프를 갖는 금속 호일 시트.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 금속 호일 시트의 일 면 상에 절연 접착제 층이 형성된 것을 특징으로 하는 범프를 갖는 금속 호일 시트.
  8. 제6항에 있어서,
    상기 금속 호일 시트의 일 면 상에 절연 접착제 층이 형성된 것을 특징으로 하는 범프를 갖는 금속 호일 시트.
  9. 제7항에 있어서,
    상기 범프의 단부가 상기 절연 접착제 층의 표면으로부터 돌출된 것을 특징으로 하는 범프를 갖는 금속 호일 시트.
  10. 제8항에 있어서,
    상기 범프의 단부가 상기 절연 접착제 층의 표면으로부터 돌출된 것을 특징으로 하는 범프를 갖는 금속 호일 시트.
  11. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 금속 호일 시트의 다른 면 상에 캐리어 테이프가 접착된 것을 특징으로 하는 범프를 갖는 금속 호일 시트.
  12. 제6항에 있어서,
    상기 금속 호일 시트의 다른 면 상에 캐리어 테이프가 접착된 것을 특징으로 하는 범프를 갖는 금속 호일 시트.
  13. 제7항에 있어서,
    상기 금속 호일 시트의 다른 면 상에 캐리어 테이프가 접착된 것을 특징으로 하는 범프를 갖는 금속 호일 시트.
  14. 제8항에 있어서,
    상기 금속 호일 시트의 다른 면 상에 캐리어 테이프가 접착된 것을 특징으로 하는 범프를 갖는 금속 호일 시트.
  15. 반도체 칩 또는 칩 사이즈 패키지 등의 면 실장형 디바이스의 일 면 상에 형성된 접속 전극에 전기적으로 접속된 범프가 상기 접속 전극과 동일 평면 배치로 배치되어, 금속 호일 시트의 일 면 상에 돌출되고,
    상기 금속 호일 시트 상에 상기 범프에 서로 전기적으로 접속된 배선 패턴이 형성되고,
    상기 범프를 갖는 금속 호일 시트의 일 면 상에 절연 접착제 층이 접착된 것을 특징으로 하는 단층 또는 다층 회로 기판.
  16. 제15항에 있어서,
    상기 배선 패턴은 상기 범프의 기부에서 상기 외부 접속 단자가 접합되는 랜드를 갖는 섬 형상의 배선 패턴인 것을 특징으로 하는 단층 또는 다층 회로 기판.
  17. 제15항에 있어서,
    상기 배선 패턴은 상기 범프의 타단 상에 상기 외부 접속 단자가 접합되는 랜드를 갖는 배선 패턴인 것을 특징으로 하는 단층 또는 다층 회로 기판.
  18. 반도체 칩 또는 칩 사이즈 패키지 등의 면 실장형 디바이스의 일 면 상에 형성된 접속 전극에 전기적으로 접속된 범프가 상기 접속 전극과 동일 평면 배치로 배치되어, 금속 호일 시트의 일 면 상에 돌출되고,
    상기 범프에 각각 대응하는 외부 접속 단자가 상기 금속 호일 시트의 다른 면 상에 돌출되고,
    상기 금속 호일 시트 상에 상기 범프를 상기 외부 접속 단자에 서로 전기적으로 접속하는 배선 패턴이 형성되고, 상기 범프를 갖는 금속 호일 시트의 일 면 상에 절연 접착제 층이 접착된 것을 특징으로 하는 단층 또는 다층 회로 기판.
  19. 제18항에 있어서,
    상기 외부 접속 단자가 상기 금속 호일 시트의 도전재와는 다른 도전재로 형성된 것을 특징으로 하는 단층 또는 다층 회로 기판.
  20. 제19항에 있어서,
    상기 도전재가 도전성 페이스트로 형성된 것을 특징으로 하는 단층 또는 다층 회로 기판.
  21. 제15항 내지 제19 항 중 어느 한 항에 있어서,
    상기 범프의 단부가 상기 절연 접착제 층의 표면으로부터 돌출된 것을 특징으로 하는 단층 또는 다층 회로 기판.
  22. 반도체 칩 또는 칩 사이즈 패키지 등의 면 실장형 디바이스의 일 면 상에 형성된 접속 전극에 전기적으로 접속된 범프가 상기 접속 전극과 동일 평면 배치로 배치되어, 금속 호일 시트의 일 면 상에 돌출되고,
    상기 금속 호일 시트 상에 상기 범프에 서로 전기적으로 접속된 배선 패턴이 형성되고,
    상기 범프를 갖는 금속 호일 시트의 일 면 상에 절연 접착제 층이 접착되는 구성의 단층 또는 다층 회로 기판이 상기 절연 접착제 층에 의해 상기 면 실장형 디바이스의 일 면 상에 접착되고,
    상기 범프의 단부는 각각 상기 접속 전극에 접촉되는 것을 특징으로 하는 반도체 장치.
  23. 제22항에 있어서,
    상기 배선 패턴은 상기 범프의 기부에서 상기 외부 접속 단자가 접합되는 랜드를 갖는 섬 형상의 배선 패턴인 것을 특징으로 하는 반도체 장치.
  24. 제22항에 있어서,
    상기 배선 패턴은 상기 범프의 타단 상에 상기 외부 접속 단자가 접합되는 랜드를 갖는 배선 패턴인 것을 특징으로 하는 반도체 장치.
  25. 제22항 내지 제24항 중 어느 한 항에 있어서,
    상기 랜드에 상기 외부 접속 단자가 접합된 것을 특징으로 하는 반도체 장치.
  26. 반도체 칩 또는 칩 사이즈 패키지 등의 면 실장형 디바이스의 일 면 상에 형성된 접속 전극에 전기적으로 접속된 범프가 상기 접속 전극과 동일 평면 배치로 배치되어, 금속 호일 시트의 일 면 상에 돌출되고,
    상기 금속 호일 시트 상에 상기 범프를 외부 접속 단자에 서로 전기적으로 접속하는 배선 패턴이 형성되고,
    상기 외부 접속 단자는 상기 범프에 각각 대응되며, 상기 금속 호일 시트의 다른 면 상에 돌출되고, 상기 범프를 갖는 금속 호일 시트의 일 면 상에 절연 접착제 층이 접착되는 구성의 단층 또는 다층 회로 기판이 상기 절연 접착제 층에 의해 상기 면 실장형 디바이스의 일 면 상에 접착되고,
    상기 범프의 단부는 각각 상기 접속 전극에 접촉되는 것을 특징으로 하는 반도체 장치.
  27. 제26항에 있어서,
    상기 외부 접속 단자의 외측은 땜납으로 도금된 것을 특징으로 하는 반도체 장치.
  28. 제26항에 있어서,
    상기 외부 접속 단자가 상기 금속 호일 시트와 다른 도전재로 형성된 것을 특징으로 하는 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100728856B1 (ko) * 2004-05-31 2007-06-15 산요덴키가부시키가이샤 회로 장치 및 그 제조 방법

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002050716A (ja) * 2000-08-02 2002-02-15 Dainippon Printing Co Ltd 半導体装置及びその作製方法
US6862189B2 (en) * 2000-09-26 2005-03-01 Kabushiki Kaisha Toshiba Electronic component, circuit device, method for manufacturing the circuit device, and semiconductor device
US6720644B2 (en) * 2000-10-10 2004-04-13 Sony Corporation Semiconductor device using interposer substrate and manufacturing method therefor
DE10059178C2 (de) * 2000-11-29 2002-11-07 Siemens Production & Logistics Verfahren zur Herstellung von Halbleitermodulen sowie nach dem Verfahren hergestelltes Modul
JP2002313995A (ja) * 2001-04-19 2002-10-25 Mitsubishi Electric Corp ランドグリッドアレイ型半導体装置およびその実装方法
US7064447B2 (en) * 2001-08-10 2006-06-20 Micron Technology, Inc. Bond pad structure comprising multiple bond pads with metal overlap
US6819570B2 (en) * 2002-02-07 2004-11-16 Anden Co., Ltd. Circuit board with lead frame
JP3894483B2 (ja) * 2002-09-04 2007-03-22 三菱電機株式会社 回転電機の巻線部材および巻線組立の製造方法並びにその巻線部材の製造装置
JP4247880B2 (ja) * 2002-12-24 2009-04-02 Ｔｄｋ株式会社 電子部品の製造方法
US7114961B2 (en) 2003-04-11 2006-10-03 Neoconix, Inc. Electrical connector on a flexible carrier
US7758351B2 (en) 2003-04-11 2010-07-20 Neoconix, Inc. Method and system for batch manufacturing of spring elements
US8584353B2 (en) 2003-04-11 2013-11-19 Neoconix, Inc. Method for fabricating a contact grid array
US7244125B2 (en) 2003-12-08 2007-07-17 Neoconix, Inc. Connector for making electrical contact at semiconductor scales
US7012017B2 (en) 2004-01-29 2006-03-14 3M Innovative Properties Company Partially etched dielectric film with conductive features
WO2005091998A2 (en) 2004-03-19 2005-10-06 Neoconix, Inc. Electrical connector in a flexible host
DE102004030140B3 (de) 2004-06-22 2006-01-19 Infineon Technologies Ag Flexible Kontaktierungsvorrichtung
JP5065586B2 (ja) * 2005-10-18 2012-11-07 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100655935B1 (ko) * 2006-01-17 2006-12-11 삼성전자주식회사 화상형성장치 및 화상형성장치 구동제어 방법
US7767497B2 (en) * 2007-07-12 2010-08-03 Tessera, Inc. Microelectronic package element and method of fabricating thereof
JP5048420B2 (ja) 2007-08-17 2012-10-17 新光電気工業株式会社 半導体装置及びその製造方法
SG152101A1 (en) 2007-11-06 2009-05-29 Agency Science Tech & Res An interconnect structure and a method of fabricating the same
JP5120717B2 (ja) * 2008-09-24 2013-01-16 大日本印刷株式会社 多層プリント配線板製造方法
JP5176819B2 (ja) * 2008-09-24 2013-04-03 大日本印刷株式会社 多層プリント配線板の製造方法
KR101022912B1 (ko) * 2008-11-28 2011-03-17 삼성전기주식회사 금속범프를 갖는 인쇄회로기판 및 그 제조방법
JP5002633B2 (ja) * 2009-09-30 2012-08-15 三洋電機株式会社 半導体モジュールおよび携帯機器
US8641428B2 (en) 2011-12-02 2014-02-04 Neoconix, Inc. Electrical connector and method of making it
US9368437B2 (en) 2011-12-31 2016-06-14 Intel Corporation High density package interconnects
US9257276B2 (en) 2011-12-31 2016-02-09 Intel Corporation Organic thin film passivation of metal interconnections
US9680273B2 (en) 2013-03-15 2017-06-13 Neoconix, Inc Electrical connector with electrical contacts protected by a layer of compressible material and method of making it
US9653194B2 (en) * 2013-08-12 2017-05-16 Te Connectivity Corporation Low resistance insert
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US11545455B2 (en) 2019-05-28 2023-01-03 Apple Inc. Semiconductor packaging substrate fine pitch metal bump and reinforcement structures
CN115938963B (zh) * 2023-03-13 2023-05-23 深圳市光为光通信科技有限公司 一种基于硅基光电子集成芯片的光电共封装方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3881799A (en) * 1972-09-11 1975-05-06 George H Elliott Resilient multi-micro point metallic junction
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5207887A (en) 1991-08-30 1993-05-04 Hughes Aircraft Company Semi-additive circuitry with raised features using formed mandrels
JPH07105420B2 (ja) 1991-08-26 1995-11-13 ヒューズ・エアクラフト・カンパニー 成形された接点をもった電気接続
EP0529577B1 (en) 1991-08-26 1996-10-09 Hughes Aircraft Company Electrical test probe having shaped contacts
US5412539A (en) 1993-10-18 1995-05-02 Hughes Aircraft Company Multichip module with a mandrel-produced interconnecting decal
US5706174A (en) 1994-07-07 1998-01-06 Tessera, Inc. Compliant microelectrionic mounting device
US5518964A (en) 1994-07-07 1996-05-21 Tessera, Inc. Microelectronic mounting with multiple lead deformation and bonding
JP2595909B2 (ja) * 1994-09-14 1997-04-02 日本電気株式会社 半導体装置
EP0704896B1 (en) * 1994-09-22 2003-03-26 Nec Corporation Tape automated bonding type semiconductor device
US6157084A (en) * 1995-03-17 2000-12-05 Nitto Denko Corporation Film carrier and semiconductor device using same
US5629837A (en) * 1995-09-20 1997-05-13 Oz Technologies, Inc. Button contact for surface mounting an IC device to a circuit board
KR100274333B1 (ko) * 1996-01-19 2001-01-15 모기 쥰이찌 도체층부착 이방성 도전시트 및 이를 사용한 배선기판
JPH10135270A (ja) * 1996-10-31 1998-05-22 Casio Comput Co Ltd 半導体装置及びその製造方法
US5896271A (en) 1997-07-21 1999-04-20 Packard Hughes Interconnect Company Integrated circuit with a chip on dot and a heat sink
US6181569B1 (en) * 1999-06-07 2001-01-30 Kishore K. Chakravorty Low cost chip size package and method of fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100728856B1 (ko) * 2004-05-31 2007-06-15 산요덴키가부시키가이샤 회로 장치 및 그 제조 방법

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