KR20000027839A - 반도체장치의 캐퍼시터 형성방법 - Google Patents

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Abstract

본 발명은 반도체장치의 캐퍼시터 형성방법에 관한 것으로, 특히 캐퍼시터의 면적을 증가시키기 위해 사용하는 MPS 박막 증착후 발생되는 공핍영역을 효과적으로 제거할 수 있는 캐퍼시터 형성방법에 관한 것이다. 본 발명에서 따르는 반도체장치의 캐퍼시터 형성방법은 저장전극 구조를 형성한 다음 저장전극 전체 표면에 선택적 MPS 박막을 형성시키는 단계; RF 플라즈마 방식을 이용하여 PH3도핑하는 단계; 및 어닐링 하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 따르면 캐퍼시터의 MPS 박막 형성후 공핍층이 제거되어 셀당 캐퍼시턴스가 증가하고 델타-C 의 특성이 개선될 뿐만 아니라, 종래의 캐퍼시터 제조방법과는 달리 낮은 공정 온도에서 진행되므로 열에너지에 의한 스트레스를 덜 받게되어 소자 특성을 효과적으로 개선시킬 수 있다.

Description

반도체장치의 캐퍼시터 형성방법
본 발명은 반도체장치의 캐퍼시터 형성방법에 관한 것으로, 특히 캐퍼시터의 면적을 증가시키기 위해 사용하는 MPS (Meta-stable Poly-Silicon) 박막 증착후 발생되는 공핍영역을 효과적으로 제거할 수 있는 캐퍼시터 형성방법에 관한 것이다.
DRAM에서 셀캐퍼시턴스의 증가는 메모리셀의 독출능력을 향상시키고 소프트 에러율(soft error)을 감소시키는 역할을 하므로 셀의 메모리 특성을 향상시키는데 크게 기여한다. 한편, 메모리 셀의 집적도가 증가함에 따라서 하나의 칩에서 단위셀이 차지하는 면적은 줄어들게 되고, 이는 결과적으로 셀캐퍼시턴스 영역의 감소를 초래하게되므로, 집적도의 증가와 더불어 단위면적에 확보되는 정전용량의 증가는 필수적이다.
이에, 한정된 면적에 큰 정전용량을 가지는 캐퍼시터를 실현시키기 위한 노력이 계속되어 왔으며, 이들 대부분은 셀캐퍼시턴스를 구성하는 저장 전극(storage node)의 구조에 관한 것으로, 그 구조를 3 차원 입체 구조로 형성하여 유효면적을 증가시키는 방향으로 많은 연구가 이루어져 왔다. 그 결과, 종래의 플래너(planar)형에서 트랜치(trench)형, 스택(stack)형, 실린더(cylindrical)형 또는 이들의 복합형 등 다양한 종류의 입체구조의 저장전극이 연구 개발되고 있다.
그러나 저장전극의 구조를 개선하여 셀정전용량으 증가시키고자 하는 시도는 디자인 룰의 한계, 복잡한 공정에 의한 에러율을 증가 등의 문제점이 지적되어 그 제조가능성에 대해 회의적인 평가를 받게 되었고, 이들 문제점을 극복하는 새로운 셀캐퍼시터 제조방법에 대한 필요성이 더욱 높아지게 되었다.
이에 따라 셀캐퍼시턴스를 저장전극의 구조 개선에 의존하지 않고 저장전극을 구성하는 물질자체의 특성을 이용하여 증가시키는 방법이 제안되었는데, 이중 64 DRAM을 실현하기 위하여 저장전극 표면을 울퉁불퉁하게 만드는 새로운 기술이 소개되었다(Extended Abstracts of the 22nd on Solid State Devices and Materials, 1990, p873~876, p869-872). 이러한 방식을 이용한 종래의 실린더형 캐퍼시터 형성방법을 예를 들면 다음과 같다.
실리콘 기판상에 저장전극을 형성하기 위한 콘택홀을 형성한 다음, 콘택홀 마진을 확보하기위해 산화막으로 스페이서를 증착한 후 식각한다. 여기에 LPCVD 로 도프트 실리콘막을 증착한 다음, 측벽형성을 위해 산화막을 두껍게 증착하고, 실린더형 캐퍼시터 패턴 형성을 위해 마스크 및 식각공정을 실시한다. LPCVD 로 도프트 실리콘막의 측벽을 증착하고, 증착된 측벽을 블랭킷으로 식각하고, 선택적 MPS 공정을 적용하기 전에 측벽 사이에 남아 있는 산화막을 제거함과 동시에 측벽 박막위에 형성된 산화막을 없애주기 위해 H2SO4+ HF 으로 습식세척을 실시한다. 그리고 나서, 캐퍼시터의 단면적을 증가시키기 위해 Si2H6또는 SiH4가스를 사용하여 선택적 MPS 박막을 형성한다.
그러나, 이러한 종래 방법으로 저장전극을 형성하였을 때, 캐퍼시터의 용량은 증가되지만 음의 바이어스를 인가하였을 때, 전극 부피에 비해 상대적으로 인(phosphorus) 농도가 적어지는 공핍영역이 형성되어 양의 바이어스를 인가하였을 때보다 상대적으로 캐퍼시턴스가 적어지게 되므로 캐퍼시턴스의 최대값과 최소값의 차이가 커지게 되어 델타 C 특성이 저하되어 소자의 특성이 나빠지는 현상이 나타난다.
이러한 공핍영역을 없애기 위해서는 선택적 MPS 박막 형성후 인으로 충분히 도핑 처리하여야 하는데, 종래의 MPS박막의 POCl3도핑 방식은 고온 열공정에서 진행하기 때문에, 열 스트레스를 받는 문제점과, POCl3도핑후 형성되는 P2O5산화막을 제거하기 위해 디글레이즈(deglaze)하는 과정에서 MPS 박막 표면의 손상이 야기되는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체장치의 캐퍼시터 형성과정에서 선택적 MPS 형성후 발생되는 공핍영역을 MPS 박막을 손상시키기 않고 제거할 수 있는 방법을 제공하는 데에 있다.
도 1 은 본 발명의 실시예에 따른 반도체장치의 캐퍼시터를 형성하는 방법을 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예에 따른 반도체장치의 캐퍼시터의 P 농도 프로파일을 측정한 그래프이다.
도 3은 본 발명의 실시예에 따른 반도체장치의 캐퍼시터의 캐퍼시터-전압관계를 측정하여 플로팅한 그래프이다.
* 도면 중의 주요 부분에 대한 부호설명*
10 : 실리콘 기판 20 : 절연막
30 : 하부전극 40 : MPS 박막
50 : 공핍층
상기 기술적 과제를 달성하기 위한 본 발명에서 따르는 반도체장치의 캐퍼시터 형성방법은 저장전극 구조를 형성한 다음 저장전극 전체 표면에 선택적 MPS 박막을 형성시키는 단계; RF (radio frequancy) 플라즈마 방식을 이용하여 PH3도핑하는 단계; 및 어닐링 하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르는 반도체 장치의 캐퍼시터 형성방법에서 PH3도핑하는 단계는 620~670℃의 온도에서 10-7torr 이하의 압력으로 10초이상 일정하게 유지하는 안정화 단계;및 30~100 와트의 전력을 사용하여 RF 플라즈마를 형성한 상태에서 PH3가스를 300~500 sccm을 주입하여 40~100초동안 RF 플라즈마 처리하는 단계를 포함하는 것을 특징으로 한다.
플라즈마 처리시간을 너무 길게하면 챔버내의 불순물도 많이 도핑될 우려가 있기 때문에 40~100초 동안 플라즈마 처리하는 것이 바람직하다.
본 발명에 따르는 반도체 장치의 캐퍼시터 형성방법에서 PH3도핑 단계에서 PH3가스와 함께 H2, Ar, He, N2등으로 이루어진 불활성 가스를 주입하는 것이 바람직하다.
본 발명에 따르는 반도체 장치의 캐퍼시터 형성방법에서 어닐링시에 챔버내의 온도는 650℃의 온도에서 10-7torr 이하의 압력을 유지하는 것이 바람직하며, 이때에 가스는 주입하지 않고 20~60초 정도 고압 상태에서 챔버내에 잔존하는 가스나 불순물 등을 펌핑시키는 것이 바람직하다.
상기와 같은 본 발명에 따르는 반도체 장치의 캐퍼시터 형성방법은 MPS 박막이 형성된 캐퍼시터 표면에 고진공 상태에서 RF 전력에 의해 플라즈마를 형성하고 낮은 온도에서 PH3가스를 유입시킴으로써 웨이퍼 상에 달라붙는 이온들을 열 에너지에 의해 더욱 활성화시키면서 확산시켜 공핍영역을 제거시킨다.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한, 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고 단지 예시로 제시된 것이다.
소정의 공정을 거쳐 도 1 과 같이 실린더형 저장전극 구조가 형성된 상태에서 단일 웨이퍼형 CVD 장비에서 650℃, 고진공 상태에서 SiH4또는 Si2H6가스를 주입하여 Si 시드(seed)를 형성하고 어닐링 공정을 실시하여 MPS 박막(40)을 형성한다.
이것을 650℃, 10-7~ 10-8torr 의 압력에서 10초 정도 안정화 시간을 준 다음, PH3가스를 300 sccm을 약 30초 동안 유입시킨다. 플라즈마가 형성되기 전에 약 20초 동안 PH3가스를 300 sccm 계속 유입시키면서 13.56 MHz 의 주파수를 갖는 RF 전력을 30~100W에서 40~100 초동안 플라즈마 처리하면, 중성 이온 또는 이온화된 이온들이 웨이퍼 표면으로 활발하게 움직이고, 웨이퍼 표면으로 달라붙은 이온들은 650℃의 열에너지를 받으며 더욱 가속화되어 확산된다.
그리고 나서, 650℃에서 가스는 주입하지 않고 고압 상태에서 챔버내에 잔존하는 가스나 불순물 등을 펌핑시키면서 약 30초간 어닐링하여 열에너지에 의해 확산을 가속화시킨다.
그 결과 공핍영역이 제거되는 것을 확인하기 위해 평판 웨이퍼에서 SIMS 로 깊이에 따른 인의 농도 프로파일을 확인하여 도 2의 그래프로 나타내었다.
도 2에서 나타나듯이 MPS 박막 형성후에는 생성된 공핍영역이 본 발명에 따르는 PH3도핑 처리후에는 공핍층이 제거되면서 인의 농도가 증가하는 것을 확인할 수 있었다.
또한, 본 발명에 따라 제조된 캐퍼시터의 인가 전압에 따른 캐퍼시턴스의 변화를 측정하여 본 결과 도 3의 그래프로 도시된 바와 같이 종래의 방법에 의해 제조된 캐퍼시터에 비하여 셀당 3~4 pF 정도의 캐퍼시턴스가 증가되고, Cmax와 Cmin의 차이도 줄어들어 델타-C의 특성을 85%~98% 까지 향상시키는 것으로 확인되었다.
이상과 같이 본 발명에 따르면 캐퍼시터의 MPS 박막 형성후 공핍층이 제거되어 셀당 캐퍼시턴스가 증가하고 델타-C 의 특성이 개선될 뿐만 아니라, 종래의 캐퍼시터 제조방법과는 달리 낮은 공정 온도에서 진행되므로 열에너지에 의한 스트레스를 덜 받게되어 소자 특성을 효과적으로 개선시킬 수 있다.

Claims (4)

  1. 저장전극 구조를 형성한 다음 저장전극 전체 표면에 선택적 MPS 박막을 형성시키는 단계;
    RF 플라즈마 방식을 이용하여 PH3도핑하는 단계;및
    어닐링 하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 캐퍼시터 형성방법.
  2. 제 1 항에 있어서, 상기 PH3도핑 단계는 620~670℃의 온도에서 10-7torr 이하의 압력으로 10초이상 일정하게 유지하는 안정화 단계;및 30~100 와트의 전력을 사용하여 RF 플라즈마를 형성한 상태에서 PH3가스를 300~500 sccm을 주입하여 40~100초동안 RF 플라즈마 처리하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 캐퍼시터 형성방법.
  3. 제 1 항에 있어서, 상기 어닐링 단계는 650℃의 온도에서 10-7torr 이하의 압력을 유지하며, 가스는 주입하지 않고 20~60초 정도 고압 상태에서 챔버내에 잔존하는 가스나 불순물 등을 펌핑시키는 것을 특징으로 하는 반도체장치의 캐퍼시터 형성방법.
  4. 제 1 항에 있어서, 상기 PH3도핑 단계에서 PH3가스와 함께 H2, Ar, He, N2등으로 이루어진 불활성 가스를 주입하는 것을 특징으로 하는 반도체장치의 캐퍼시터 형성방법.
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