KR100524476B1 - 집적회로에 트렌치 커패시터를 형성하는 방법 - Google Patents
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Abstract
본 발명은 기판내에 매립 플레이트의 트렌치 커패시터를 포함하는 트렌치 커패시터를 형성하는 방법에 관한 것이다. 기판내에 트렌치를 형성하는 단계가 포함된다. 트렌치는 트렌치 내부면을 갖는다. 트렌치내에 산화물 칼라를 형성하는 단계가 포함된다. 산화물 칼라는 트렌치 내부면의 제1부분을 커버하며, 트렌치 내부면의 제2부분은 산화물 칼라로 커버되지 않은 채로 남겨둔다. 플라즈마 강화 도핑 프로세스를 이용하여, 트렌치 내부면의 제2부분을 제1도펀트로 도핑하는 단계가 포함된다. 플라즈마 강화 도핑 프로세스는 트렌치 내부면에 부가층이 거의 증착되지 않은채 제 2부분 내로 제 1도펀트를 확산시킨다. 또한, 매립 플레이트를 형성하기 위하여, 고온 프로세스를 이용하여 제1도펀트를 기판내로 드라이브 인 하는 단계가 포함된다.
Description
본 발명은 반도체 기반의 디바이스 제조에 관한 것으로, 특히 트렌치 커패시터를 포함하는 다이나믹 랜덤 액세스 메모리(DRAM) 집적회로 제조에 관한 것이다.
DRAM에서 저장 소자로서 트렌치 커패시터를 이용하는 것은 알려져 있다. 일반적인 트렌치 커패시터에서, 트렌치 커패시터의 바닥쪽으로 위치한 전도 영역인 매립 플레이트는 인접한 트렌치 커패시터들을 서로 연결하는데 이용된다. 종래 기술에서, 매립 플레이트는 트렌치의 내부면을 코팅하는 적당한 도펀트-함유층의 종래 증착 프로세스에 의해 종종 수행된다. 다음, 증착 프로세스는 증착된 도펀트-함유층의 도펀트가 기판 내로 드라이브되어 매립 플레이트로 작용하는 전도성 영역을 생성하는 도펀트 드라이브 인 단계에 의해 수행된다.
설명을 용이하게 하기 위해, 도 1은 기판(102)을 도시하고 있으며, 이는 트렌치 커패시터가 형성되는 기판을 말한다. 도 1 및 본 명세서의 도면에서, 기판(102)은 당업자에게 공지된 것처럼 n-기판이 사용될 수도 있으나, 편의상 p-기판으로 한다. 기판(102)내에, 일례로 반응성 이온 에칭(RIE)의 건식 에칭과 같은 적절한 에칭 프로세스에 의해 트렌치(104)가 형성된다.
트렌치(104)가 기판(102)에 형성된 후, 기판 및 트렌치(104) 내부면 위로 도펀트-함유층(106)이 블랭킷 증착된다. 도펀트-함유층(106)은 예를 들어 비소가 도핑되거나 인이 도핑된 유리층과 같이 n-형 도펀트(기판(102)가 p-기판인 경우)로 도핑된 산화물층을 의미할 수 있다. 비소가 도핑된 층은 예를 들어 외부 확산 어닐링을 피하기 위하여 질화물/산화물 캡층을 포함할 수 있다. 반대로, 기판(102)이 n-기판인 경우, 도펀트-함유층(106)은 예를 들어 붕소와 같은 p-형 도펀트를 포함할 수 있다. 도펀트-함유층(106)은 예를 들어 화학적 기상 증착(CVD), 저압 화학적 기상 증착(LPCVD), 또는 플라즈마 강화 화학적 기상 증착(PECVD)을 포함하는 적절한 증착 프로세스를 이용하여 증착될 수 있다.
도 2 및 3에서, 포토레지스트 플러그는 트렌치(104)내에 형성되어, 증착된 도펀트-함유층(106)의 일부분에 대한 에칭을 용이하게 한다. 증착된 도펀트-함유층(106)의 일부 제거는, 이는 매립 플레이트 도펀트가 디바이스 영역(예를 들어, DRAM 셀 트랜지스터의 소스 및/또는 드레인, 즉 트렌치(104)의 상부 영역)에 인접한 기판 영역내로 확산되는 것은 바람직하지 않기 때문에 필요하다. 따라서, 도 2에서 트렌치(103)를 포토레지스트 물질로 채우는 포토레지스트 채움 단계가 수행된다. 도 3에서, 포토레지스트(110)는 종래의 포토레지스트 에치백 프로세스를 이용하여 참조번호 112의 레벨까지 에치백된다. 그리고 나서, 도펀트-함유층(106)이 에치백된 포토레지스트 레벨(즉, 도 3의 참조번호(112)의 레벨)까지 에치백된다.
도 4에서, 이전에 에치백된 포토레지스트 플러그(110A)가 제거되고, 예를 들어 산화물/질화물/산화물(ONO)의 3층 샌드위치(하나의 산화물층은 질화물과 기판물질 사이의 접착 촉진층으로 역할) 또는 2층 질화물/산화물(NO)로 구성되는 캡 층(114)이 트렌치(104)내로 및 이전에 에치백 도펀트-함유층(106A) 위로 증착된다. 캡층(114)의 기능중 하나는 고온 단계가 도펀트-함유층(106)의 도펀트를 트렌치(104)의 바닥의 기판 영역내로 드라이브하는데 사용되는 차후 도펀트 드라이브 인 프로세스에서 남아있는 트렌치로부터 매립 플레이트 도펀트(예를들어, 비소)를 유지하는 것이다.
도 5에서, 고온 도펀트 드라이브 인 프로세스는 도펀트-함유층(106)의 매립 플레이트 도펀트가 인접한 기판 영역내로 확산되도록, 매립 플레이트의 전술한 전도성 영역을 형성하게 된다. 도펀트 드라이브 인 프로세스는 예를 들어 특정 지속시간 동안 기판을 고온에 노출시킴으로써(예를들어, 아르곤이나 질소 속에 약 20초 동안 약 1050 ℃) 달성된다. 도펀트가 기판 물질내로 적당한 거리를 침투하여 매립 플레이트(도 5에 매립 플레이트(116)로 도시)를 형성한 후, 캡층(114)과 도펀트-함유층(106) 모두는 차후 에칭 프로세스(예를들어, 습식 에칭)에서 제거된다. 주목할 것은 도 5가 매립 플레이트의 일부를 도시하고 있을 뿐이며, 매립 플레이트는 다수의 트렌치 커패시터와 연결될 수 있다는 점이다. 이후, 트렌치 커패시터의 다른 성분(영역(120)의 산화물 칼라를 포함) 및 관련 DRAM 셀을 형성하기 위해 종래의 프로세싱 단계가 추가적으로 이용된다.
매립 플레이트를 형성하기 위한 종래기술은 트렌치 바닥에 전도성 영역을 형성하는 업무를 수행하였지만, 심각한 문제점이 있다. 예를 들어, 종래 프로세스는 도펀트-함유층(예를들어, 도 1의 도펀트-함유층)의 정확한 증착을 필요로 한다. 비교적 저밀도 디바이스에 대해, 트렌치는 비교적 넓은 트렌치 구멍을 가지며, 이러한 증착 요구조건은 보통 큰 어려움 없이 충족된다. 그러나, 현대의 집적회로의 밀도가 증가됨에 따라, 트렌치 단면적은 보다 작아지고, 보다 조밀하게 패킹된다. 이에 수반하여, 트렌치가 저장 셀로서 역할하기에 충분한 저장 능력을 제공하기 위한 깊이(예를들어, 40 FF/DT)를 유지할 수 있기는 하지만, 트렌치 구멍은 상당히 작아진다. 예로서, 현대의 고밀도 DRAM(예를들어, 1기가비트 이상)은 트렌치는 직경이 0.15 미크론만큼 작고, 깊이는 6 미크론까지를 요구한다.
좁은 그리고/또는 고 애스팩트비 트렌치는 프로세스 엔지니어에게 추가적 문제를 야기하며, 특히 좁은 고 애스팩트비 트렌치의 바닥에 튼튼한 층 및 구조를 형성하는 데 있어서 추가적 문제를 야기한다. 특히, 좁은 트렌치의 사용은 도펀트-함유층(예를들어, 도 1의 도펀트-함유층(106))을 형성하는 증착 프로세스를 신뢰할 수 없게 한다. 트렌치 단면이 소정 크기 이하로 감소할 경우, 트렌치내 도펀트-함유층에 보이드(void)가 종종 생성되는 데, 특히 매립 플레이트가 형성되는 트렌치 바닥 근처에서 그러하다. 도펀트-함유층(106)의 보이드(202)가 도 1에 예시적으로 도시되어 있다.
또한, 도펀트-함유층의 증착은 트렌치 내부가 도펀트-함유 물질층으로 적절히 코팅되기 전에 트렌치 구멍을 종종 핀치오프시켜, 적절한 양의 도펀트-함유 물질이 트렌치 내에 존재하지 못하게 함으로써 도펀트 부족의 결과를 낳는다. 보이드 및/또는 도펀트 부족은 차후 형성되는 매립 플레이트의 전기적 동작에 악영향을 끼친다. 왜냐하면, 보이드가 매립 플레이트내의 도펀트 농도를 불균일하게 하기 때문이다. 한편, 도펀트 부족은 매립 플레이트내에 부적당한 도펀트 농도의 결과를 낳으며, 이로 인해 매립 플레이트의 임피던스를 증가시킨다. 예로서, 도 5의 매립 플레이트(116)는 결함 영역(130)을 보여주고 있으며, 이는 도 1의 보이드(202)에 의해 야기된 것이다. 상당히 심각하다면, 이러한 결함은 형성된 DRAM 셀을 기능 불능으로 만든다.
전술한 것에 비추어 볼 때, 트렌치내에 매립 플레이트를 포함하는 DRAM 트렌치 커패시터를 형성하기 위해 바람직하게 개선된 기술이 요구된다.
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본 발명의 일 실시예에 따르면, 매립 플레이트의 전도성 영역을 형성하는데 이용되는 매립 플레이트 도펀트는 플라즈마-강화 도핑 프로세스를 이용하여 트렌치 내부면 상으로 직접 도핑된다. 본 명세서에서 사용되며 이하 보다 상세히 설명되는 플라즈마-강화 도핑은 또다른 물질층의 실질적인 증착없이 존재하는 트렌치 내부 표면상에 도펀트가 주입되는 현상에 관한 것이다. 이는 매립 플레이트 형성을 용이하게 하기 위하여 비소 유리 채움층이 통상적으로 증착되는 종래의 증착 방법과는 상반된다. 플라즈마-강화 도핑 프로세스에 따른 트렌치 내부로의 도펀트 유입이 트렌치 내부면에 층의 증착을 필요로하지 않으므로, 전술한 핀치오프(즉, 병목) 및/또는 보이드 형성 문제가 해결된다.
일 실시예에서, 매립 플레이트 도펀트는 플라즈마 이머션 이온 주입(PIII) 프로세스를 이용하여 트렌치 내부면상에 직접 도핑된다. 또다른 실시예에서, 도펀트는 플라즈마 도핑(PLAD) 프로세스를 이용하여 트렌치 내부면으로 도핑된다. 이러한 플라즈마-강화 도핑 프로세스는 트렌치 내부면에 도핑 물질의 소량 축적을 야기시키지만, 이러한 축적은 도핑 프로세스에서 부수적인 것이며, 일반적으로 종래의 증착된 도펀트-함유층과 같이 두꺼운 층을 형성하지는 않는다. 도펀트 프로세스가 적절히 제어된다면, 대부분의 도펀트는 도핑 단계 동안 트렌치 내부면 내로 확산되며, 트렌치 내부면 자체에 도펀트 물질의 소량 축적 또는 바람직하게는 거의 없이 확산된다.
본 발명의 일 실시예에 따르면, 도펀트-함유층 증착 단계의 제거는 현재 고밀도 집적 회로에 일반적으로 이용되는 좁은(및/또는 고 애스팩트비) 트렌치 바닥에 신뢰할 만한 매립 플레이트를 형성하는 가능하다. 또한, 도펀트-함유층 증착 단계이 필요하지 않으므로, 매립 플레이트 형성 단계 이전에 LOCOS 산화물 칼라(즉, LOCOS 원리에 따라 형성된 산화물 칼라)를 형성할 수 있게 한다. 이는, 플라즈마-강화 도핑 단계 동안 LOCOS가 트렌치에 실리콘 산화물의 일시적 증가(bulge)가 존재하도록 야기한다 하더라도, 이러한 LOCOS 팽창은 핀치오프의 가능성을 증가시키지 않는다. 왜냐하면, 본 발명은 매립 플레이트를 형성하기 위하여 트렌치 내로 다른 도펀트-함유층을 증착할 필요가 없기 때문이다. 후에 상세히 설명되는 바와 같이, 매립 플레이트 형성 단계 이전에 LOCOS 산화물 칼라를 형성할 수 있는 것은 보다 높은 질의 산화물 칼라 형성 및/또는 자기-정렬 플라즈마-강화 도핑 및/또는 도펀트 드라이브 인 단계를 수행하기 위한 산화물 칼라 이용 가능성을 포함하는 많은 중요한 이점을 갖는다.
본 발명의 특징 및 이점은 도면을 참조하여 아래에서 상세히 설명한다. 도 6에서는 기판(604) 내에 위치한 트렌치(602)가 도시된다. 전술한 바와 같이, 기판(604)은 p-기판 또는 n-기판일 수 있다(공지된 바와 같이, 이들의 선택은 매립 플레이트를 형성하는 데 이용되는 매립 플레이트 도펀트 형의 선택을 나타낸다). 설명의 편의를 위해, 기판(604)은 p-기판으로 하며, 매립 플레이트를 형성하는데 이용되는 도펀트는 비소로 가정하나 전술한 바와 같이, 다른 형의 기판이나 도펀트가 이용될 수도 있다.
기판(604)의 상부면 위에 질화물층(608)이 도시되어 있다. 일례에서, 질화물층(608)은 NxOy 층을 나타내며, 예를 들어 1300Å두께일 수 있다. 트렌치(602) 내에 산화물 칼라(606)가 배치되어 있고, 이는 예를 들어 매립 플레이트의 n-웰로부터 p-웰을, 또는 커패시터로부터 p-웰을 절연하는 데 이용되는 산화물 칼라를 의미한다. 일례에서, 산화물 칼라(606)는 LOCOS 프로세스로 형성되나, 산화물 칼라(606)는 다른 적절한 산화물 형성 프로세스에 의해 형성될 수도 있다. 주목할 것은, 산화물 칼라가 매립 플레이트의 형성 이전에 이미 형성되어 있는 경우에도 본 발명의 매립 플레이트 형성 프로세스가 유효함을 설명하기 위하여 산화물 칼라가 트렌치(602) 내에 도시되어 있지만, 매립 플레이트 형성 이전에 산화물 칼라의 존재가 반드시 요구되는 것은 아니다(즉, 필요한 경우, 산화물 칼라는 매립 플레이트가 형성된 후에 형성될 수 있다).
일반적으로, 예시적 LOCOS 산화물 칼라 형성 프로세스는 하드 마스크(도 7A의 702)를 사용하여 기판 표면을 먼저 코팅하는 단계를 포함할 수 있다. 하드 마스크는 질화물층 또는 산화물/질화물/산화물의 3층 샌드위치와 같은 적절한 유전층으로 구성될 수 있다. 트렌치가 에치된 후, 트렌치 내부는 적절한 라이너(liner) 층(예를들어, 질화물 층)으로 코팅된다. 라이너 층은 도 7A에 라이너층(704)으로 도시되어 있다. 이후, 라이너층은 포토레지스트 플러그 프로세스를 이용하여 에치백되어, 최종적으로 매립 플레이트가 형성될 트렌치내의 영역을 나머지 질화물 라이너가 적어도 커버한다.
라이너 에칭을 용이하게 하는 적절한 포토레지스트 플러그 프로세스는 트렌치를 포토레지스트(도 7A의 706)를 채우고, 그안에 포토레지스트 플러그를 형성하기 위하여 차후의 매립 플레이트의 거의 상부 레벨까지 트렌치 내부에서 포토레지스트를 에치백하는 단계를 포함한다. 이후, 라이너 에칭 프로세스는 포토레지스트 플러그에 의해 커버되지 않은 트렌치 내부의 라이너 물질을 제거하기 위하여 수행된다. 트렌치 바닥에서 포토레지스트 플러그로 보호되는 라이너 물질은 라이너 에칭 프로세스 동안 거의 영향을 받지 않는다. 에칭되지 않은 라이너층이 도 7B에서 라이너층(704A)으로 도시되어 있다. 이후, 포토레지스트 플러그 자체가 제거되고, 트렌치 내부 부분을 (지금 제거된) 포토레지스트 플러그 레벨까지 커버하는 라이너 코팅은 남겨둔다.
칼라가 형성될 트렌치 내 실리콘 영역(도 7B의 710)은 라이너 물질로 커버되지 않는다(왜냐하면, 이 영역의 라이너 물질은 포토레지스트 플러그(도 7B의 706)에 의해 커버되지 않고 초기 라이너 에칭 프로세서에서 제거되었기 때문이다). 따라서, 도 7B의 영역(710) 내의 실리콘 물질은 산화 단계에서 산화되어 산화물 칼라를 형성한다(예를들어, 습식 또는 건식 산화 프로세스를 이용). LOCOS 산화물 칼라가 도 7C에서 산화물 칼라(712)로 도시되어 있다. 실리콘 산화물을 형성하기 위하여 실리콘 기판 내로 산소를 흡수하는 것은 트렌치 내부로 영역(710)이 부풀어 오르게 하며, 이로 인해 트렌치의 단면이 다소 감소된다. 산화물 칼라(712)의 두께는 차후 증착되는 매립 플레이트 도펀트가 산화물 칼라와 인접한 기판 영역까지 관통하지 못하도록 구성된다. 예로서, 약 100-350Å의 산화물 두께는 도펀트 투과가 약 50-150Å인 경우에 적당하다. 산화물 칼라가 형성된 후, 트렌치 바닥의 라이너 물질은 적절한 에칭 프로세스를 이용하여 제거될 수 있다(예를들어, 라이너 물질로 질화물이 이용되는 경우 HF 완충용액에 침지시키는 것과 같은 습식 에칭 프로세스).
도 8에서, 적당한 매립 플레이트 도펀트(p-기판에 대해 비소)가 도 6의 트렌치(602) 내로 직접 도핑된다. 바람직한 일실시예에서, 매립 플레이트 도펀트의 플라즈마-강화 도핑은 플라즈마 이머션 이온 주입(PIII) 프로세스를 이용하여 플라즈마 증착 챔버 내에서 수행된다. 플라즈마 이머션 이온 주입은 공지된 프로세스이다. 그러나, 트렌치 커패시터의 깊은 트렌치 도핑을 수행하기 위한 PIII의 이용은 도프의 등방성 및 이방성 성분이 트렌치 내부의 수직 및 수평 표면을 따라 소정의 도핑 균일도를 얻는 데 쉽게 최적화될 수 있다는 사실로 인해 많은 이점을 제공한다.
물론, PIII 시스템에 대한 많은 구성이 존재할 수 있으며, 이들 중 몇몇이 Material Research Society Symposium Processing Vol.279(1993)에서 쳉 등의 "반도체의 플라즈마 이머션 이온 주입", USP 5,607,509의 "고임피던스 플라즈마 이온 주입 장치", USP 5,354,381의 "플라즈마 이머션 이온 주입(PI3) 장치", USP 5,449,920의 "광역 이온 주입 프로세스 및 장치", 및 USP 5,558,718의 "펄스 소스 이온 주입 장치 및 방법"에 서술되어 있으며, 이들을 참고로 인용한다.
일 실시예의 PIII 시스템에서, 도펀트(예를들어, 비소 도펀트의 경우 AsH3)를 함유하는 소스 가스로부터 이온화되는 고밀도 플라즈마가 기판을 도핑하는데 이용된다. 몇몇 경우에 있어서, 고밀도 플라즈마는 자계에 근접하여 연속적으로 지속된다. 이온화는 에너지가 적절한 방전 소스, 예를들어 페닝 방전 소스에 공급될 때 수행될 수 있다. 고밀도 플라즈마는 보통 1E14 내지 1E17 /㎤ 범위의 이온 밀도를 가지는 플라즈마를 말한다. 적절한 다이오드-기반의 플라즈마 이머션 이온 주입 시스템의 제공자는 예를들어,메샤추세츠의 Eaton Corp. of Gloucester와 캘리포니아의 Varian Associates Inc. of Palo Alto를 포함한다.
기판은 PIII 챔버 내부에 배치되며, 연속 펄스 또는 DC 음전압이 기판에 인가되어, 시쓰(sheath)를 확장시키고 플라즈마로부터 보다 많은 이온이 추출되어 기판 쪽으로 가속되어 추가적 주입을 야기한다(즉, 이방성 컴포넌트). 수직 측벽을 따라서 도핑을 증가시키기 위하여, 챔버 압력은 증가될 수 있고/또는 기판은 플라즈마에 더 근접할 수 있다. 바람직한 실시예에서, 도핑은 다이오드 형 PIII 시스템에서 달성될 수 있으나, 전자 사이클론 공진(ECR) 시스템, 용량성 결합 시스템, 유도성 결합 시스템 등을 포함하는 임의의 형태의 PIII 시스템이 심각한 증착 층을 형성하지 않고 트렌치 내부의 수직 및 수평 표면을 도핑하도록 구성되는 한 이용될 수 있다. 다이오드 시스템이 이용된다면, 할로우 애노드 방전 그리드(그라운드될 있음)는 고전압 전극과 기판 사이에 위치하여, 기판 표면을 가로 지르는 도핑 균일도를 향상시킨다.
일반적으로, PIII 챔버에서의 도핑은 이방성 성분(즉, 도핑이 트렌치 바닥 쪽의 단방향으로)과 등방성 성분(즉, 도핑이 모든 방향으로) 모두를 포함한다. 가변 도핑 프로세스 파라미터(챔버 압력, 플레이트 사이의 거리, 플레이트와 기판 사이의 거리, 및/또는 다른 적절한 파라미터)는 두개 성분 사이의 밸런스에 영향을 끼치는 경향이 있다. 이러한 프로세스 파라미터는 플라즈마-강화 도핑 프로세스를 최적화시키기 위해 프로세스 엔지니어에 의해 설정되어, 트렌치의 수직 및 수평 표면에 소정의 도핑 효과를 달성한다.
예로서, 이방성 성분(트렌치 바닥에서 이온 주입을 제어)는 챔버 압력이 증가될 때 개선되는 경향이 있다. 반대로, 등방성 성분(트렌치 측벽을 따라 도핑을 제어)는 챔버 압력이 증가될 때 개선되는 경향이 있다. 다른 예로서, 다이오드 시스템에서 플레이트 사이의 간격이 증가될 때, 도핑 프로세스의 이방성 성분은 증가되는 경향이 있다. 반대로, 다이오드 시스템에서 플레이트 사이의 간격이 감소될 때, 도핑 프로세스의 이방성 성분은 감소되는 경향이 있다.
일반적으로, 있다 하더라도, 실제 증착이 플라즈마-강화 도핑의 결과로서 실리콘 표면에 축적되는 경우는 거의 없다. 일 실시예에서, 도펀트 물질의 약 1-3 원자 층이 PIII 챔버에서 도핑한 후 실리콘 표면에 존재할 수 있다. 그러나, 이는 종래기술 프로세스에 의해 증착되는 도펀트-함유층의 두께보다 훨씬 더 얇다.
대안적으로, 매립 플레이트 도펀트의 플라즈마-강화 도핑은 플라즈마 도핑(PLAD) 시스템을 이용하여 수행될 수 있다. 플라즈마 도핑(PLAD)은 공지된 프로세스이다. 일 실시예에서, 플라즈마 도핑은 등방성 및 이방성 (즉, 주입) 도핑을 동시에 수행하기 위하여 전용 HV 펄스 전력 파워가 플라즈마를 가열할 때 달성된다. 물론, 많은 PLAD 시스템이 존재하며, 이들 중 몇몇은 예를들어, Surface and Coatings Technology(Elsevier Science S.A. 1996)의 미주노 등에 의해 "실리콘용 플라즈마 도핑", USP 4,912,065의 "플라즈마 도핑 방법", USP 4,937,205의 "플라즈마 도핑 프로세스 및 장치" 에 개시되어 있으며, 본 명세서에서는 이들을 참조한다. 적절한 PLAD 시스템의 제공자는 예를들어 캘리포니아의 Applied Materials Inc. of Santa Clara와 캘리포니아의 Lam Research Corp. of Fremont를 포함한다.
PLAD 시스템의 일실시예서, 도핑될 기판이 챔버 내로 유입되고, 이후 고전압 펄스 파워(RF 파워 서플라이)를 이용하여 매립 플레이트 도펀트 소스 가스(예를들어 AsH3를 포함하는 것)로부터 플라즈마가 가열된다. 동시에, 주입을 용이하게 하기 위하여, 이온이 추출된다. 또한, 도핑 프로세스의 이방성 및 등방성 성분은 여러 파라미터 설정에 의해 영향을 받는다. 정확한 설정은 물론 트렌치(수직 트렌치 측벽과 트렌치 바닥) 내 소정의 도핑 효과를 얻는 데 필요한 이방성/등방성 밸런스, 챔버의 크기, 기판의 크기, 기판 층의 구성, 플라즈마 시스템의 특정 구성 및/또는 다른 팩터에 달려 있다. 그러나, 그러한 설정 실행은 당업자의 기술범위 내이다.
플라즈마-강화 도핑 단계 후의 매립 플레이트 도펀트의 확산 깊이가 도 8에 점선(620)으로 도시되어 있다. 몇몇의 매립 플레이트 도펀트는 질화물층(608) 표면으로 유입된다 하더라도, 이러한 도펀트의 존재는 해롭지 않다. 왜냐하면, 질화물 층(608)이 일반적으로 나중에 제거되기 때문이다. 주입량은 충분한 양의 도펀트가 차후의 도펀트 드라이브 인 단계 동안 기판(604) 내로 충분히 투과되어 소정의 매립 플레이트를 형성하도록 정해진다. 물론, 상이한 DRAM 회로는 매립 플레이트의 전기적 특성에 관하여 다른 요구 조건을 가질 수 있으며, 결국 정확한 디멘션 및/또는 매립 플레이트 내의 도펀트 농도는 변할 수 있다.
도 9에서는, 도펀트 드라이브 인 프로세스를 이용하여 도 8에서 도핑된 도펀트가 기판내로 드라이브 되었다. 일 실시예에서, 도펀트 드라이브 인 프로세스는 기판을 고온(예를들어, 아르곤 또는 질소 분위기에서 약 20초간 약 1050℃)에 노출시킴으로써 수행될 수 있다. 도펀트 드라이브 인 프로세스는 플라즈마-강화 도핑 프로세스를 통해 이전에 도핑된 도펀트가 기판내로 더 확산되어 매립 플레이트(도 9에 매립 플레이트(630)로 도시)의 전도성 영역을 형성한다.
전술한 바와 같이, 본 발명은 플라즈마-강화 도핑 프로세스(예를들어, 전술한 PIII 또는 PLAD 프로세스 또는 유사하게 적절한 프로세스)를 이용함으로써, 매립 플레이트 도펀트를 트렌치 내로 유입할 때 추가적 증착을 최소화한다. 이는 도펀트-함유 물질 층이 트렌치 내부로 실제로 증착되는 종래 접근법과는 상당히 대조적이다. 이 때문에, 현재 도핑 프로세스는 현재 고밀도 IC에서 트렌치의 감소된 단면에 덜 민감하여, 신뢰성 있는(도펀트 함유층의) 증착을 위해서는 매우 좁은 트렌치에 이용될 수 있다.
또한, 본 발명의 플라즈마-강화 도핑 프로세스가 트렌치 구멍의 크기에 덜 민감하므로, 매립 플레이트를 형성하기 전에 산화물 칼라(606)(예를들어, LOCOS 프로세스를 이용)를 미리 형성하는 것이 가능하다. 종래에는, 미리 형성된 산화물 칼라와 그에 따른 트렌치 구멍의 축소는 차후 증착된 도펀트-함유 물질에 의해 종종 트렌치 구멍을 핀치오프시킨다. 본 발명에 따르면, 추가적인 증착이 거의 발생하지 않으므로, 트렌치 구멍을 핀치오프할 위험은 매립 플레이트 도펀트가 트렌치 내로 유입될 때 거의 제거된다.
또한, 현재의 산화물 칼라(606)(및 질화물 층(608))는 "마스크" 기능을 하여플라즈마-강화 도핑 프로세스와 도펀트 드라이브 인 프로세스가 자기 정렬되게 할 수 있다. 즉, 산화물 칼라(606)는 도펀트가 트렌치내의 인접한 기판 영역으로 유입 및/또는 확산되지 못하도록 한다. 결과적으로, 도핑은 매립 플레이트와 관련하여 자기 정렬된다. 게다가, LOCOS 산화물 칼라의 존재는 매립 플레이트 뿐만 아니라 커패시터가 트랜지스터의 웰과 관련하여 분리되도록 한다. 도 6에 도시된 바와 같이, 질화물층(608)은 도펀트가 위로부터 기판 내로 유입 및/또는 확산되지 못하도록 한다.
일 실시예에서, 도펀트 드라이브 인 단계는 비소 분위기(예를 들어, 비소 유리층이 캡핑되지 않는 경우)속에서 수행된다. 다른 예에서, 도펀트 드라이브 인 단계는 예를들어 질소 및 10% 산소 분위기에서 수행된다. 도펀트 물질은, 플라즈마-강화 도핑 이후, 도펀트 드라이브 인 단계 이전에 적절한 캡층으로 덮혀질 수 있다. 캡핑 물질은 예를들어 SiO2, 질화물, 또는 상기 산화물/질화물/산화물(ONO)의 3층 샌드위치나 질화물/산화물(NO)의 2층 샌드위치와 같은 적절한 유전 물질이다. 캡핑(capping)은 도펀트를 트렌치 내에 유지하기 위하여/또는 다음 프로세스 동안 챔버가 도펀트 물질로 오염되지 않도록 하기 위하여 도펀트 물질을 캡슐화시킨다. 캡핑 물질은 적절한 에칭 프로세스(예를들어, 습식 에칭)에 의해 나중에 제거될 수 있다.
매립 플레이트가 형성된 후, 트렌치 커패시터 내의 성분을 포함하여 DRAM 셀의 나머지는 종래 DRAM 처리 기술을 사용하여 완성될 수 있다. 최종 DRAM은 컴퓨터를 포함하여 여러 상업적 및 소비자 전자 디바이스에 이용된다.
도 10A는, 본 발명의 일 실시예에 따른, 매립 플레이트를 포함하여 DRAM 셀의 관련 부분을 형성하기 위한 관련 단계를 도시하고 있다. 단계(902)에서, 트렌치 커패시터를 형성하기에 적절한(실리콘 웨이퍼와 같은) 기판이 제공된다. 단계(904)에서, 전술한 건식 에칭(예를들어, RIE 에칭)을 포함하여 적절한 에칭 프로세스를 이용하여 트렌치가 기판에 에칭된다.
단계(906)에서, 플라즈마-강화 도핑 프로세스는 트렌치 내부면을 매립 플레이트 도펀트(예를들어, 비소)로 도핑하는데 이용된다. 주목할 것은, 플라즈마-강화 도핑 프로세스는 전체 트렌치 표면을 도핑하는 경향이 있기는 하지만, 도펀트가 필요없는 트렌치의 영역은 적절한 보호 마스크를 이용하여 보호되는 것이 바람직하다. LOCOS 산화물 칼라가 제공될 때, LOCOS 산화물 칼라는 매립 플레이트 도펀트가 LOCOS 산화물 칼라의 인접한 기판 영역(예를들어, 도 6의 영역(650)) 내로 확산되지 않도록 하는 보호 특성의 역할한다. 이후, DRAM 셀의 제조를 완성하기 위하여, 종래의 처리 단계들이 추가적으로 이용된다.
도 10B는, 본 발명의 또다른 실시예에 따른, 매립 플레이트를 포함하여 DRAM의 관련 부분을 형성하는 단계들을 도시하고 있다. 도 10B에서, 단계(902, 904 및 906)는 도 8에서 수행된 단계들과 거의 동일하다. 그러나, 도 10B의 프로세스는 플라즈마-강화 도핑 단계(906) 이전에 LOCOS 산화물 칼라를 형성한다(단계 905). 이 LOCOS 산화물 칼라는 플라즈마-강화 도핑 단계(906) 동안 존재하며, 차후 도펀트 드라이브 인 단계(단계 907) 동안 도펀트는 기판 내로 더욱더 드라이브된다. 이들 두개의 단계 동안, LOCOS 산화물 칼라는, 전술한 바와 같이, 플라즈마-강화 도펀트 프로세스 및 도펀트 드라이브 인 프로세스가 자기 정렬 되도록 "마스크"로서 작용한다. 이러한 역할을 하기 위하여, LOCOS 칼라는 도펀트가 플라즈마-강화 도핑 및/또는 도펀트 드라이브 인 프로세스 동안 LOCOS 산화물 칼라를 관통하지 못하도록 할 만큼 충분히 두꺼운 것이 바람직하다. 단계(907)에서, 전술한 고온 프로세스를 이용해서 매립 플레이트를 형성하기 위하여 도펀트가 기판 내로 드라이브된다. 이후, DRAM 셀의 제조를 완성하기 위하여 종래 처리 기술이 추가적으로 이용된다.
실시예1: 플라즈마 이머션 이온 주입(PIII: PLASMA IMMERSION ION IMPLANTATION)
일 실시예에서, 상부에 하드 마스크를 갖는 8-인치 웨이퍼가 이톤 PIII 시스템(Eaton PIII system)에 배치된다.
AsH3 또는 PH3 플라즈마가 유도 결합된 플라즈마 소스(MHz 범위에서)에 의해 생성된다. 그러나, 매립 플레이트를 형성하는데 적절한 Si 기술 도펀트 또한 이용될 수 있다.
챔버 내의 압력은 약 5 mTorr이다. 그러나, 압력은 약 1 mTorr 내지 약 500 mTorr일 수 있고, 이러한 또는 다른 PIII 시스템에서 보다 바람직하게 약 1 mTorr 내지 약 20 mTorr일 수 있다. 도핑 에너지는 약 1 keV이다. 그러나, 도핑 에너지는 약 0.1 keV 내지 약 30 keV일 수 있고, 이러한 또는 다른 PIII 시스템에서는 보다 바람직하게 약 0.1 keV 내지 약 10 keV일 수 있다.
챔버 크기 및 디자인에 따라, 전술한 압력을 유지하기 위하여 충분한 매립 플레이트 도펀트 소스 가스가 흐른다. H2 또는 He와 같은 적절한 캐리어 가스가 필요하다면(예를들어, 약 10% 내지 약 50% 의 도펀트 소스 가스 흐름) 이온 플럭스 밀도를 줄이기 위하여 이용될 수 있다.
전형적인 도즈량은 약 1E19 이온/㎤이다. 그러나, 도즈량은 약 5E18 이온/㎤ 내지 약 5E19 이온/㎤일 수 있으며, 몇몇 경우에 있어서는 보다 바람직하게 약 8E18 이온/㎤ 내지 약 2E19 이온/㎤일 수 있다. 전형적인 도핑 시간은 약 60초이다. 그러나, 도핑 시간은 약 10초 내지 약 10분일 수 있으며, 이러한 또는 다른 PIII 시스템에서는 보다 바람직하게 약 50초 내지 약 70초일 수 있다. 펄스 속도는 약 10kHz이다. 그러나 펄스 속도는 약 500 Hz 내지 약 30 kHz일 수 있고, 몇몇 경우에 있어서는 보다 바람직하게 약 1 kHz 내지 약 5 kHz일 수 있다. 자계는 일 실시예에서 약 40 가우스이다.
실시예2: 플라즈마 도핑(PLAD: PLASMA DOPING)
일 실시예에서, 상부에 하드 마스크나 포토레지스트를 갖는 8-인치 웨이퍼가 베리언 PLAD 시스템(Varian PLAD system)(글로우세스터, 매샤추세츠)에 배치된다.
이용 및 편의상, BF3 가 테스트 도펀트 소스 가스로 이용된다. 그러나, 매립 플레이트를 형성하는데 적절한 임의의 Si 기술 도펀트(예를들어, 비소, 인 등)가 이용될 수도 있다.
챔버 내의 압력은 약 10 mTorr 미만이다. 그러나, 압력은 약 1 mTorr 내지 약 500 mTorr 미만일 수 있고, 이러한 또는 다른 PIII 시스템에서 보다 바람직하게는 약 1 mTorr 내지 약 10 mTorr 미만일 수 있다. 도핑 에너지는 약 1 keV이다. 그러나, 도핑 에너지는 약 0.1 keV 내지 약 10 keV일 수 있고, 이러한 또는 다른 PIII 시스템에서 보다 바람직하게는 0.5 keV 내지 약 5 keV이다.
챔버 크기 및 디자인에 따라, 전술한 압력을 유지하기 위하여 충분한 매립 플레이트 도펀트 소스 가스가 흐른다. 필요하다면 H2 또는 He와 같은 적절한 캐리어 가스가 (예를들어, 약 10% 내지 약 50% 의 도펀트 소스 가스 흐름) 이온 플럭스 밀도를 줄이기 위하여 이용될 수 있다.
통상적인 도즈량은 약 1E19 이온/㎤이다. 그러나, 도즈량은 약 5E18 이온/㎤ 내지 약 5E19 이온/㎤일 수 있으며, 몇몇 경우에 있어서는 보다 바람직하게 약 8E18 이온/㎤ 내지 약 2E19 이온/㎤일 수 있다. 전형적인 도핑 시간은 약 100초이다. 그러나, 도핑 시간은 약 10초 내지 약 10분일 수 있으며, 이러한 또는 다른 PIII 시스템에서는 보다 바람직하게 약 80초 내지 약 120초일 수 있다. 듀티 팩터(즉, 주어진 펄스 속도에 대해 플라즈마가 웨이퍼 상에 존재하는 시간)는 최대 펄스 속도에 약 1/20이다. 일 실시예에서, 듀티 팩터는 10kHz 이하의 펄스 주파수에서 약 20%이다.
전술한 것으로부터 알 수 있는 바와 같이, 본 발명은 좁은 트렌치(예를들어, 0.25미크론 이하의 단면을 갖는 트렌치) 및 LOCOS 산화물 칼라가 매립 플레이트 형성 프로세스(병목 형상)이전에 형성되는 경우에도, 매립 플레이트를 포함하여 DRAM 트렌치 커패시터의 형성을 용이하게 한다. 종래의 도펀트-함유층 증착 단계가 없어지기 때문에, 본 발명은 그와 관련된 문제점, 예를 들어 트렌치 내 도펀트-함유층 내 보이드 형성 및/또는 트렌치 구멍이 핀치오프되면서 도펀트 결함의 종래 기술 고유의 가능성을 제거한다. 플라즈마-강화 도핑 프로세스는 적절한 최적화로서 트렌치 바닥 바로 아래로 트렌치 내부면상에 균일한 도핑을 가질 수 있게 한다. 좁은 트렌치에서, 특히 트렌치의 바닥에서 증착을 정확하게 제어한다는 것이 어렵기 때문에, 본 발명은 종래 기술의 증착 방법을 능가하여 상당히 개선된 장점을 갖는다. 본 발명은 심지어 병-형상(예를들어, 기판 내의 트렌치 단면보다 더 좁은 트렌치 구멍을 갖는)트렌치에서, 현대의 고밀도 IC의 트렌치 커패시터의 제조에 적절하게 사용된다.
또한, LOCOS 산화물 칼라가 미리 형성되므로, 본 발명은 이러한 LOCOS 산화물 칼라를 플라즈마-강화 도핑 및 도펀트 드라이브 인 프로세스 동안 "마스크"로 이용하며, 이것에 의해 이러한 프로세스들을 자기 정렬시킨다. 당업자라면 알 수 있는 바와 같이, DRAM 트렌치 커패시터 형성 기술로 감소된 단계는 DRAM 셀을 제조하는데 요구되는 시간 및 복잡성을 감소시킨다.
또한, LOCOS 산화물 칼라가 먼저 형성되므로, LOCOS 산화물 칼라가 형성되는 트렌치 내부면은 LOCOS 산화물 칼라가 형성될 때에도 비교적 매끄럽다. 그 결과, 높은 질의 LOCOS 산화물 칼라가 형성되며, 이는 도펀트가 인접 기판 영역으로 투과되는 것을 방지하는데 도움을 준다. 산화물 칼라의 두께는 산화물 칼라를 도펀트 투과에 보다 저항성있게 만듦으로써 보다 얇아질 수 있다. 얇은 산화물 칼라를 이용하기 위하여(또는 매립 플레이트 도펀트 도핑 이전에 산화물 칼라를 전혀 필요로하지 않는), 질화물 도핑 프로세스를 이용하여 질화물을 산화물 칼라 영역(LOCOS 전 또는 후에) 내로 유입한다. 대안적으로 또는 추가적으로, 산화물 칼라 영역은 역-도핑될 수 있다(즉, 미리 도펀트로 도핑하여, 다음에 유입되는 매립 플레이트 도펀트를 중화). 일 실시예에서, 인듐이나 보론(즉, BF2)과 같은 적절한 p-도펀트가 LOCOS전에 역-도펀트로서 이용될 수 있다. 적절한 n-형 역-도펀트는 예를들어 비소, 안티몬 또는 인을 포함한다.
본 발명이 여러 예시를 통해 서술되었지만, 본 발명의 범위 내에는 변경, 치환 및 동등물이 있다. 예로서, 이해의 용이를 위해 비소 도펀트가 언급되었지만, 실리콘 기술에서 사용되고 매립 플레이트를 형성하는 데 적절한 도펀트가 이용될 수 있다. 따라서, 다음의 첨부된 청구범위는 본 발명의 범위내에 포함되는 그러한 변경, 치환 및 동등물을 포함하는 것으로 해석된다.
본 발명은 심지어 병-형상(예를들어, 기판 내의 트렌치 단면보다 더 좁은 트렌치 구멍을 갖는)트렌치에서도 적절하게 사용될 수 있으며, 프로세스들을 자기 정렬시킬 수 있다. 이를 통해, DRAM 트렌치 커패시터 형성 기술로 감소된 단계는 DRAM 셀을 제조하는데 요구되는 시간을 줄이며 공정을 간소화시킨다.
도 1은 트렌치 내부면 상에 증착된 도펀트를 포함하는 층을 갖는 기판내의 트렌치;
도 2는 포토레지스트 채움 프로세스가 수행된 후의 도 1의 트렌치;
도 3은 포토레지스트 채움 및 도펀트-함유층이 에치백된 후의 도 2의 트렌치;
도 4는 캡층이 등각으로 증착된 후의 도 3의 트렌치;
도 5는 도펀트-함유층내의 도펀트가 기판내로 확산된 후에 형성된 매립 플레이트;
도 6은 본 발명의 일실시예에 따른 플라즈마 강화 도핑 이전에, 내부에 산화물 칼라 영역을 갖는 트렌치;
도 7A-7C는 본 발명의 일 실시예에 따른 LOCOS 산화물 칼라 형성 프로세스;
도 8은 본 발명의 일 실시예에 따른 매립 플레이트 도펀트를 트렌치내로 유입시키기 위하여 플라즈마 강화 도핑 프로세스가 수행된 후의 도 6의 트렌치;
도 9는 도펀트-함유층내의 도펀트가 기판내로 확산된 후에 형성된 매립 플레이트를 포함하는 도 9의 트렌치;
도 10A는 본 발명의 일 실시예에 따른 트렌치 커패시터 내에 매립 플레이트를 형성하는데 이용된 몇몇의 관련 단계; 및
도 10B는 본 발명의 다른 실시예에 따른 트렌치 커패시터 내에 매립 플레이트를 형성하는데 이용된 몇몇의 관련 단계를 도시한 도면.
Claims (24)
- 매립 플레이트를 포함하는 트렌치 커패시터를 기판에 형성하는 방법으로서,상기 기판내에 트렌치를 형성하는 단계-상기 트렌치는 트렌치 내부 표면을 갖음 ;상기 트렌치 내에 산화물 칼라를 형성하는 단계-상기 산화물 칼라는 상기 산화물 칼라로 커버되지 않은 상기 트렌치 내부 표면의 제 2 부분은 남겨두고 상기 트렌치 내부 표면의 제 1 부분을 커버함 ;이후, 상기 트렌치 내부 표면의 상기 제 2 부분은 플라즈마-강화 도핑 프로세스를 사용하여 제 1 도펀트로 도핑되는 단계- 상기 플라즈마-강화 도핑 프로세스는 상기 트렌치 내부 표면 상에 부가층을 증착하지 않고 상기 제 2 부분으로 상기 제 1 도펀트가 확산되도록 구성됨; 및상기 매립 플레이트를 형성하기 위해 고온 프로세스를 이용하여 상기 기판 속으로 상기 제 1 도펀트를 주입시키는 단계를 포함하는 것을 특징으로 하는 트렌치 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 산화물 칼라 형성 단계는 LOCOS 프로세스를 이용하는 수행되는 것을 특징으로 하는 트렌치 커패시터 형성 방법.
- 제 1 항에 있어서,상기 기판은 p-형 기판이고, 상기 제 1 도펀트는 n-형 도펀트인 것을 특징으로 하는 트렌치 커패시터 형성 방법.
- 제 1 항에 있어서,상기 기판은 n-형 기판이고, 상기 제 1 도펀트는 p-형 도펀트인 것을 특징으로 하는 트렌치 커패시터 형성 방법.
- 제 4 항에 있어서,상기 제 1 도펀트는 비소 도펀트인 것을 특징으로 하는 트렌치 커패시터 형성 방법.
- 제 1 항에 있어서,상기 플라즈마 도핑 프로세스는 플라즈마 이머션 이온 주입(PIII) 프로세스인 것을 특징으로 하는 트렌치 커패시터 형성 방법.
- 제 1 항에 있어서,상기 플라즈마 도핑 프로세스는 플라즈마 도핑(PLAD) 프로세스인 것을 특징으로 하는 트렌치 커패시터 형성 방법.
- 제 1 항에 있어서,상기 주입 단계 이전에 상기 제 1 도펀트 위에 캡층을 형성하는 단계를 더 포함하며, 상기 캡층은 상기 주입 단계 동안 상기 제 1 도펀트가 사용되는 챔버를 오염시키지 않도록 구성되는 것을 특징으로 하는 트렌치 커패시터 형성 방법.
- 제 1 항에 있어서,상기 트렌치는 병-형상 트렌치를 나타내며, 상기 병-형상 트렌치는 상기 병-형상 트렌치의 내부 영역의 단면보다 작은 트렌치 구멍을 갖는 것을 특징으로 하는 커패시터 형성 방법.
- 제 9 항에 있어서,상기 병-형상 트렌치는 다이나믹 랜덤 액세스 메모리(DRAM) 회로의 제조에 이용되는 것을 특징으로 하는 트렌치 커패시터 형성 방법.
- 매립 플레이트를 포함하는 트렌치 커패시터를 기판에 형성하는 방법으로서,상기 기판 내에 내부 표면을 갖는 트렌치를 형성하는 단계; 및플라즈마-강화 도핑 프로세스를 이용하여 제 1 도펀트로 상기 트렌치 내부 표면의 적어도 제 1 부분을 도핑하는 단계를 포함하며,상기 플라즈마-강화 도핑 프로세스는 상기 트렌치 내부 표면 상에 부가층을 증착하지 않고 상기 제 1 부분으로 상기 제 1 도펀트가 확산되지 않도록 구성되고, 상기 제 1 도펀트는 상기 상기 매립 플레이트를 형성하기 위해 사용되는 도펀트를 나타내는 것을 특징으로 하는 트렌치 커패시터 형성 방법.
- 제 11 항에 있어서,상기 플라즈마-강화 도핑 프로세스는 플라즈마 이머션 이온 주입(PIII) 프로세스 및 플라즈마 도핑(PLAD) 프로세스 중 하나인 것을 특징으로 하는 트렌치 커패시터 형성 방법.
- 제 12 항에 있어서,상기 도핑 단계 이전에, 상기 트렌치 내에 산화물 칼라를 형성하는 단계를 더 포함하며, 상기 산화물 칼라는 상기 트렌치 내부면의 제 2 부분을 커버하고, 상기 트렌치 내부면의 제 1 부분은 산화물 칼라로 커버하지 않는 것을 특징으로 하는 트렌치 커패시터 형성 방법.
- 제 13 항에 있어서,상기 산화물 칼라는 상기 도핑 단계 동안 상기 산화물 칼라에 인접한 기판 영역을 상기 제 1 도펀트의 도펀트 침투로부터 보호하기 위한 마스크로 사용되는 것을 특징으로 하는 트렌치 커패시터 형성 방법.
- 제 13 항에 있어서,상기 산화물 칼라 형성 단계는 LOCOS 프로세스를 이용하여 수행되는 것을 특징으로 하는 트렌치 커패시터 형성 방법.
- 제 13 항에 있어서,상기 기판은 p-형 기판이고, 상기 제 1 도펀트는 n-형 도펀트인 것을 특징으로 하는 트렌치 커패시터 형성 방법.
- 제 13 항에 있어서,상기 기판은 n-형 기판이고, 상기 제 1 도펀트는 p-형 도펀트인 것을 특징으로 하는 트렌치 커패시터 형성 방법.
- 제 17 항에 있어서,상기 제 1 도펀트는 비소 도펀트인 것을 특징으로 하는 트렌치 커패시터 형성 방법.
- 제 11 항에 있어서,주입 단계 이전에, 상기 제 1 도펀트 위에 캡층을 형성하는 단계를 더 포함하며, 상기 캡층은 상기 주입 단계 동안 사용되는 챔버를 상기 제 1 도펀트가 오염시키지 않도록 구성되는 것을 특징으로 하는 트렌치 커패시터 형성 방법.
- 제 11 항에 있어서,상기 트렌치는 병-형상 트렌치를 나타내며, 상기 병-형상 트렌치는 상기 병-형상 트렌치의 내부 영역 단면보다 작은 트렌치 구멍을 갖는 것을 특징으로 하는 트렌치 커패시터 형성 방법.
- 제 11 항에 있어서,상기 트렌치 커패시터는 다이나믹 랜덤 액세스 메모리(DRAM) 회로의 제조에 이용되는 것을 특징으로 하는 트렌치 커패시터 형성 방법.
- 다이나믹 랜덤 액세스 메모리(DRAM) 회로의 매립 플레이트를 포함하는 트렌치 커패시터를 기판에 형성하는 방법으로서,내부면을 갖는 트렌치를 상기 기판 내에 형성하는 단계; 및플라즈마-강화 도핑 프로세스를 이용하여 상기 트렌치 내부면의 적어도 제 1 부분을 제 1 도펀트로 도핑하는 단계를 포함하며,상기 플라즈마-강화 도핑 프로세스는 플라즈마 이머션 이온 주입(PIII) 프로세스 및 플라즈마 도핑(PLAD) 프로세스중 하나이며 상기 트렌치 내부면에 부가층을 증착하지 않고 상기 제 1 도펀트가 상기 제 1 부분내로 확산되도록 하며, 상기 제 1 도펀트는 상기 매립 플레이트를 형성하는데 이용된 도펀트인 것을 특징으로 하는 트렌치 커패시터 형성 방법.
- 제 22 항에 있어서,상기 도핑 단계 이전에, LOCOS 프로세스를 이용하여 상기 트렌치 내에 산화물 칼라를 형성하는 단계를 더 포함하며, 상기 산화물 칼라는 상기 트렌치 내부면의 제 2 부분을 커버하고 상기 트렌치 내부면의 상기 제 1 부분을 커버하지 않는 것을 특징으로 하는 트렌치 커패시터 형성 방법.
- 제 23 항에 있어서,상기 산화물 칼라와 인접하는 기판 영역을 상기 도핑 동안 상기 제 1 도펀트의 도펀트 침투로부터 보호하는 마스크로서 상기 산화물 칼라를 이용하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 커패시터 형성 방법.
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