KR20000027514A - 액정 표시 장치의 폴리실리콘-박막 트랜지스터 형성방법 - Google Patents
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Abstract
본 발명은 폴리실리콘-박막 트랜지스터의 이동도 특성을 개선시킬 수 있는 액정 표시 장치의 폴리실리콘-박막 트랜지스터의 형성방법을 개시한다. 개시된 본 발명은, 절연 기판상에 소오스, 드레인 전극을 소정 거리 이격되도록 형성하는 단계로, 상기 소오스, 드레인 전극의 측벽이 테이퍼 형태가 되도록 테이퍼 에칭하여 형성하는 단계와, 상기 소오스, 드레인 전극이 형성된 기판상의 소정 부분에 비정질 실리콘층을 형성하는 단계와, 상기 소오스 드레인 전극 사이의 비정질 실리콘층 상에 절연 패턴을 형성하는 단계와, 상기 노출된 비정질 실리콘층에 불순물을 이온 주입하는 단계와, 상기 절연 패턴상에 게이트 전극을 형성하는 단계와, 상기 노출된 비정질 실리콘층을 레이져 어닐링하여, 폴리화하는 단계를 포함하며, 상기 소오스 드레인 전극간의 거리는 상기 레이져 어닐링시 사용되는 레이져 빔 파장의 정수배인 것을 특징으로 한다.
Description
본 발명은 폴리실리콘-박막 트랜지스터의 형성방법에 관한 것으로, 보다 구체적으로는 전계 이동도 특성을 향상시킬 수 있는 액정 표시 장치에 있어서 폴리실리콘-박막 트랜지스터로 된 CMOS 형성방법에 관한 것이다.
일반적으로 폴리실리콘을 채널층으로 이용하는 박막 트랜지스터는 비정질 실리콘을 채널층으로 하는 박막 트랜지스터와 비교하였을 때, 소형화가 가능하고, 빠른 구동 능력을 가진다.
또한, 액정 표시 장치에 적용하였을 경우에는, 얇고 작은 모듈을 형성하여, 컴팩트한 디스플레이 장치를 구현할 수 있고, 드라이브 IC와 박막 트랜지스터가 동시에 형성되므로써, 비용도 감축된다.
이러한 종래의 폴리실리콘-박막 트랜지스터를 이용하여 CMOS를 제작하는 경우에는 도 1에 도시된 바와 같이, 버퍼층(도시되지 않음)이 형성된 절연 기판(1) 상부에 비정질 실리콘층을 증착한다음, 박막 트랜지스터의 영역이 한정되도록 패터닝한다. 패터닝된 비정질 실리콘층을 레이져 어닐링하여 폴리실리콘층(2)으로 만든다. 그리고나서, 게이트 절연막(3)과 게이트 전극용 금속막을 순차적으로 적층한다음, 금속막을 소정 부분 패터닝하여, 게이트 전극(4)을 형성한다.
그후, p모스 트랜지스터 영역(PA)을 가린다음, 노출된 n모스 트랜지스터(NA) 영역의 폴리실리콘층(2)에 n형의 불순물을 주입하여, n모스 트랜지스터의 소오스, 드레인 영역(5a, 5b)을 형성한다. 이어, p모스 트랜지스터 영역(PA)을 오픈시킨다음, 다시 n모스 트랜지스터 영역(NA)을 가린다. 그후에 노출된 p모스 트랜지스터 영역(PA)의 폴리실리콘층(2)에 p형의 불순물을 주입하여, p모스 트랜지스터의 소오스, 드레인 영역(6a, 6b)을 형성한다.
그리고나서, 결과물 상부에 층간 절연막(7)을 증착하고, 각각의 소오스, 드레인 영역(5a,5b,6a,5b)이 노출되도록 식각한다음, 노출된 소오스, 드레인 영역(5a,5b,6a,6b)과 콘택되도록 알루미늄 금속막을 증착하고, 소정 부분 패터닝하여, 소오스, 드레인 전극(8)을 형성한다.
그러나, 상기와 같은 채널층이 하부에 있고, 게이트 전극이 상부에 형성되는 코플라나(coplanar) 형태의 박막 트랜지스터는 박막 트랜지스터 영역으로 한정된 비정질 실리콘층을 일괄적으로 레이져 어닐링하여 폴리실리콘층을 형성한다. 이때, 레이져 어닐링시 여러 샷의 레이져 빔이 인가되므로, 균일하게 레이져 빔이 조사되지 않아, 폴리실리콘막내의 그레인 사이즈가 균일하지 않게 되고, 폴리실리콘막내에 결함이 발생될 소지가 높다.
이로 인하여, 박막 트랜지스터의 이동도가 저하되는 문제점이 발생되었다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로, 폴리실리콘-박막 트랜지스터의 이동도 특성을 개선시킬 수 있는 액정 표시 장치의 폴리실리콘-박막 트랜지스터의 형성방법을 제공하는 것이다.
도 1은 종래의 액정 표시 장치의 폴리실리콘-박막 트랜지스터 CMOS의 단면도.
도 2a 내지 도 2d는 본 발명에 따른 액정 표시 장치의 폴리실리콘-박막 트랜지스터 CMOS의 형성방법을 설명하기 위한 단면도.
(도면의 주요 부분에 대한 부호의 설명)
10 : 절연 기판 11 : 버퍼층
12 : 소오스 전극 13 : 드레인 전극
14 : 비정질 실리콘층 14a : 폴리실리콘층
15a,15b : 절연 패턴 16 : 게이트 전극
17 : 층간 절연막
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면,절연 기판상에 소오스, 드레인 전극을 소정 거리 이격되도록 형성하는 단계로, 상기 소오스, 드레인 전극의 측벽이 테이퍼 형태가 되도록 테이퍼 에칭하여 형성하는 단계와, 상기 소오스, 드레인 전극이 형성된 기판상의 소정 부분에 비정질 실리콘층을 형성하는 단계와, 상기 소오스 드레인 전극 사이의 비정질 실리콘층 상에 절연 패턴을 형성하는 단계와, 상기 노출된 비정질 실리콘층에 불순물을 이온 주입하는 단계와, 상기 절연 패턴상에 게이트 전극을 형성하는 단계와, 상기 노출된 비정질 실리콘층을 레이져 어닐링하여, 폴리화하는 단계를 포함하며, 상기 소오스 드레인 전극간의 거리는 상기 레이져 어닐링시 사용되는 레이져 빔 파장의 정수배인 것을 특징으로 한다.
또한, N모스 영역과 P모스 영역이 한정된 절연 기판 상부의 각 모스 영역에 소오스, 드레인 전극을 소정 거리 이격되도록 형성하는 단계로, 상기 소오스, 드레인 전극을 측벽이 테이퍼 형태가 되도록 테이퍼 에칭하면서 형성하는 단계와, 상기 소오스, 드레인 전극이 형성된 기판상에 비정질 실리콘층을 형성하는 단계와, 상기 N모스 영역의 소오스 드레인 전극 사이의 비정질 실리콘층 상에 제 1 절연 패턴을 형성하고, N모스 영역은 모두 덮도록 제 2 절연 패턴을 형성하는 단계와, 상기 노출된 비정질 실리콘층에 N형 불순물을 이온 주입하는 단계와, 상기 제 2 절연 패턴을 상기 P모스 영역의 소오스 드레인 전극 사이에 존재하도록 패터닝하는 단계와, 상기 N모스 영역을 포토레지스트 패턴으로 가리는 단계와, 노출된 P모스 영역에 P형 불순물을 이온 주입하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계와, 상기 노출된 비정질 실리콘층을 레이져 어닐링하여, 폴리화하는 단계, 및 상기 각 절연 패턴 상부에 게이트 전극을 형성하는 단계를 포함하며, 상기 소오스 드레인 전극간의 거리는 상기 레이져 어닐링시 사용되는 레이져 빔 파장의 정수배인 것을 특징으로 한다.
소오스, 드레인 전극을 기판 표면에 형성하면서, 그의 측벽을 테이퍼 형태로 형성하고, 소오스, 드레인 전극을 레이져 파장의 정수배 만큼 이격되도록 형성하고, 그 상부에 비정질 실리콘층을 증착한다. 그리고나서, 소오스, 드레인 전극 상부에 절연층 및 게이트 전극을 형성한다음, 레이져 어닐링을 실시한다. 이와 같이 형성함에 따라, 절연층 하부의 비정질 실리콘층에는 레이져 빔의 공조 현상이 발생되어, 더욱 균일하게 폴리화가 이루어진다. 이에 따라, 이미 도핑된 도펀트들이 채널쪽으로 확산되어, 콘택 영역의 접촉 영역을 감소시키어, 채널 이동도를 향상시키게 된다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2d는 는 본 발명에 따른 폴리실리콘 박막 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
먼저, 도 2a를 참조하여, 버퍼층(11)이 형성된 절연 기판(10) 상부에 Ni,Al, MoW, AlNd., Mo, Ta, MoTa 과 같은 금속막을 소정 두께로 증착한다음, 소정 부분 패터닝하여 소오스, 드레인 전극(12,13)을 형성한다. 이때, 소오스, 드레인 전극(12)은 일정간격, 바람직하게는 레이져 파장(λ)의 정수배 정도의 간격을 가지며, 이들 소오스, 드레인 전극(12,13)의 측벽은 테이퍼(tapper) 형태가 되도록 테이퍼 에칭을 한다. 여기서, 상기 소오스, 드레인 전극(12,13)의 각각의 측벽과 기판이 이루는 각도는 동일하도록 형성하여야 한다. 그리고나서, 소오스, 드레인 전극(12,13)이 형성된 기판(10) 상부에 비정질 상태의 실리콘층(14)을 증착한다음, 각각 모스 트랜지스터 영역(N모스 영역, P 모스 영역)을 한정하도록 패터닝한다. 그후, 절연층을 증착한다음, N모스 영역상에는 소오스, 드레인 전극(12,13) 사이에 존재하도록, 즉, 채널 영역 상에만 존재하도록, 절연층을 패터닝하여, 제 1 절연 패턴(15a)을 형성하고, P 모스 영역 상에는 P모스 영역을 모두 덮도록 절연층을 패터닝하여 제 2 절연 패턴(15b)을 형성한다. 그리고나서, 노출된 N모스 영역의 비정질 실리콘층(14)에 N형의 불순물 예를들어 인 이온이 주입되어, N모스 트랜지스터의 접합 영역이 형성된다.
그후, 도 2b에 도시된 바와 같이, P모스 영역의 제 2 절연 패턴(15b)을 P 모스 영역상의 채널 영역에만 존재하도록 패터닝한다. 이어, 결과물 상부에 포토레지스트막을 도포하고, N모스 영역 상에만 존재하도록 노광 및 현상하여, 포토레지스트 패턴을 형성한다. 그리고나서, 노출된 P모스 영역의 비정질 실리콘층(14)에 P형 불순물 예를들어, 보론 이온을 주입하여, P모스 트랜지스터의 접합 영역이 형성된다.
그런다음, 포토레지스트 패턴을 공지의 방식으로 제거한다음, 도 2c에서와 같이, 결과물 상부에 게이트 전극용 금속막을 증착한다음, 제 1 및 제 2 절연 패턴(15a) 상부에 존재하도록 패터닝하여, 게이트 전극(16)을 형성한다. 이때, 게이트 전극(16)은 오프셋(offset) 마진을 고려하여, 절연 패턴(15a,15b) 보다는 좁게 형성한다.
그리고나서, 노출된 비정질 실리콘층(14)을 레이져 어닐링 공정을 실시하여, 폴리실리콘층(14a)을 형성한다. 이과정에서 절연 패턴(15a,15b) 하단의 비정질 실리콘층 즉, 채널이 되는 비정질 실리콘층은 레이져 빔의 공조 현상에 의하여 폴리화된다. 이를 보다 구체적으로 설명하자면, 전면으로 입사되는 레이져 빔은 테이퍼 형태로 된 소오스, 드레인 전극(12,13)의 측벽으로부터 반사되어져서 절연 패턴(15a,15b) 하단에 있는 비정질 실리콘층을 폴리화시킨다. 이때, 소오스, 드레인 전극(12,13)간의 거리가 레이져 파장의 정수배이므로, 양옆에서 인가되는 레이져 빔이 보강 간섭을 일으키게 되어, 채널 부분에서는 더욱 큰 인텐서티(intensity)를 갖는 레이져 빔이 인가되어, 더욱 균일한 그레인을 갖도록 폴리화가 이루어진다. 이과정에서 이미 도핑된 도펀트들이 채널쪽으로 확산되어, 콘택 영역의 접촉 영역을 감소시키어, 채널 이동도를 향상시키게 된다.
그후, 도 2d에 도시된 바와 같이, 완성된 폴리실리콘-박막 트랜지스터에 패시배이션층(17)을 피복한다음, N모스와 P모스의 게이트 전극에는 입력 신호(Vin)을 인가하여, N모스의 드레인 전극(13)과 P모스의 소오스 전극(12)에서 출력 신호(Vout)를 얻는다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 소오스, 드레인 전극을 기판 표면에 형성하면서, 그의 측벽을 테이퍼 형태로 형성하고, 소오스, 드레인 전극을 레이져 파장의 정수배 만큼 이격되도록 형성하고, 그 상부에 비정질 실리콘층을 증착한다. 그리고나서, 소오스, 드레인 전극 상부에 절연층 및 게이트 전극을 형성한다음, 레이져 어닐링을 실시한다. 이와 같이 형성함에 따라, 절연층 하부의 비정질 실리콘층에는 레이져 빔의 공조 현상이 발생되어, 더욱 균일하게 폴리화가 이루어진다. 이에 따라, 이미 도핑된 도펀트들이 채널쪽으로 확산되어, 콘택 영역의 접촉 영역을 감소시키어, 채널 이동도를 향상시키게 된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (2)
- 절연 기판상에 소오스, 드레인 전극을 소정 거리 이격되도록 형성하는 단계로, 상기 소오스, 드레인 전극의 측벽이 테이퍼 형태가 되도록 테이퍼 에칭하여 형성하는 단계;상기 소오스, 드레인 전극이 형성된 기판상의 소정 부분에 비정질 실리콘층을 형성하는 단계;상기 소오스 드레인 전극 사이의 비정질 실리콘층 상에 절연 패턴을 형성하는 단계;상기 노출된 비정질 실리콘층에 불순물을 이온 주입하는 단계;상기 절연 패턴상에 게이트 전극을 형성하는 단계;상기 노출된 비정질 실리콘층을 레이져 어닐링하여, 폴리화하는 단계를 포함하며,상기 소오스 드레인 전극간의 거리는 상기 레이져 어닐링시 사용되는 레이져 빔 파장의 정수배인 것을 특징으로 하는 액정 표시 장치의 폴리실리콘-박막 트랜지스터 형성방법.
- N모스 영역과 P모스 영역이 한정된 절연 기판 상부의 각 모스 영역에 소오스, 드레인 전극을 소정 거리 이격되도록 형성하는 단계로, 상기 소오스, 드레인 전극을 측벽이 테이퍼 형태가 되도록 테이퍼 에칭하면서 형성하는 단계;상기 소오스, 드레인 전극이 형성된 기판상에 비정질 실리콘층을 형성하는 단계;상기 N모스 영역의 소오스 드레인 전극 사이의 비정질 실리콘층 상에 제 1 절연 패턴을 형성하고, N모스 영역은 모두 덮도록 제 2 절연 패턴을 형성하는 단계;상기 노출된 비정질 실리콘층에 N형 불순물을 이온 주입하는 단계;상기 제 2 절연 패턴을 상기 P모스 영역의 소오스 드레인 전극 사이에 존재하도록 패터닝하는 단계;상기 N모스 영역을 포토레지스트 패턴으로 가리는 단계;노출된 P모스 영역에 P형 불순물을 이온 주입하는 단계;상기 포토레지스트 패턴을 제거하는 단계;상기 노출된 비정질 실리콘층을 레이져 어닐링하여, 폴리화하는 단계; 및상기 각 절연 패턴 상부에 게이트 전극을 형성하는 단계를 포함하며,상기 소오스 드레인 전극간의 거리는 상기 레이져 어닐링시 사용되는 레이져 빔 파장의 정수배인 것을 특징으로 하는 액정 표시 장치의 폴리실리콘-박막 트랜지스터 형성방법.
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| KR20200075610A (ko) * | 2018-12-18 | 2020-06-26 | 엘지디스플레이 주식회사 | 트랜지스터 및 전자장치 |
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1998
- 1998-10-28 KR KR10-1998-0045459A patent/KR100482460B1/ko not_active IP Right Cessation
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