KR20000020539A - 비동기 가산기의 출력제어회로 - Google Patents

비동기 가산기의 출력제어회로 Download PDF

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Abstract

본 발명은 비동기 가산기의 출력제어회로에 관한 것으로, 가산기의 입력신호와 합계 신호, 자리올림 신호의 조건에 따라 가산기의 가산결과의 출력시점이 제어되도록 하는데 그 목적이 있다.
이와 같은 목적의 본 발명은 가산기와 제 1 및 제 2 래치, 재 1 및 제 2 검출수단, 논리 게이트부, 멀티플렉서를 포함하여 이루어진다. 가산기는 스타트 신호에 의해 동작이 이루어지고, 복수개의 입력신호를 가산하여 합계 신호와 자리올림 신호를 출력한다. 제 1 래치는 가산기에서 출력되는 합계 신호를 입력받아 래치하고, 소정의 출력인에이블 신호에 의해 합계 신호를 출력하도록 이루어진다. 제 2 래치는 가산기에서 출력되는 자리올림 신호를 입력받아 래치하고, 출력인에이블 신호에 의해 자리올림 신호를 출력하도록 이루어진다. 제 1 검출수단은 가산기의 입력신호의 논리값이 모두 0일 때 논리값 1의 제 1 검출신호를 출력한다. 제 2 검출수단은 가산기에서 출력되는 합계 신호와 자리올림 신호의 논리값이 모두 0일 때 논리값 1의 제 2 검출신호를 출력한다. 논리 게이트부는 스타트 신호의 논리값이 1일 때 제 2 검출신호와 동일한 논리값의 신호를 출력하고, 스타트 신호의 논리값이 0일 때 논리값 0의 신호를 출력한다. 멀티플렉서는 스타트 신호를 선택신호로서 입력받고, 제 1 검출신호의 논리값이 0일 때 논리 게이트부의 출력이 선택되며, 제 1 검출신호의 논리값이 1일 때 스타트 신호가 선택되고, 선택된 신호가 출력인에이블 신호로서 출력되도록 이루어진다.
이와 같은 본 발명에 따른 비동기 가산기의 출력제어회로는 가산기의 유효출력을 확보하기 위하여 별도의 가산기의 가산동작 소요시간을 별도로 측정할 필요가 없으므로, 서로 다른 스펙의 가산기를 다수개 사용하는 경우 회로설계에 소요되는 시간을 크게 단축시킨다.

Description

비동기 가산기의 출력제어회로
본 발명은 비동기 가산기의 출력제어회로에 관한 것으로, 특히 비동기 가산기의 가산결과의 출력시점을 제어하기 위한 비동기 가산기의 출력제어회로에 관한 것이다.
일반적으로 클럭을 사용하는 동기식 가산기(Synchronous Adder)와는 달리 비동기 가산기(Asynchronous Adder)는 가산결과의 출력시점을 임의로 설정한다. 즉 입력신호의 입력시점을 알리는 스타트 신호(Start Signal)가 발생한 시점부터 일정시간이 경과한 시점에서 가산결과를 출력한다. 이와 같이 스타트 신호의 발생시점부터 일정시간이 경과할때까지 가산결과의 출력을 지연시키기 위하여 지연셀(Delay Cell)과 래치(Latch)를 이용한다.
도 1은 이와 같이 지연셀과 래치를 이용하여 구현한 종래의 비동기 가산기의 출력제어신호를 나타낸 블록도이다.
가산기(102)에는 가산하고자 하는 입력신호(X)(Y)(Z)가 입력된다. 가산기(102)에는 또 모든 입력신호(X)(Y)(Z)가 입력됨과 동시에 논리값 1로 활성화되는 스타트 신호(ST)도 입력된다. 가산기(102)의 가산동작은 실제로 스타트 신호(ST)가 활성화됨으로써 비로소 이루어진다.
가산기(102)에서 출력되는 합계 신호(S')와 자리올림 신호(C')는 각각 제 1 래치(104)와 제 2 래치(106)에 입력되어 래치된다. 이 두 래치(104)(106)의 출력동작은 출력인에이블 신호(E)에 의해 이루어진다. 이 출력인에이블 신호(E)는 상술한 스타트 신호(ST)가 지연셀(108)을 거치면서 일정시간동안 지연된 다음 발생하는 신호이다. 출력인에이블 신호(E)가 발생하면 제 1 래치(104)와 제 2 래치(106)에 각각 래치되어 있는 합계 신호(S')와 자리올림 신호(C')가 비로소 출력된다.
결과적으로 가산기(102)의 가산동작이 시작된 시점으로부터 일정시간이 경과한 뒤에 제 1 래치(104) 및 제 2 래치(106)의 출력동작이 이루어지는 것이다. 이와 같은 출력의 지연은 가산기(102)에서 유효한 가산결과가 발생할 수 있도록 충분한 동작시간을 확보하기 위한 것이다.
지연셀(108)의 지연시간은 가산기(102)의 가산동작에 소요되는 시간을 측정하여 결정한다. 따라서 서로 다른 스펙의 가산기를 사용하는 경우에는 각 가산기의 동작시간을 모두 측정해야 하기 때문에 설계시간이 크게 증가한다.
따라서 본 발명은 가산기의 입력신호와 합계 신호, 자리올림 신호의 조건에 따라 가산기의 가산결과의 출력시점이 제어되는 비동기 가산기의 출력제어회로를 제공하는데 그 목적이 있다.
이와 같은 목적의 본 발명은 가산기와 제 1 및 제 2 래치, 재 1 및 제 2 검출수단, 논리 게이트부, 멀티플렉서를 포함하여 이루어진다.
가산기는 스타트 신호에 의해 동작이 이루어지고, 복수개의 입력신호를 가산하여 합계 신호와 자리올림 신호를 출력한다.
제 1 래치는 가산기에서 출력되는 합계 신호를 입력받아 래치하고, 소정의 출력인에이블 신호에 의해 합계 신호를 출력하도록 이루어진다.
제 2 래치는 가산기에서 출력되는 자리올림 신호를 입력받아 래치하고, 출력인에이블 신호에 의해 자리올림 신호를 출력하도록 이루어진다.
제 1 검출수단은 가산기의 입력신호의 논리값이 모두 0일 때 논리값 1의 제 1 검출신호를 출력한다.
제 2 검출수단은 가산기에서 출력되는 합계 신호와 자리올림 신호의 논리값이 모두 0일 때 논리값 1의 제 2 검출신호를 출력한다.
논리 게이트부는 스타트 신호의 논리값이 1일 때 제 2 검출신호와 동일한 논리값의 신호를 출력하고, 스타트 신호의 논리값이 0일 때 논리값 0의 신호를 출력한다.
멀티플렉서는 스타트 신호를 선택신호로서 입력받고, 제 1 검출신호의 논리값이 0일 때 논리 게이트부의 출력이 선택되며, 제 1 검출신호의 논리값이 1일 때 스타트 신호가 선택되고, 선택된 신호가 출력인에이블 신호로서 출력되도록 이루어진다.
도 1은 종래의 비동기 가산기의 출력제어회로를 나타낸 블록도.
도 2는 본 발명에 따른 비동기 가산기의 출력제어회로를 나타낸 블록도.
* 도면의 주요 부분에 대한 부호의 설명 *
102, 202 : 가산기 104, 106, 204, 206 : 래치
108 : 지연셀 208, 216 : 제로 검출기
214 : 멀티플렉서 X, Y, Z : 입력신호
S', S : 합계 신호 C', C : 자리올림 신호
ST : 스타트 신호 E : 출력인에이블 신호
D1, D2 : 제로 검출신호
이와 같이 이루어지는 본 발명의 바람직한 실시예를 도 2를 참조하여 설명하면 다음과 같다. 도 2는 본 발명에 따른 비동기 가산기의 출력제어회로를 나타낸 블록도이다.
가산기(202)에는 가산하고자 하는 입력신호(X)(Y)(Z)가 입력된다. 가산기(202)에는 또 모든 입력신호(X)(Y)(Z)가 입력됨과 동시에 논리값 1로 활성화되는 스타트 신호(ST)도 입력된다. 가산기(202)의 가산동작은 실제로 스타트 신호(ST)가 활성화됨으로써 비로소 이루어진다.
가산기(202)에서 출력되는 합계 신호(S')와 자리올림 신호(C')는 각각 제 1 래치(204)와 제 2 래치(206)에 입력되어 래치된다. 이 두 래치(204)(206)의 출력동작은 출력인에이블 신호(E)에 의해 이루어진다.
이처럼 두 개의 래치(204)(206)의 출력동작을 제어함으로써 결과적으로 가산기(202)의 가산결과인 합계 신호(S')와 자리올림 신호(C')의 출력시점을 제어하는 출력인에이블 신호(E)는 다음과 같은 구성을 통하여 발생한다.
제 1 검출수단인 제 1 제로 검출기(216)는 가산기(202)의 입력신호(X)(Y)(Z)의 각각의 논리값이 모두 0일 때 논리값 1의 제 1 제로 검출신호(D1)를 발생시킨다. 만약 입력신호(X)(Y)(Z)의 논리값에 적어도 하나의 1이 포함되어 있는 경우에는 제 1 제로 검출신호(D1)의 논리값이 0이된다.
제 2 검출수단인 제 2 제로 검출기(208)는 가산기(202)의 출력신호인 합계 신호(C')와 자리올림 신호(C')의 각각의 논리값이 모두 0일 때 논리값 1의 제 2 제로 검출신호(D2)를 발생시킨다. 만약 합계 신호(C')와 자리올림 신호(C')의 논리값에 적어도 하나의 1이 포함되어 있는 경우에는 제 2 제로 검출신호(D2)의 논리값이 0이된다.
제 2 제로 검출신호(D2)와 전술한 스타트 신호(ST)는 인버터(210)와 앤드 게이트(212)로 구성되는 논리 게이트부에 입력된다. 먼저 제 2 제로 검출신호(D2)는 인버터(210)에 의해 반전되어 앤드 게이트(212)에 입력된다. 이 앤드 게이트(212)에는 스타트 신호(ST)도 함께 입력된다.
앤드 게이트(212)의 출력과 스타트 신호(ST)는 모두 멀티플렉서(214)에 입력된다. 이 멀티플렉서(214)의 선택신호로는 제 1 제로 검출신호(D1)가 사용된다. 제 1 제로 검출신호(D1)의 논리값이 0이면 앤드 게이트(212)의 출력이 선택되며, 반대로 제 1 제로 검출신호(D1)의 논리값이 1이면 스타트 신호(ST)가 선택된다. 멀티플렉서(214)의 출력신호가 바로 출력인에이블 신호(E)로서, 전술한 두 개의 래치(204)(206)의 출력동작을 제어한다.
이와 같이 이루어지는 본 발명에서, 가산기(202)의 입력신호(X)(Y)(Z) 가운데 논리값이 0이 아닌 신호가 적어도 하나 존재하는 경우의 동작은 다음과 같다.
스타트 신호(ST)의 논리값이 1로되어 가산기(202)가 클리어 된 다음 가산동작이 시작된다. 이 때 가산기(202)에서 출력되는 합계 신호(S')와 자리올림 신호(C')의 논리값이 모두 0이되어 제 2 제로 검출기(208)에서 출력되는 제 2 제로 검출신호(D2)의 논리값은 1이다. 이 논리값 1의 제 2 제로 검출신호(D2)가 인버터(210)에 의해 논리값 0으로 반전되어 앤드 게이트(212)에 입력된다. 따라서 앤드 게이트(210)의 출력은 0이다.
이때 제 1 제로 검출기(216)에서 출력되는 제 1 제로 검출신호(D1)는 0이다. 따라서 멀티플렉서(214)의 제로 입력단(0으로 표시된 입력단)으로 입력된 신호, 즉 앤드 게이트(212)의 출력신호인 논리값 0의 신호가 출력인에이블 신호(E)로서 출력된다. 따라서 두 개의 래치(204)(206)의 출력동작은 이루어지지 않는다.
이 동안에 가산기(202)의 가산동작이 완료되어 소정의 합계 신호(S')와 자리올림 신호(C')가 출력되면 제 2 제로 검출기(208)에서 출력되는 제 2 제로 검출신호(D2)의 논리값은 0으로 바뀐다. 왜냐하면 입력신호(X)(Y)(Z) 가운데 논리값이 1인 신호가 적어도 하나 존재하므로 그 가산결과는 당연히 0이 아니기 때문이다.
논리값 0의 제 2 제로 검출신호(D2)가 인버터(210)에 의해 논리값 1로 반전되어 앤드 게이트(212)에 입력된다. 이때 스타트 신호(ST) 역시 1이므로 앤드 게이트(212)의 출력은 1이다. 이때 멀티플렉서(216)의 선택신호로 사용되는 제 1 제로 검출신호(D1)는 여전히 0이므로, 앤드 게이트(212)의 출력신호인 논리값 1의 신호가 출력인에이블 신호(E)로서 출력된다. 이 때문에 두 개의 래치(204)(206)에 래치되어 있는 합계 신호(S')와 자리올림 신호(C')가 비로소 출력된다.
다음으로, 가산기(202)의 입력신호(X)(Y)(Z)가 모두 0인 경우의 동작은 다음과 같다.
스타트 신호(ST)의 논리값이 1로되어 가산기(202)가 클리어 된 다음 가산동작이 시작된다. 이때 가산기(202)에서 출력되는 합계 신호(S')와 자리올림 신호(C')의 논리값이 모두 0이되어 제 2 제로 검출기(208)에서 출력되는 제 2 제로 검출신호(D2)의 논리값은 1이다. 이 논리값 1의 제 2 제로 검출신호(D2)가 인버터(210)에 의해 논리값 0으로 반전되어 앤드 게이트(212)에 입력된다. 따라서 앤드 게이트(210)의 출력은 0이다.
이때 제 1 제로 검출기(216)에서 출력되는 제 1 제로 검출신호(D1) 역시 1이다(입력신호 X, Y, Z가 모두 0이므로). 따라서 멀티플렉서(214)의 제 2 입력단(1로 표시된 입력단)으로 입력된 신호, 즉 논리값 1의 스타트 신호(ST)가 출력인에이블 신호(E)로서 출력된다.
그러나, 이때 가산기(202)에서 출력되는 합계 신호(S')와 자리올림 신호(C')는 스타트 신호(ST)에 의한 클리어 상태로 인하여 논리값 0으로 안정되어 있다. 따라서 두 개의 래치(204)(206)에서는 안정된 논리값의 가산결과가 출력될수 있다.
이와 같은 본 발명에 따른 비동기 가산기의 출력제어회로는 가산기의 유효출력을 확보하기 위하여 별도의 가산기의 가산동작 소요시간을 별도로 측정할 필요가 없으므로, 서로 다른 스펙의 가산기를 다수개 사용하는 경우 회로설계에 소요되는 시간을 크게 단축시킨다.

Claims (4)

  1. 비동기 가산기의 출력제어회로에 있어서,
    스타트 신호에 의해 동작이 이루어지고, 복수개의 입력신호를 가산하여 합계 신호와 자리올림 신호를 출력하는 가산기와;
    상기 가산기에서 출력되는 합계 신호를 입력받아 래치하고, 소정의 출력인에이블 신호에 의해 상기 합계 신호를 출력하도록 이루어지는 제 1 래치와;
    상기 가산기에서 출력되는 자리올림 신호를 입력받아 래치하고, 상기 출력인에이블 신호에 의해 상기 자리올림 신호를 출력하도록 이루어지는 제 2 래치와;
    상기 가산기의 입력신호의 논리값이 모두 0일 때 논리값 1의 제 1 검출신호를 출력하는 제 1 검출수단과;
    상기 가산기에서 출력되는 상기 합계 신호와 상기 자리올림 신호의 논리값이 모두 0일 때 논리값 1의 제 2 검출신호를 출력하는 제 2 검출수단과;
    상기 스타트 신호의 논리값이 1일 때 상기 제 2 검출신호와 동일한 논리값의 신호를 출력하고, 상기 스타트 신호의 논리값이 0일 때 논리값 0의 신호를 출력하는 논리 게이트부와;
    상기 스타트 신호가 선택신호로서 입력되고, 상기 제 1 검출신호의 논리값이 0일 때 상기 논리 게이트부의 출력이 선택되며, 상기 제 1 검출신호의 논리값이 1일 때 상기 스타트 신호가 선택되고, 선택된 신호가 상기 출력인에이블 신호로서 출력되도록 이루어지는 멀티플렉서를 포함하는 비동기 가산기의 출력제어회로.
  2. 청구항 1에 있어서, 상기 제 1 검출수단 및 제 2 검출수단이 제로 검출기인 것이 특징인 비동기 가산기의 출력제어회로.
  3. 청구항 1에 있어서, 상기 제 1 검출신호 및 상기 제 2 검출신호가 제로 검출신호인 것이 특징인 비동기 가산기의 출력제어회로.
  4. 청구항 1에 있어서, 상기 논리 게이트부는,
    상기 제 2 검출신호를 입력받아 반전시키는 인버터와;
    상기 인버터의 출력과 상기 스타트 신호가 입력되는 앤드 게이트로 이루어지는 것이 특징인 비동기 가산기의 출력제어회로.
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