KR20000012029A - 모듈방식충전구조물을갖는집적반도체칩 - Google Patents

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Abstract

본 발명은 모듈 방식 충전 구조물을 갖는 집적 반도체 칩에 관한 것으로, 상기 집적 반도체 칩을 확실하게 작동시키기 위해서는 기판의 전위가 가급적 칩의 모든 영역에서 표면을 커버하는 방식으로 균일화되어야 한다. 칩상에서의 기판의 콘택팅을 개선하기 위해 모듈 방식 충전 구조물(1 내지 5)은, 상기 구조물이 칩의 평면 커버링의 균일화 외에 칩의 금속화 평면(5)의 금속 도체 레일과 기판(6) 사이의 평면 커버 방식 도전성 콘택팅을 형성하도록 디자인된다. 그럼으로써 기판 전위의 균일화 및 충전 구조물(1 내지 5) 위에 배치된 와이어링 평면(7)의 광학 도전 특성의 개선이 이루어지며, 이 목적을 위해서 추가의 프로세스 단계 또는 추가의 칩표면은 필요치 않다.

Description

모듈 방식 충전 구조물을 갖는 집적 반도체 칩 {INTEGRATED SEMICONDUCTOR CHIP WITH MODULAR FILLING-STRUCTURES}
본 발명은 기판 및 그 위에 배치된 모듈 방식 충전 구조물을 포함하는 집적 반도체 칩에 관한 것이다.
집적 반도체 칩의 표면(레이-아웃 구조)을 관찰해 보면, 구조적 차로 인해 최상부층에서 일반적으로 소위 활성층과 비활성층을 볼 수 있다. 활성 영역에는 예를 들어 반도체 칩의 기능성을 보장하는 소자 또는 기능 그룹(예컨대 트랜지스터, 메모리 셀)이 배치되는 반면, 비활성 영역에는 소자 또는 기능 그룹이 포함되어 있지 않다. 최근의 제조 프로세스는 집적 반도체 칩의 형태적인 구성면에서, 제 1금속화 평면을 포함하는 기판의 모든 관련 프로세스 평면에서 특히 균일한 표면 커버링을 요구한다. 이것이 의미하는 것은, 상기 프로세스 평면의 구조적인 구성이 칩의 활성 영역 및 비활성 영역에서 전반적으로 유사해야 한다는 것이다. 이 목적을 위해서 전술한 프로세스 평면의 비활성 영역 내부에는 소위 모듈 방식 충전 구조물이 제공되는데, 이 구조물은 활성 영역의 구조물과 유사하게 구성된다. 모듈 방식 충전 구조물의 사용은 이미 통상의 실시예이다. 모듈 방식 충전 구조물은 하기에서 거듭 짧은 표제어로 기술되는 바와 같이 특히 3가지 이유에서 사용된다:
- 각각 최상층 아래에서 표면을 균일하게 커버링함으로써 전체 칩표면에 걸쳐 균일한 층경도를 얻기 위해, "CMP"(Chemical Mechanical Polishing)와 관련하여 중요함, "디싱(Dishing)",
- 전체 칩표면에 걸쳐서 노광 조명 및 노광 효과를 균일화하기 위해, "OPE"(Optical Proximity Effect),
- 전체 칩표면에 걸쳐서 에칭 프로세스를 균일화하고 개선하기 위해, "RIE"(Reactive Ione Etch), "마이크로 로딩(Micro Loading)".
반도체 칩을 작동시키기 위해서는 칩의 기판 전위를 될 수 있는 대로 균일화하는 것이 바람직하다. 그럼으로써 기판상에 제공된 모든 소자를 위해 기판 전위가 균일하게 분배된다. 그에 의해 결과적으로 칩표면에 걸쳐 분배된 모든 소자에 전압이 더 균일하게 그리고 더 잘 공급될 수 있다. 전기 도체상에서의 전압 임펄스의 광학 도전 특성은 통일적인 전위를 통해서 더욱 계산 가능해지고 더 균일해진다. 따라서 통일적인 기판 전위에 의해 기판 위에 배치된 와이어링 평면의 광학 도전 특성이 개선된다. 지금까지는 EPI-기판을 사용함으로써 그리고 개별 회로내에서 추가 기판 콘택을 사용함으로써 전기 기판 전위의 균일화를 달성하기 위해 노력해왔다. EPI-기판의 사용에 의해서는 또한 공지된 "래치-업"-효과도 축소될 수 있다. 그러나 상기 조치의 단점은, 에피텍셜층을 기판상에 제공하기 위해 제조 프로세스에서 추가의 비싼 프로세스 단계가 필요하다는 점이다.
본 발명의 목적은, 집적 반도체 칩상에서 기판 전위 비율의 표면 커버링 균일화를 달성하는 것이다. 이 때 칩 제조시에는 상응하는 비용이 가급적 적게 유지되어야 한다.
도 1은 금속화 평면을 포함하는 모듈 방식 충전 구조물의 횡단면도.
도 2는 그 위로 모듈 방식 충전 구조물이 뻗는 칩표면의 일부분의 평면도(레이-아웃 구조).
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 콘택 장소 2 : 폴리 실리콘
3 : 도핑 영역 4 : 산화물로 채워진 트렌치
5 : 금속화 평면 6 : 기판
상기 목적은, 충전 구조물이 금속화 평면의 금속 도체 레일을 포함하고, 그 위로 충전 구조물이 뻗는 칩표면 영역에서 금속화 평면의 금속 도체 레일과 기판 사이에 다수의 도전성 콘택 장소가 존재하는 특징을 갖는, 모듈 방식 충전 구조물을 갖는 집적 반도체 칩에 의해서 달성된다.
바람직한 실시예 및 개선예는 종속항의 특징이다.
본 발명은 도면에 도시된 실시예를 참조하여 하기에서 자세히 설명된다.
도 1은, 금속화 평면(5)의 금속 도체 레일을 포함하는 관련 모든 프로세스 평면의 모듈 방식 충전 구조물(1 내지 5)의 개략적인 횡단면을 보여준다. 서문에 언급한 과제를 가급적 잘 충족시킬 수 있기 위해서는, 모듈 방식 충전 구조물(1 내지 5)의 구성 및 구조가 칩의 활성 영역의 구성 및 구조와 동일해야 한다. 그럼으로써 횡단면으로 도시된 상이한 충전 구조물(1 내지 5)의 배치가 전반적으로 결정된다.
모듈 방식 충전 구조물(1 내지 5)이 그 위로 뻗어 있는 칩표면 영역에서는, 다수의 도전성 콘택 장소(1)가 금속화 평면(5)의 금속 도체 레일과 기판(6) 사이에 배치된다. 충전 구조물은 서로 동일한 다수의 섹션(A)으로 이루어진다. 각각의 섹션(A)에서 금속화 평면(5)의 금속 도체 레일과 기판(6) 사이에는 하나의 도전성 콘택 장소(1)가 존재한다. 서로 동일한 각각의 섹션(A)은, 개별 섹션(A)의 크기에 상응하는 부분 기판(6), 기판(6) 위에 있으며 폴리 실리콘(2)을 갖는 영역, 기판 내부에서 폴리 실리콘(2)을 갖는 상기 영역으로부터 떨어져 배치된 도핑 영역(3), 그리고 금속화 평면(5)의 금속 도체 레일 및 도핑 영역(3)과 도전성으로 결합된 도전성 콘택 장소(1)를 포함한다. 기판(6)내의 폴리 실리콘(2)을 갖는 영역 아래에는 각각 산화물로 채워진 트렌치(4)가 배치되어 있다. 충전 구조물의 서로 동일한 다수의 섹션(A) 중에서 인접 섹션(A)의 폴리 실리콘(2)을 갖는 영역 및 산화물로 채워진 트렌치(4)는 각각 공통 영역으로서 형성된다.
지금까지 칩의 표면 커버링의 균일화를 위한 충전 구조물은 전기적으로 이용되지는 않았다. 그렇기 때문에, 그 위로 충전 구조물이 뻗는 칩표면 영역 중에서 기판(6)과 상기 기판 위에 있는 프로세스 평면 사이에서도 또한 도전성 결합이 이루어지지 않았다. 그 위로 모듈 방식 충전 구조물이 뻗는 칩표면 영역에 금속화 평면(5)의 금속 도체 레일이 제공되었다. 칩의 기판 전위를 균일화하기 위해서 금속화 평면(5)은 도전성 콘택 장소(1) 및 도핑 영역(3)을 통해 기판(6)과 도전성으로 결합된다. 이 경우 도핑 영역(3)은 고도핑 실리콘을 갖는 영역을 포함한다. 반도체 칩의 동작 중에는 금속화 평면(5)의 금속 도체 레일이 기준 전위(예를 들면 "GND")까지 이른다.
금속화 평면(5)의 금속 도체 레일과 기판(6) 사이가 표면 커버 방식으로 도전성 결합됨으로써 기판 전위가 대부분 기준 전위까지 유지된다. 그밖에 칩의 표면 커버링의 균일화도 제공된 금속화 평면(5)의 금속 도체 레일에 의해서 더욱 개선된다. 전체 칩표면에 걸쳐 기판(6)상에 제공된 모든 소자의 전압 공급은 비교적 균일하다. 통일적인 기판 전위에 의해, 와이어링 평면(7)내에서의 광학 도전 특성을 함께 결정하는 충전 구조물(1 내지 5) 위에 있는 와이어링 평면(7)과 기판(6) 사이에서 라인 커패시턴스가 전체 칩표면에 걸쳐 비교적 균일하게 분배된다. 그럼으로써 와이어링 평면(7)에서의 광학 도전 특성이 균일화되고 개선된다. 이러한 균일화 및 개선은 칩의 동작이 확실하게 지지되도록 작용하는데, 그 이유는 전압 임펄스 또는 전류 임펄스의 광학 도전 특성이 칩상에서 계산될 수 있기 때문이다. 균일한 기판 전위에 의해서 또한 "래치-업"-효과도 효과적으로 억제된다.
상기 방식의 배치에 의해 기판 전위의 균일화를 위해서는 추가의 칩표면이나 추가의 프로세스 단계도 필요치 않다. 추가의 칩표면이 필요치 않은 이유는, 전술한 바와 같이 이미 표면 커버링의 균일화를 위해서 사용되는 모듈 방식 충전 구조물(1 내지 5)이 전기적인 목적을 위해서도 이용됨으로써 단 하나의 추가 기능을 가지기 때문이다. 추가의 프로세스 단계가 필요치 않은 이유는, 지금까지 제공된 충전 패턴이 이제는 콘택 장소(1)의 형태로 도전성이기는 하지만 그것의 구조적인 형태 및 배치는 여전히 동일하기 때문이다. 전기 콘택은 칩의 활성 영역에서 예를 들어 소자의 콘택팅을 위해서 필요하기 때문에, 결과적으로 이 목적을 위해 필요한 프로세스 단계는 다만 그 위로 충전 구조물(1 내지 5)이 뻗는 칩표면 위까지만 확대된다. 이 경우 도전성 콘택 장소(1)는 구성면에서 칩의 활성 영역에 있는 콘택과 일치한다. 금속화 평면(5)의 금속 도체 레일을 배치하기 위한 프로세스 단계는 금속화층이 칩의 활성 영역내에 제공되는 프로세스 단계와 일치한다.
도 2는 그 위로 충전 구조물이 뻗는 칩표면의 일부분의 레이-아웃 구조를 보여준다. 선 B-B를 따라 절단한 충전 구조물의 횡단면은 도 1에 따른 도면에 개략적으로 도시되어 있다. 도 1의 섹션(A)은 도 2에서 파선으로 표시되었다. 도 1에 횡단면으로 도시된 칩의 관련 프로세스 평면을 참조하여 모듈 방식 충전 구조물의 레이-아웃 구조의 가능한 실시예가 도시된다.
반도체 칩의 기판은 (완전하게 볼 수 없는) 산화물로 채워진 트렌치(4)를 포함하고, 이 트렌치상에는 폴리 실리콘(2)을 갖는 영역이 제공되며, 이 경우 폴리 실리콘을 갖는 영역은 산화물로 채워진 트렌치(4)의 표면을 다만 일부분만 커버한다. 산화물로 채워진 트렌치(4) 및 그 위에 제공된 폴리 실리콘(2)을 갖는 영역은 그 위로 충전 구조물이 뻗는 칩표면의 전체 영역에 걸쳐 걸려 있으며, 이 경우 충전 구조물은, 산화물로 채워진 트렌치(4) 및 폴리 실리콘(2)을 갖는 영역을 포함하지 않으며 균일한 간격으로 배치되고 평행하게 정렬된 영역을 둘러싼다. 폴리 실리콘(2)을 갖는 영역 및 산화물로 채워진 트렌치(4)에 의해서 감싸진 상기 영역 내부에서 도핑 영역(3)은 반도체 칩의 기판(6) 내부에 배치되어 있다. 도핑 영역(3)의 상기 영역 내부에서 도핑 영역(3)상에는 도전성 콘택 장소(1)가 제공되는데, 이 콘택 장소는 개별 도핑 영역(3)을 통해서 반도체 칩의 기판(6)에 대해 도전성 콘택팅을 만들어주며, 이 때 도전 콘택 장소는 상기 영역의 다만 일부분만을 커버한다. 균일한 간격으로 십자 형태로 그리고 방향에 따라 서로 평행하게 정렬된 금속화 평면(5)의 밴드 형태의 금속 도체 레일은, 각각 서로 직각으로 배치된 금속화 평면(5)의 금속 도체 레일이 교차면, 즉 각각 콘택 장소(1) 중에서 하나의 콘택 장소 위에 있고 이 콘택 장소를 커버하는 교차면을 형성하도록 배치된다. 금속화 평면(5)의 금속 도체 레일은 교차면 영역에서 콘택 장소(1)와 도전성으로 결합된다.
실시예에서 도핑 영역(3)은 p+-도핑 실리콘으로 이루어지고, 기판(6)은 p--도핑 실리콘으로 이루어진다. 그러나 도핑 영역(3)을 n+-도핑 실리콘으로 그리고 기판(6)을 n--도핑 실리콘으로 실시하는 것도 가능하다.
본 발명에 의해, 집적 반도체 칩상에서 표면 커버링을 균일하게 유지할 수 있게 되었고, 제조 비용도 적게 유지되었다.

Claims (7)

  1. 기판(6) 및 그 위에 배치된 모듈 방식 충전 구조물(1 내지 5)을 포함하는 집적 반도체 칩으로서,
    상기 충전 구조물은 금속화 평면(5)의 금속 도체 레일을 포함하고, 그 위로 충전 구조물(1 내지 5)이 뻗는 칩표면 영역에서 금속화 평면(5)의 금속 도체 레일과 기판(6) 사이에 다수의 도전성 콘택 장소(1)가 존재하는 방식으로 구성된 집적 반도체 칩.
  2. 제 1항에 있어서,
    상기 모듈 방식 충전 구조물이 서로 동일한 다수의 섹션(A)으로 이루어지며,
    각각의 섹션(A)에서 금속화 평면(5)의 금속 도체 레일과 기판(6) 사이에는 도전성 콘택 장소(1)가 존재하는 것을 특징으로 하는 집적 반도체 칩.
  3. 제 2항에 있어서,
    서로 동일한 각각의 섹션(A)이
    - 개별 섹션(A)의 크기에 상응하는 부분 기판(6),
    - 상기 기판(6) 위에 있으며 폴리 실리콘(2)을 갖는 영역,
    - 기판내에서 폴리 실리콘(2)을 갖는 영역으로부터 떨어져 배치된 도핑 영역(3), 및
    - 금속화 평면(5)의 금속 도체 레일 및 도핑 영역(3)과 도전성으로 결합된 도전성 콘택 장소(1)를 포함하는 것을 특징으로 하는 집적 반도체 칩.
  4. 제 3항에 있어서,
    기판(6)내에서 폴리 실리콘(2)을 갖는 영역 아래에는 각각 산화물로 채워진 트렌치(4)가 배치되는 것을 특징으로 하는 집적 반도체 칩.
  5. 제 3항에 있어서,
    도핑 영역(3) 및 기판(6)은 동일한 도핑 극성의 도핑 실리콘으로 이루어지며, 상기 실리콘은 고농도의 도핑 영역(3)에서 및 저농도의 기판(6)에서 도핑되는 것을 특징으로 하는 집적 반도체 칩.
  6. 제 4항에 있어서,
    충전 구조물의 서로 동일한 다수의 섹션(A) 중에서 인접 섹션(A)의 폴리 실리콘(2)을 갖는 영역 및 산화물로 채워진 트렌치(4)가 각각 공통 영역으로서 형성되는 것을 특징으로 하는 집적 반도체 칩.
  7. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    그 위로 충전 구조물(1 내지 5)이 뻗는 칩표면 영역에서 충전 구조물(1 내지 5)이 하기의 레이-아웃 구조, 즉
    - 반도체 칩의 기판(6)은 그 위에 폴리 실리콘(2)을 갖는 영역이 제공된 산화물로 채워진 트렌치(4)를 포함하고, 상기 폴리 실리콘을 갖는 영역은 산화물로 채워진 트렌치(4)의 일부분만을 커버하며,
    - 산화물로 채워진 트렌치(4) 및 그 위에 제공된 폴리 실리콘(2)을 갖는 영역은 그 위로 충전 구조물이 뻗는 칩표면의 전체 영역에 걸쳐 걸려 있으며, 상기 충전 구조물은, 산화물로 채워진 트렌치(4) 및 폴리 실리콘(2)을 갖는 영역을 포함하지 않으며 균일한 간격으로 배치되고 평행하게 정렬된 영역을 감싸며,
    - 폴리 실리콘(2)을 갖는 영역 및 산화물로 채워진 트렌치(4)에 의해서 감싸진 영역 내부에서 도핑 영역(3)은 반도체 칩의 기판(6)내에 배치되며,
    - 도핑 영역(3)의 상기 영역 내부에서 도핑 영역(3)상에는 도전성 콘택 장소(1)가 제공되며, 상기 콘택 장소는 개별 도핑 영역(3)을 통해 반도체 칩의 기판(6)에 대해 도전성 콘택팅을 만들어주고, 도전 콘택 장소는 상기 영역의 다만 일부분만을 커버하며,
    - 균일한 간격으로 십자 형태로 그리고 방향에 따라 서로 평행하게 정렬된 금속화 평면(5)의 밴드 형태의 금속 도체 레일은, 각각 서로 직각으로 배치된 금속화 평면(5)의 금속 도체 레일이 교차면, 즉 도전성 콘택 장소(1) 중에서 하나의 콘택 장소 위에 있고 상기 콘택 장소를 커버하는 교차면을 형성하도록 배치되며,
    - 금속화 평면(5)의 금속 도체 레일이 상기 교차면 영역에서 도전성 콘택 장소(1)와 도전성으로 결합되는 방식의 레이-아웃 구조를 갖는 것을 특징으로 하는 집적 반도체 칩.
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