KR100673670B1 - 모듈 방식 더미 구조물을 갖는 집적 반도체 칩 - Google Patents

모듈 방식 더미 구조물을 갖는 집적 반도체 칩 Download PDF

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Abstract

본 발명은 모듈 방식 더미 구조물을 갖는 집적 반도체 칩에 관한 것으로, 상기 집적 반도체 칩을 확실하게 작동시키기 위해서는, 가급적 칩의 모든 영역에서 기판 전위를 균일화할 필요가 있다. 칩상에서의 기판의 콘택 접속을 개선하기 위해 모듈 방식 더미 구조물(1 내지 5)은, 상기 구조물이 칩의 면적 점유 균일화 외에 칩의 금속 도체 평면(5)의 금속 도체 스트립과 기판(6) 사이에 광범위한 도전성 콘택 접속을 형성하도록 디자인된다. 그럼으로써 기판 전위의 균일화 및 더미 구조물(1 내지 5) 위에 배치된 와이어링 평면(7)의 도파 특성의 개선이 이루어지며, 이 목적을 위해서 추가의 프로세스 단계 또는 추가의 칩 면적은 필요치 않다.

Description

모듈 방식 더미 구조물을 갖는 집적 반도체 칩 {INTEGRATED SEMICONDUCTOR CHIP WITH MODULAR DUMMY-STRUCTURES}
도 1은 금속 도체 스트립을 포함하는 모듈 방식 더미 구조물의 횡단면도.
도 2는 그 위로 모듈 방식 더미 구조물이 확장되는 칩 표면의 일부분의 평면도(레이-아웃 구조).
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 콘택 장소 2 : 폴리 실리콘
3 : 도핑 영역 4 : 산화물로 채워진 트렌치
5 : 금속 도체 평면 6 : 기판
본 발명은 기판 및 그 위에 배치된 모듈 방식 더미 구조물을 포함하는 집적 반도체 칩에 관한 것이다.
집적 반도체 칩의 표면(레이-아웃 구조)을 관찰해 보면, 구조적 차로 인해 최상부층에서 일반적으로 소위 활성 영역과 비활성 영역을 확인할 수 있다. 활성 영역에는 예를 들어 반도체 칩의 기능을 보장하는 소자 또는 기능 그룹(예컨대 트랜지스터, 메모리 셀)이 배치되는 반면, 비활성 영역에는 그러한 소자 또는 기능 그룹이 포함되어 있지 않다. 집적 반도체 칩의 형태적인 구성에 있어서, 최근의 제조 프로세스는 제 1금속 도체 스트립을 포함해서 기판의 모든 관련 프로세스 평면에서 특히 균일한 면적 점유를 요구한다. 이것이 의미하는 것은, 상기 프로세스 평면의 구조적인 구성이 칩의 활성 영역 및 비활성 영역에서 전반적으로 유사해야 한다는 것이다. 이 목적을 위해서 전술한 프로세스 평면의 비활성 영역 내부에는 소위 모듈 방식 더미 구조물이 제공되는데, 이 구조물은 활성 영역의 구조물과 유사하게 구성된다. 모듈 방식 더미 구조물의 사용은 이미 통상의 실시예이다. 모듈 방식 더미 구조물은 표제어를 사용하여 짧게 반복적으로 기술된 특히 아래의 3가지 이유에서 사용된다:
- 각각 최상층 아래에서 면적을 균일하게 차지함으로써, "CMP"(Chemical Mechanical Polishing) 및 "디싱(Dishing)"과 관련하여 중요한 전체 칩 면적에 걸쳐 동일한 층경도를 얻기 위함,
- 전체 칩 면적에 걸쳐서 노광 조명 및 굴절 효과 "OPE"(Optical Proximity Effect)를 균일화하기 위함,
- 전체 칩 면적에 걸쳐서 에칭 프로세스 "RIE"(Reactive Ione Etch), "마이크로 로딩(Micro Loading)"를 균일화하고 개선하기 위함.
반도체 칩을 작동시키기 위해서는 칩의 기판 전위를 될 수 있는 대로 균일화하는 것이 바람직하다. 그럼으로써, 기판상에 제공된 모든 소자에 기판 전위가 균일하게 분배된다. 그로 인해 칩 면적에 걸쳐 분산된 모든 소자에 전압이 더 균일하게 그리고 더 잘 공급될 수 있다. 전기 도체상에서의 전압 펄스의 파 진행 특성은 통일적인 전위를 통해서 더욱 예상 가능해지고 더 균일해진다. 따라서 통일적인 기판 전위에 의해서는, 기판 위에 배치된 와이어링 평면의 도파 특성도 개선된다. 지금까지는 EPI(에피텍셜)-기판을 사용함으로써 그리고 개별 회로내에서 추가 기판 콘택을 사용함으로써 전기 기판 전위의 균일화를 달성하기 위한 시도가 이루어졌다. EPI-기판의 사용에 의해서는 또한 공지된 "래치-업"-효과도 축소될 수 있다. 그러나 상기 조치의 단점은, 에피텍셜층을 기판상에 제공하기 위해 제조 프로세스에서 추가의 비싼 프로세스 단계가 필요하다는 점이다.
본 발명의 목적은, 집적 반도체 칩상에서 기판 전위 조건의 광범위한 균일화를 달성하는 것이다. 그와 동시에 칩 제조시에는 상응하는 비용이 최소로 유지되어야 한다.
상기 목적은, 기판(6) 및 그 위에 배치된 모듈 방식 더미 구조물을 구비하며, 상기 더미 구조물이 금속 도체 평면의 금속 도체 스트립을 포함하고, 더미 구조물이 확장되는 칩 표면 영역에서 금속 도체 평면의 금속 도체 스트립과 기판 사이에 다수의 도전성 콘택 장소가 존재하는 특징을 갖는 집적 반도체 칩에 의해서 달성된다.
바람직한 실시예 및 개선예는 종속항의 특징이다.
본 발명은 도면에 도시된 실시예를 참조하여 하기에서 자세히 설명된다.
도 1은, 금속 도체 평면(5)의 금속 도체 스트립을 포함하는 관련 모든 프로세스 평면의 모듈 방식 더미 구조물(1 내지 5)의 개략적인 횡단면을 보여준다. 서문에 언급한 목적을 가급적 잘 충족시킬 수 있기 위해서는, 모듈 방식 더미 구조물(1 내지 5)의 구성 및 구조가 칩의 활성 영역의 구성 및 구조와 동일해야 한다. 그럼으로써 횡단면으로 도시된 상이한 더미 구조물(1 내지 5)의 배치가 광범위하게 규정된다.
모듈 방식 더미 구조물(1 내지 5)이 위로 확장되는 칩 표면 영역에서는, 다수의 도전성 콘택 장소(1)가 금속 도체 평면(5)의 금속 도체 스트립과 기판(6) 사이에 배치된다. 더미 구조물은 서로 동일한 다수의 섹션(A)으로 이루어진다. 각각의 섹션(A)에서 금속 도체 평면(5)의 금속 도체 스트립과 기판(6) 사이에는 하나의 도전성 콘택 장소(1)가 존재한다. 서로 동일한 각각의 섹션(A)은, 개별 섹션(A)의 크기에 상응하는 부분 기판(6), 기판(6) 위에 있으며 폴리 실리콘(2)으로 구성된 영역, 폴리 실리콘(2)을 갖는 상기 영역으로부터 떨어져서 기판 내부에 배치되는 도핑 영역(3), 그리고 금속 도체 평면(5)의 금속 도체 스트립 및 도핑 영역(3)과 도전성으로 결합된 도전성 콘택 장소(1)를 포함한다. 기판(6) 내에는 폴리 실리콘(2)을 갖는 영역 아래에 각각 산화물로 채워진 트렌치(4)가 배치되어 있다. 더미 구조물의 서로 동일한 다수의 섹션들(A) 중에서 인접 섹션들(A)의 폴리 실리콘(2)으로 형성된 영역 및 산화물로 채워진 트렌치(4)는 각각 공통 영역으로서 형성된다.
지금까지 칩의 면적 점유의 균일화를 위한 더미 구조물은 전기적으로 이용되지는 않았다. 그렇기 때문에, 그 위에 더미 구조물이 확장되는 칩 표면 영역 중에서 기판(6)과 상기 기판 위에 있는 프로세스 평면 사이에서도 또한 도전성 결합이 이루어지지 않았다. 모듈 방식 더미 구조물이 확장되는 칩 표면 영역에 금속 도체 평면(5)의 금속 도체 스트립이 제공되었다. 칩의 기판 전위를 균일화하기 위해서 금속 도체 스트립은 도전성 콘택 장소(1) 및 도핑 영역(3)을 통해 기판(6)과 도전성으로 결합된다. 이 경우 도핑 영역(3)은 고도핑 실리콘을 갖는 영역을 포함한다. 반도체 칩의 동작 중에는 금속 도체 평면(5)의 금속 도체 스트립이 기준 접지 전위(예를 들면 "GND")에 있다.
금속 도체 평면(5)의 금속 도체 스트립과 기판(6) 사이가 광범위하게 도전성 결합됨으로써 기판 전위가 기준 전위로 일정하게 유지된다. 그밖에 칩의 면적 점유 균일화도 제공된 금속 도체 평면(5)의 금속 도체 스트립에 의해서 더욱 개선된다. 전체 칩표면에 걸쳐 기판(6)상에 제공된 모든 소자의 전압 공급은 더 균일해진다. 통일적인 기판 전위에 의해, 와이어링 평면(7)내에서의 도파 특성을 함께 결정하는 더미 구조물(1 내지 5) 위에 있는 와이어링 평면(7)과 기판(6) 사이의 도전 커패시턴스는 전체 칩표면에 걸쳐 비교적 균일하게 분배된다. 그럼으로써 와이어링 평면(7)에서의 도파 특성이 균일화되고 개선된다. 이러한 균일화 및 개선은 칩의 신뢰할만한 동작을 지지하는 효과를 낳는데, 그 이유는 칩 상에서의 전압 펄스 또는 전류 펄스의 도파 특성이 보다 잘 예측될 수 있기 때문이다. 균일한 기판 전위에 의해서 또한 "래치-업"-효과도 효과적으로 억제된다.
상기 방식의 배치에 의해 기판 전위의 균일화를 위해서는 추가의 칩표면이나 추가의 프로세스 단계도 필요치 않다. 추가의 칩표면이 필요치 않은 이유는, 전술한 바와 같이 이미 면적 점유의 균일화를 위해서 사용된 모듈 방식 더미 구조물(1 내지 5)이 이제부터는 전기적인 목적을 위해서도 이용됨으로써 단지 하나의 추가 기능만을 얻기 때문이다. 추가의 프로세스 단계가 필요치 않은 이유는, 지금까지 제공된 더미 패턴이 이제는 콘택 장소(1)의 형태로 도전성이기는 하지만 구조적인 형태 및 배치는 여전히 동일하기 때문이다. 전기 콘택은 칩의 활성 영역에서 예를 들어 소자와의 콘택 접속을 위해서 필요하기 때문에, 결과적으로 이 목적을 위해 필요한 프로세스 단계는 다만 그 위에 더미 구조물(1 내지 5)이 확장되는 칩 영역까지만 확대된다. 이 경우 도전성 콘택 장소(1)는 구성면에서 칩의 활성 영역에 있는 콘택에 상응한다. 금속 도체 평면(5)의 금속 도체 스트립을 배치하기 위한 프로세스 단계는 금속화층이 칩의 활성 영역내에 제공되는 프로세스 단계에 상응한다.
도 2는 그 위로 더미 구조물이 확장되는 칩 표면의 일부분의 레이-아웃 구조를 보여준다. 선 B-B를 따라 절단한 더미 구조물의 횡단면은 도 1에 따른 도면에 개략적으로 도시되어 있다. 도 1의 섹션(A)은 도 2에서 파선으로 표시되었다. 도 1에 횡단면으로 도시된 칩의 관련 프로세스 평면을 참조하여 모듈 방식 더미 구조물의 레이-아웃 구조의 가능한 실시예가 설명된다.
반도체 칩의 기판은 (완전하게 볼 수 없는) 산화물로 채워진 트렌치(4)를 포함하고, 이 트렌치상에는 폴리 실리콘(2)을 갖는 영역이 제공되며, 이 경우 폴리 실리콘을 갖는 영역은 산화물로 채워진 트렌치(4)의 영역을 다만 일부분만 커버한다. 산화물로 채워진 트렌치(4) 및 그 위에 제공된 폴리 실리콘(2)으로 형성된 영역은 그 위에 더미 구조물이 확장되는 칩 표면의 전체 영역에 걸쳐서 서로 접촉하도록 배치되며, 이 경우 더미 구조물은, 산화물로 채워진 트렌치(4) 및 폴리 실리콘(2)을 갖는 영역을 포함하지 않으며 균일한 간격으로 배치되고 평행하게 정렬된 영역을 둘러싼다. 폴리 실리콘(2) 및 산화물로 채워진 트렌치(4)를 갖는 영역들에 의해서 둘러싸인 상기 영역 내에서 도핑 영역(3)은 반도체 칩의 기판(6) 내부에 배치되어 있다. 도핑 영역(3)에는 도전성 콘택 장소(1)가 제공됨으로써 이 콘택 장소는 개별 도핑 영역(3)을 통해 반도체 칩의 기판(6)에 대한 도전성 콘택 접속을 형성하며, 상기 도전 콘택 장소는 상기 도핑 영역의 일부분만을 커버한다. 균일한 간격으로 십자 형태로 그리고 방향에 따라 서로 평행하게 정렬된 금속 도체 평면(5)의 스트립 형태의 금속 도체 스트립은, 각각 서로 직각으로 배치된 금속 도체 평면(5)의 금속 도체 스트립이 교차하는데, 즉 각각의 경우에 콘택 장소(1) 중에서 하나의 콘택 장소 위에 있고 이 콘택 장소를 커버하는 교차면을 형성하도록 배치된다. 금속 도체 평면(5)의 금속 도체 스트립은 상기 교차면 영역에서 콘택 장소(1)와 도전성으로 결합된다.
실시예에서 도핑 영역(3)은 p+-도핑 실리콘으로 이루어지고, 기판(6)은 p--도핑 실리콘으로 이루어진다. 그러나 도핑 영역(3)을 n+-도핑 실리콘으로 그리고 기판(6)을 n--도핑 실리콘으로 실시하는 것도 가능하다.
본 발명에 의해, 집적 반도체 칩 전체에 걸쳐 전위의 균일화가 달성되고 제조 비용도 적게 유지되었다.

Claims (7)

  1. 기판(6) 및 상기 기판 위에 배치된 모듈 방식 더미 구조물(1 내지 5)을 포함하는 집적 반도체 칩으로서,
    상기 더미 구조물은 금속 도체 평면(5)의 금속 도체 스트립을 포함하고, 더미 구조물(1 내지 5)이 확장되는 칩 표면 영역에서는 금속 도체 평면(5)의 금속 도체 스트립과 기판(6) 사이에 다수의 도전성 콘택 장소(1)가 존재하도록 구성되고,
    상기 도전성 콘택 장소(1)는 상기 기판(6)과 상기 금속 도체 평면(5)의 금속 도체 스트립에 전기적으로 결합되는 것을 특징으로 하는 집적 반도체 칩.
  2. 제 1항에 있어서,
    상기 모듈 방식 더미 구조물이 서로 동일한 다수의 섹션(A)으로 이루어지며,
    각각의 섹션(A)에서는 금속 도체 평면(5)의 금속 도체 스트립과 기판(6) 사이에 도전성 콘택 장소(1)가 존재하는 것을 특징으로 하는 집적 반도체 칩.
  3. 제 2항에 있어서,
    서로 동일한 각각의 섹션(A)은,
    - 개별 섹션(A)의 크기에 상응하는 기판(6)의 일부,
    - 상기 기판(6) 위에 있으며 폴리 실리콘(2)을 갖는 영역,
    - 폴리 실리콘(2)을 갖는 영역으로부터 떨어져서 기판 내에 배치되는 도핑 영역(3), 및
    - 금속 도체 평면(5)의 금속 도체 스트립 및 도핑 영역(3)과 도전적으로 결합된 도전성 콘택 장소(1)를 포함하는 것을 특징으로 하는 집적 반도체 칩.
  4. 제 3항에 있어서,
    폴리 실리콘(2)을 갖는 영역 아래이면서 기판(6) 내에는 각각 산화물로 채워진 트렌치(4)가 배치되는 것을 특징으로 하는 집적 반도체 칩.
  5. 제 3항에 있어서,
    도핑 영역(3) 및 기판(6)은 동일한 도핑 극성의 도핑 실리콘으로 이루어지며, 상기 도핑 실리콘은 도핑 영역(3)에서는 고농도로 도핑되고 기판(6)에서는 저농도로 도핑되는 것을 특징으로 하는 집적 반도체 칩.
  6. 제 4항에 있어서,
    더미 구조물로 이루어진 서로 동일한 다수의 섹션(A) 중에서 인접 섹션(A)의 폴리 실리콘(2)을 갖는 영역 및 산화물로 채워진 트렌치(4)가 각각 공통 영역으로서 형성되는 것을 특징으로 하는 집적 반도체 칩.
  7. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    더미 구조물(1 내지 5)이 확장되는 칩 표면 영역에서는 더미 구조물(1 내지 5)이 하기의 레이-아웃 구조를 가지며,
    상기 레이 아웃 구조에서는,
    - 반도체 칩의 기판(6)은 폴리 실리콘(2)을 갖는 영역이 자신의 위에 제공되는 산화물로 채워진 트렌치(4)를 포함하고, 상기 폴리 실리콘을 갖는 영역은 산화물로 채워진 트렌치(4) 면적의 일부분만을 커버하며,
    - 산화물로 채워진 트렌치(4)와 폴리 실리콘(2)을 갖는 영역은 더미 구조물이 확장되는 칩 표면의 전체 영역에 걸쳐서 서로 접촉하도록 배치되며, 상기 더미 구조물은, 산화물로 채워진 트렌치(4) 및 폴리 실리콘(2)을 갖는 영역을 포함하지 않으며 균일한 간격으로 배치되고 평행하게 정렬된 영역을 감싸며,
    - 폴리 실리콘(2) 및 산화물로 채워진 트렌치(4)를 갖는 영역들에 의해서 둘러싸인 영역 내에서 도핑 영역(3)은 반도체 칩의 기판(6) 내에 배치되며,
    - 도핑 영역(3)에 도전성 콘택 장소(1)가 제공됨으로써, 상기 콘택 장소는 개별 도핑 영역(3)을 통해 반도체 칩의 기판(6)에 대한 도전성 콘택 접속을 형성하고, 상기 도전성 콘택 장소는 상기 도핑 영역(3)의 일부분만을 커버하며,
    - 균일한 간격으로 십자 형태로 그리고 방향에 따라 서로 평행하게 정렬된 금속 도체 평면(5)의 스트립 형태의 금속 도체 스트립은, 각각 서로 직각으로 배치된 금속 도체 평면(5)의 금속 도체 스트립이 교차면을 형성하도록 배치되고, 상기 교차면은 도전성 콘택 장소들(1) 중 하나의 콘택 장소 위에 배치되어 상기 콘택 장소를 커버하며,
    - 금속 도체 평면(5)의 금속 도체 스트립이 상기 교차면 영역에서 도전성 콘택 장소(1)와 도전성으로 결합되는 방식의 레이-아웃 구조를 갖는 것을 특징으로 하는 집적 반도체 칩.
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