TW447104B - Integrated semiconductor-chip with modular filling-structure - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 17
- 239000002184 metal Substances 0.000 claims description 17
- 239000013078 crystal Substances 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 238000001465 metallisation Methods 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 230000002079 cooperative effect Effects 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000011159 matrix material Substances 0.000 claims description 3
- 239000004576 sand Substances 0.000 claims description 2
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 claims 1
- 241000345998 Calamus manan Species 0.000 claims 1
- 229910052691 Erbium Inorganic materials 0.000 claims 1
- 229910052769 Ytterbium Inorganic materials 0.000 claims 1
- UYAHIZSMUZPPFV-UHFFFAOYSA-N erbium Chemical compound [Er] UYAHIZSMUZPPFV-UHFFFAOYSA-N 0.000 claims 1
- 235000012950 rattan cane Nutrition 0.000 claims 1
- 229940098465 tincture Drugs 0.000 claims 1
- NAWDYIZEMPQZHO-UHFFFAOYSA-N ytterbium Chemical compound [Yb] NAWDYIZEMPQZHO-UHFFFAOYSA-N 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 10
- 235000012431 wafers Nutrition 0.000 description 15
- 230000000694 effects Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 125000000524 functional group Chemical group 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- 241000282372 Panthera onca Species 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000875 corresponding effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000003353 gold alloy Substances 0.000 description 1
- 238000000265 homogenisation Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Description
447104 A7 --------B7_ 五、發明說明（'） 本發明傑關於一種依據申請專利範菌第1項前言部份 之積髏半導體晶片。 若注意猜體半導體晶片之平面（佈局結構），則由於最 上層中結構之不同而可辨認通常所稱之主動（aetive)區 和非主動區。在主動區中例如配置一些組件或功能群 (group)(例如電晶體，記憶體單胞），這些組件可實現 此半導體晶片之功能，反之，在非主動區中不含有這些 組件或功能群β現代之製造過程就積體半導體晶片之拓 撲（topographic)構造而言在基體之所有相關之製程平 面中直至包括第—金屬化平面為止都特別痗要一種均匀 之平面設計。這表示：在此種晶片之主力區和非主動區 中這些製程平面之結構化構造應盡可能地類似。為了此 一目的，則在上述製程平面中之非主動區内部須設置一 些所謂模組化填充結構，其構造類似於主動區之結構， 使用_@化之填充結構是一種常用之實行方式。這些填 充結構主要是由於三種原因而被使用： 經濟部智慧財產局員工消費合作社印製 •在最_b®下方藉由均勻之平面設計而在整値晶Η平面 上設計相同之層硬度，就” CMP(Chemical Mechanical Palishing)"而言這是重要的，此稱為"Dishing”e •在整ί固晶片平面上使亮度及彎曲效應均勻化，此稱為 '0PE(0ptcial Proximity Effect), *在整痼晶片平面上使蝕刻過程改進及均勻化，此稱為 "RIS"(Reactive Ion Etch), "Micro Loading"c 就半導體晶H之操作而言，盡可能良好地使用晶片之 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 447 1 0 4 A7 B7 五、發明說明（> ) (請先閱讀背面之注意事項|填寫本頁> 基體電位均勻化是值得追求的。這是以下逑方式達成： 設置在基體上之所有組件之基體電位須均勻地分佈箸。 這樣對所有分佈於晶片面積上之組件才會有較佳及較均 匀之電壓供應。在導線上之電壓脈衝之波傳送特性，藉 由統一之電位而可計算且是均勻的。藉由統一之基體電 位因此亦可改良此種位於基體上方之接線平面之波導特 性*»目前正尋求藉由使用一種EPI-基體以及藉由各別電 路中基體之其它接觸區使基體電位能夠均勻化。此外， 由於使用EPI-基體而可使習知之”閂鎖Uatch-up)”效應 減小。此種方式之缺點是：為了在基體上施加磊晶 (Epitaxy)層，在製程中需要其它昂貴之步驟。 本發明之目的是在積體半導體晶片上使基體電位特性 達成一種整面性之均勻性。在此種晶片之製程中因此可 使相對應之費用保持盡可能小。 此目的是由具有申請專利範圍第1項特徵之模組式填 充結構之積體半導體晶片來達成。 有利之其它形式則敍述在申請專利範圍各附鼷項中^ 本發明以下將依據各圔式來詳述。圖式簡單説明如下： 第1圔 包含金屬化平面之模組式填充結構之橫切面。 經濟部智慧財產局員工消費合作社印製 第2圖 晶Η平面（其上延伸箸模組式填充結構）之一 部扮之俯視圖（佈局結構 第1圖顯示所有相關製程平面（包括金羼化平面5之 金屬導軌）之模組式填充結構1至5之横切面。為了盡 可能良好地逹成本文開頭所述之目的，則此種模組式镇 — id — 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 447104 A7 _B7___ 五、發明說明（々） (諳先閱讀背面之注意事項斤填寫本頁) 充結構1至5之構造和結構應和晶片主動區之構造和結 構相同因此可廣泛地決定此種以橫切面表示之各種不 同之填充結構1至5之配置。 在晶Η平面 < 其上延伸著模組式填充結構1至δ)之區 域中在金屬化平商5之金鼷導軌和基體6之間配置許多 導電性之接觸位置1。填充結構是由許多互相不同之區 段Α所構成〇在每一區段Α中於金屬化平面5之金屬導 軌和基體6之間存在一種導電性接觸位置1。每一互相 不同之區段A包含；所屬之基體6，其對應於各匾段A 之大小；具有多晶矽2之區域，其存在於基體6上方； 摻雜區3,其配置在基體中且與多晶砂2所形成之區域 相隔離；導電性接觸位置1,其是與摻雜區3及金屬化 平面5之金屬導軌在電性上相建接。在基體6中於多晶 矽2之區域下方分別配置一些以氣化物填入之溝渠4。 此種填充結構之許多相同區段A之相鄰區段A中之多晶 矽2所形成之區域以及以氧化物所镇入之溝渠4是作為 共同之區域。 經濟部智慧財產局員工消費合作社印製 目前為止並未使用這些慎充結構來使晶Η之平面設計 均勻化。因此，在晶片平面（其上延伸著一些填充結構> 之區域中於基體6和其上所存在之製程平面之間並不存 在一種導電性之連接。在晶片平面（其上延伸著模組式 填充結構）之區域中施加金屬化平面5之金屬導軌。為 了使晶片之基體電位均勻化，則金屬化平面5須經由導 電性接觸位置1和摻雜區3而導電性地與基體6相連接 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 447 104 A7 B7 五、發明說明（4 。摻雜區 化平面5 位（例如” 在金靥 之導電性 外，晶片 加之金屬 平面上施 。藉由統 至5上方 句地分佈 平面？中 特性且使 為電壓脈 算。此外 效應。 由於此 外之晶片 面積，這 是用來使 結構亦可 是因為目 是有導電 性接觸Μ 3因此 之金屬 GNM接 化平面 建接而 之平面 導軌而 加於基 一之基 之接線 於整個 之波導 其均勻 衝或電 ,由於 包含一些具有高摻雜之矽之區域。金颶 導體晶Η操作時是位於參考電 導軌在半 地）”）〇 5之金屬 使基體電 設計之均 可進一步 體6上之 體電位， 平面7和 晶Η平面 特性〇於 化。這樣 流脈衝在 均勻之基 請 先 閱 讀 背 © 之 注 意 事 項 I裝 訂 經濟部智慧財產局員工消費合作社印製 導軌和 位完全 勻化由 地獲得 組件之 則介於 基體6 上，這 是可改 可使晶 晶Η上 體電位 基體6之 保持在參 於金靥化 改進。所 電壓供應 這些存在 之間的導 呰電容可 良接線平 Η可靠地 之波傳送 而坷有效 間由於 考電位 平面5 有在整 會變成 於填充 線電容 共同決 面7中 操作， 特性可 地抑制 整面性 處。此 之所施 個晶Η 均勻化 結構1 可更均 定接線 之波導 這是因 以被計 ”閂鎖Η 種配置，則就基 面積亦不需額外 是因為模組式填 平面設計均勻化 用於電氣上之目 前所設置之填充 性的，但其幾何 在晶片之主動區 體電位之均勻化而言既不需額 之製程步驟〇不露額外之晶片 充結構1至5 (如上所述，其 )只具有其它功，能，使這些填充 的。不需額外之製程步驟，這 圖樣是以接觸位置1之形式而 形式和配置是保持相同的。電 中是露要的，例如可用來接觸 6 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
Claims (1)
- Lliflpi 内容 Kr予SU A8 B8 C8 D8 六、申嗜專利範圍第88111925號r具有模組式塡充結構之積體半導體晶片」-. 一專利案 (90年1月修正） 1 . 一種積體半導體晶Η ,其具有一種基體（6 )以及配置於 基體（6 )上之模組式垅充結構（1至5 ),其特m為：這 呰煩充結構包括金屬化平面（5 )之金藤導軌且須設計 成使晶片平面（其上延伸著镇充結構（1至5 ))之區域 中在金屬化平面（5 )之金屬導軌和基體（6 )之間存在許 多導電性接觸位置（1 )。 2.如申請專利範_第1項之積體半導體晶片，其中模組 式填充結構是由許多相同之區段（A)所構成，在每一 區段（A)中於金屬化平面（5)之金屬導軌和基體（6)之 間存在箸導電接觸位置（1 )。 3 .如申請專利範園第2項之積體半導體晶片，其中每一 相同之區段（A)包括； -一個所®之基髖（6)，其對應於各區段（A)之大小， -具有多晶矽（2 )之區域，其存在於基體（6 )上方， -一個摻雜區（3),其配置於基體中且與上述具有多 晶矽（2 )之區域相隔開， -一個導電性接觸位置（1),其是與摻雜區（3)以及金 屬化平面（5)之金屬導軌導電性地相連接。 4. 如申請專利範圍第3項之積體半導體晶Η，其中在基 體（(5 )中於多晶矽區域（2 )下方分別配置一種以氧化物 填入之溝渠（4 )。 5. 如申請專利範圍第3項之積體半導體晶Η,其中摻雜 '區（3)和基體（6)是由相同之摻雜極性之已摻雜之矽所 構成，其中摻雜區（3)中之矽具有較高之摻雜度而基 本紙張尺度適用尹國國家標準（CNS)A4規格（210 X 297公釐） ---------------X/___ (請先閱讀背面之注意事項再填寫本頁) 訂： 經濟部智慧財產局員工消費合作社印製 ABCD 4471〇4 六、申請專利範圍 體（6 )中之矽具有較小之摻雜度》 (請先閱讀背面之注意事項再填寫本頁) G.如申請專利範圍第4項之積體半導體晶K，其中這些 填充結構之許多相同區段（A )中之相鄰區段（A )之多晶 砂區域{ 2 )以及以氧化物填入之溝渠（4 )是以共同之區 域構成。 7 ·如申請專利範圍第1至6項中任一項之積體半導體晶片， 其中在晶片.平面（其上延伸箸填充結構（1至5 ))之區域 中具有緊隨此镇充結構（1至5)之侔局結構： -半導體晶片之基體（6)具有一呰以氣化物镇入之溝 渠（4 ),具有多晶矽（2 >之區域是施加於溝渠（4 )上 ，其中此多晶矽區域（2)只覆蓋此種以氣化物填入 之溝渠（4)之面積之一部份， -這些以氧化物填入之溝渠（4)以及施加於其上之多 晶矽區域（2 )是互相連接地配置於晶Η平面（其上延 伸箸填充結構）之整個區域上，其中這些瑱充結構 圍繞一些區域，這些區域不具備上逑溝渠（4)(其中 以氣化物镇入）且不具備多晶矽區域（2 )且以規則之 之距離配置#而互相平行地對齊， 經濟部智慧財產局員工消費合作社印製 -在此種區域（其由多晶矽區域（2 )及由此種以氣化物境· 入之溝渠（4)所圍嬈）内部於半導體晶Η之基體（6) 中配置一呰摻雜區{ 3 ), -在此種摻雜區（3)内部於擦雜區（3)上設置一呰導電 性之接觸位置（1 ),這些接觸位置（1 )經由各別之摻 雜區（3)而形成一種至半導體晶Μ之基體（6)之導電 -1 0 -本紙張尺度適用令國國家標準（CNS)A4規格（210 X 297公釐） 447 104 a8 C8 D8 六、申請專利範圍 性接觸區，其中這呰接觸位置只覆蓋此捞雜區（3 ) 之一部份， -須配置此金羅化平而（5 )之帶形之金屬導軌（其在規 則之距離中形成十宇形a每一方向是互相平行地對 華），使金Μ化平ffi (5 )之互相成直角之金屬導軌形 成交叉而，這些交叉面分別位於導電性接觸位置（1 ) 上方巨覆蓋此接觸位置（1 ), -金屬化平面（5)之金屬導軌在交叉面之區域中是導 電性地與導電性接觸位置（1 )相連接。 (請先閱讀背面之注意事項再填寫本頁) --------訂---------線 II 經濟部智慧財產肩員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19834234A DE19834234C2 (de) | 1998-07-29 | 1998-07-29 | Integrierter Halbleiterchip mit Füllstrukturen |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW447104B true TW447104B (en) | 2001-07-21 |
Family
ID=7875762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW088111925A TW447104B (en) | 1998-07-29 | 1999-07-14 | Integrated semiconductor-chip with modular filling-structure |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6307263B1 (zh) |
| EP (1) | EP0977262A3 (zh) |
| JP (1) | JP4152533B2 (zh) |
| KR (1) | KR100673670B1 (zh) |
| DE (1) | DE19834234C2 (zh) |
| TW (1) | TW447104B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6833622B1 (en) | 2003-02-27 | 2004-12-21 | Cypress Semiconductor Corp. | Semiconductor topography having an inactive region formed from a dummy structure pattern |
| DE102005008476B4 (de) | 2005-02-24 | 2006-12-21 | Infineon Technologies Ag | Leitbahnanordnung sowie zugehöriges Herstellungsverfahren |
| KR100855558B1 (ko) * | 2007-07-02 | 2008-09-01 | 삼성전자주식회사 | 반도체 집적 회로 장치 및 그 제조 방법 |
| US8765607B2 (en) | 2011-06-01 | 2014-07-01 | Freescale Semiconductor, Inc. | Active tiling placement for improved latch-up immunity |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6370550A (ja) * | 1986-09-12 | 1988-03-30 | Nec Corp | 半導体集積回路装置 |
| JP2858404B2 (ja) * | 1990-06-08 | 1999-02-17 | 株式会社デンソー | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
| US5196920A (en) * | 1992-04-21 | 1993-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device for limiting capacitive coupling between adjacent circuit blocks |
| US5625232A (en) * | 1994-07-15 | 1997-04-29 | Texas Instruments Incorporated | Reliability of metal leads in high speed LSI semiconductors using dummy vias |
| US5464996A (en) * | 1994-08-29 | 1995-11-07 | Texas Instruments Incorporated | Process tracking bias generator for advanced lateral overflow antiblooming drain |
| JP3207347B2 (ja) * | 1996-01-26 | 2001-09-10 | シャープ株式会社 | 半導体装置 |
| US5747380A (en) * | 1996-02-26 | 1998-05-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Robust end-point detection for contact and via etching |
| AU2187397A (en) * | 1996-03-22 | 1997-10-10 | Telefonaktiebolaget Lm Ericsson (Publ) | Semiconductor device shielded by an array of electrically conducting pins and a method to manufacture such a device |
| TW329563B (en) * | 1996-06-01 | 1998-04-11 | Winbond Electronics Corp | The manufacturing method for load resistors of SRAM |
| JPH1041302A (ja) * | 1996-07-26 | 1998-02-13 | Nec Corp | 半導体装置およびその製造方法 |
-
1998
- 1998-07-29 DE DE19834234A patent/DE19834234C2/de not_active Expired - Fee Related
-
1999
- 1999-07-02 EP EP99112844A patent/EP0977262A3/de not_active Withdrawn
- 1999-07-14 TW TW088111925A patent/TW447104B/zh not_active IP Right Cessation
- 1999-07-26 JP JP21085599A patent/JP4152533B2/ja not_active Expired - Fee Related
- 1999-07-28 KR KR1019990030757A patent/KR100673670B1/ko not_active IP Right Cessation
- 1999-07-29 US US09/363,263 patent/US6307263B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100673670B1 (ko) | 2007-01-23 |
| JP4152533B2 (ja) | 2008-09-17 |
| DE19834234A1 (de) | 2000-02-10 |
| JP2000058766A (ja) | 2000-02-25 |
| US6307263B1 (en) | 2001-10-23 |
| DE19834234C2 (de) | 2000-11-30 |
| EP0977262A2 (de) | 2000-02-02 |
| EP0977262A3 (de) | 2000-05-10 |
| KR20000012029A (ko) | 2000-02-25 |
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