CN101926005A - 用于消除多晶硅/金属板电容器中的工艺相关缺陷的结构及方法 - Google Patents
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Abstract
本发明揭示一种集成电路，其包括由底部氧化物层(3)支撑的硅层(2)、浅沟槽(30)中的浅沟槽氧化物(4)及所述浅沟槽氧化物上的多晶硅层(5)。从所述浅沟槽氧化物延伸到所述底部氧化物层的深沟槽氧化物(25)将所述硅层的区段(2A)电隔离，以防止所述硅层上的硅锥形缺陷(22)导致所述多晶硅层到所述硅层的未隔离区段的短路。所述多晶硅层可形成多晶硅/金属电容器(20)的底部板且还可形成多晶硅互连导体。
Description
技术领域
本发明一般来说涉及用于避免硅锥形缺陷的损坏作用的方法及集成电路结构。
背景技术
参照图1，已知集成电路结构1包括经掺杂多晶硅(polycrystalline silicon)(多晶硅(poly))/氮化钛(TiN)板电容器，在本文中称作多晶硅/金属板电容器。集成电路结构1使用浅沟槽隔离(STI)工艺形成。集成电路结构1包括底部氧化物层3，其形成于单晶硅晶片衬底8的底部表面上且夹于氧化物层3与支撑晶片9之间。N型外延硅(epi)层2(其浓度可以是大约3x1014原子/立方厘米)形成于单晶硅衬底8的上部表面上。STI(浅沟槽隔离)层4(其可由SiO2形成)形成于外延层2上。P型多晶硅层5(其可以是大约315纳米厚且其可具有大约1x1020原子/立方厘米的掺杂剂浓度)形成于epi层2上且用作多晶硅/金属电容器20的下部板。硅化钴层(其执行使所述多晶硅更具金属性以便减小多晶硅/金属电容器20的电容的电压係数的功能)熔融于多晶硅层5的上部表面中以形成多晶硅化物层6。硅烷氧化物电容器电介质层7(其可具有大约110纳米的厚度)形成于多晶硅化物层6上。氮化钛(TiN)层10(其可具有大约270纳米的厚度)形成于电容器电介质层7上。氧化物层12形成于氮化钛层10上。金属顶部板接触互连导体14借助穿过层间氧化物层21中的通孔开口及氧化物层12中的接触开口11以接触氮化钛层10的钨通孔15实现到TiN顶部电容器板10的电接触。类似地，金属底部板互连导体16借助穿过层间氧化物层21中的对应通孔开口且通过电容器电介质层7中的接触开口13接触多晶硅层5的多晶硅化物层6的钨通孔17实现到多晶硅/金属电容器20的多晶硅底部板5的电接触。(参考编号18指示氮化硅“间隔物”，其为产生CMOS晶体管的栅极的“剩余物”且不执行功能。)
存在不可避免的微缺陷，通常称为“硅锥形缺陷”，其可在将浅沟槽区30蚀刻到外延层2中的常规浅沟槽隔离(STI)蚀刻工艺期间在epi层2中出现或“生长”。图1中的参考编号22显示硅锥形缺陷。硅锥形缺陷22为导电的，且因此可使多晶硅层5(其用作多晶硅/金属电容器20的底部板)电短路到epi层2。Epi层2通常被偏置为相对负的供电电压，举例来说偏置为接地电压。我们相信，锥形缺陷22是由epi层中由因确定浅沟槽区30的边界的光致抗蚀剂中的污染而产生的缺陷及由用于蚀刻浅沟槽区30的选择性蚀刻剂导致的。引起硅锥形缺陷的STI蚀刻工艺通常用于目前工艺水平的CMOS晶片制作工艺中。到目前位置，已经可能开发不导致锥形缺陷的形成的硅蚀刻剂。
由图1中的硅锥形缺陷22导致的电短路具有非常低的阻抗，且因此可形成“大规模”故障，例如致使足够高的电流流过金属迹线且流过多晶硅层5进入epi层2而使集成电路芯片中的金属迹线气化。
因此，存在对用于避免硅锥形缺陷的损坏作用的集成电路工艺及集成电路结构的未满足需要。
还存在对避免硅锥形缺陷的损坏作用的集成电路工艺及多晶硅/金属电容器结构的未满足需要。
还存在对避免硅锥形缺陷的损坏作用的集成电路工艺及浅沟槽隔离氧化物结构上方的多晶硅互连导体或迹线的未满足需要。
还存在对显著改善集成电路合格率的深亚微米集成电路工艺及集成电路结构的未满足需要。
还存在对包括在浅沟槽隔离氧化物上方通过的多晶硅互连导体或迹线的集成电路单元(例如，数字逻辑库单元或模拟电路库单元)的未满足需要，其中避免因硅锥形缺陷导致的多晶硅迹线到下伏硅导体的短路。
发明内容
本发明的目的是提供一种避免硅锥形缺陷的损坏作用的集成电路工艺及集成电路结构。
本发明的另一目的是提供一种避免多晶硅/金属电容器的多晶硅板因硅锥形缺陷而到下伏硅层的短路的集成电路工艺及多晶硅/金属电容器结构。
本发明的另一目的是提供一种集成电路工艺及浅沟槽隔离氧化物上方的多晶硅互连导体或迹线，其避免所述多晶硅互连导体或迹线因硅锥形缺陷而到下伏硅层的短路。
本发明的另一目的是提供一种显著改善集成电路合格率(尽管其中存在硅锥形缺陷)的深亚微米集成电路工艺及集成电路结构。
本发明的另一目的是提供一种包括在浅沟槽隔离氧化物上方通过的多晶硅互连导体或迹线的集成电路单元，例如数字逻辑库单元或模拟电路库单元，其中避免因硅锥形缺陷导致的多晶硅互连导体或迹线的短路。
简明地描述，且根据一个实施例，本发明提供一种集成电路，所述集成电路包括由底部氧化物层(3)支撑的硅层(2)、浅沟槽(30)中的浅沟槽氧化物(4)及所述浅沟槽氧化物上的多晶硅层(5)。从所述浅沟槽氧化物延伸到所述底部氧化物层的深沟槽氧化物(25)将所述硅层的区段(2A)电隔离，以防止硅层(2)上的硅锥形缺陷(22)导致多晶硅层(5)到所述硅层的未隔离区段的短路。多晶硅层(5)可形成多晶硅/金属电容器(20)的底部板且还可形成多晶硅互连导体(5A)。
在一个实施例中，本发明提供一种集成电路结构(100/100A)，其包括底部氧化物层(3)、单晶硅晶片衬底(8)及硅晶片衬底(8)上的硅层(2)。硅层(2)的多个壕沟区(33)从硅层(2)的上部表面(23(图6a))中的浅沟槽(30)向上延伸。浅沟槽氧化物层(4)至少部分地填充浅沟槽(30)，且多晶硅层(5)形成于浅沟槽氧化物(4)上。深沟槽氧化物环(25)在浅沟槽氧化物(4)与底部氧化物层(3)之间延伸以包围硅层(2)的区段(2A)并将区段(2A)与硅层(2)的另一区段电隔离，且防止多晶硅层(5)因硅层(2)中的浅沟槽(30)中的硅锥形缺陷(22)而到硅层(2)的经电隔离区段(2A)的短路导致多晶硅层(5)到硅层(2)的任一其它区段的短路。在所描述实施例中，硅层(2)借助参考电压(GND)偏置，且深沟槽氧化物(25)及底部氧化物层(3)防止经电隔离区段(2A)中的硅锥形缺陷(22)导致多晶硅层(5)短路到参考电压(GND)。在所描述实施例中，所述硅层包括外延硅层(2)。
在一个实施例中，多晶硅层(5)形成多晶硅/金属电容器(20)的底部板。金属层(10)安置于多晶硅层(5)上的电容器电介质层(7)上方，以形成多晶硅/金属电容器(20)的顶部板。在层间氧化物层(21)中，电容器电介质层(7)上安置有多晶硅层(5)、壕沟区(33)及浅沟槽氧化物层(4)。第一金属通孔(15)延伸穿过层间氧化物层(21)以电接触金属层(10)，且第二金属通孔(17)延伸穿过层间氧化物层(21)以电接触多晶硅层(5)。金属层(10)可由氮化钛构成。多晶硅层(5)的顶部表面部分可包括硅化钴表面层(6)。
在一个实施例中，本发明提供一种用于防止由集成电路(100/100A)中硅层(2)上方的浅沟槽(30)中的浅沟槽氧化物层(4)上的多晶硅层(5)的短路导致的损坏的方法，其包括：提供支撑硅层(2)的底部氧化物层(3)；蚀刻硅层(2)的表面以在其中提供浅沟槽(30)；从浅沟槽(30)内蚀刻到底部氧化物层(3)的深沟槽(31)，以包围并隔离硅层(2)的区段(2A)；用深沟槽氧化物(25)填充深沟槽(31)且用浅沟槽氧化物层(4)填充浅沟槽(30)；及在浅沟槽氧化物(4)上形成多晶硅层(5)。此防止由多晶硅层(5)下的硅锥形缺陷(22)导致的多晶硅层(5)到硅层(2)的经隔离区段(2A)的短路也导致多晶硅层(5)到硅层(2)的任一剩余区段的短路。
在一个实施例中，本发明提供一种集成电路结构，其包括底部氧化物层(3)、由底部氧化物层(3)支撑的硅层(2)、硅层(2)的表面中的浅沟槽(30)及安置于浅沟槽(30)中且包围硅层(2)的多个壕沟区(33)的浅沟槽氧化物层(4)、浅沟槽氧化物层(4)上的多晶硅层(5)及用于电隔离硅层(2)的区段(2A)以防止硅层(2)上的硅锥形缺陷(22)导致多晶硅层(5)到硅层(2)的剩余区段的短路的深沟槽构件(25)。
附图说明
图1是现有技术集成电路多晶硅/金属电容器的截面图。
图2是避免如图1中所示的多晶硅/金属电容器中的硅锥形缺陷的损坏作用的集成电路结构的截面图。
图3是包括在浅沟槽氧化物上方延伸的多晶硅互连导体的集成电路结构的截面图，所述集成电路结构包括深沟槽隔离结构，其避免由锥形缺陷导致的所述多晶硅互连导体到偏置下伏硅层的供电电压的短路。
图4是图2中的多晶硅/金属电容器20的等效电路。
图5是用于制作图2中所示的集成电路结构的工艺的流程图。
图6a到6g继续在使用本发明的工艺制作图2的多晶硅/金属电容器时所述多晶硅/金属电容器的截面图的序列。
具体实施方式
参照图2，集成电路结构100包括现有技术图1中所示的相同多晶硅/金属板电容器20，其使用浅沟槽隔离(STI)工艺形成。图2中的集成电路结构100也使用浅沟槽隔离工艺形成，且包括形成于单晶硅晶片衬底8的底部表面上的底部氧化物层3。如在现有技术图1中，底部氧化物层3由硅支撑晶片(未显示)(例如，图1中的支撑晶片9)支撑。N型epi层2形成于硅衬底8的上部表面上，如在现有技术图1中。可由SiO2形成的浅沟槽氧化物层4形成于epi层2上。其中形成有浅沟槽氧化物层4的浅沟槽30可以是大约500纳米深。浅沟槽氧化物层4优选地具有与浅沟槽深度相同的厚度。P型多晶硅层5形成于浅沟槽氧化物层4上，且用作多晶硅/金属电容器20的下部板。多晶硅层5可以是大约315纳米厚。硅化钴层熔融到多晶硅层5的上部表面中以在其上形成多晶硅化物层6。硅烷氧化物电容器电介质层7形成于多晶硅化物层6上。氮化钛层10形成于电容器电介质层7上。
氮化钛层10可以是大约270纳米厚。氧化物层12形成于氮化钛层10上。层间氧化物层21形成于氧化物层10、氧化物层7、沟槽氧化物层4及壕沟33的暴露上部表面上。层间氧化物21上的金属顶部板互连导体或迹线14借助钨通孔15实现到氮化钛顶部电容器板10的电接触，钨通孔15穿过层间氧化物21中的通孔开口及氧化物层12中的接触开口11。类似地，金属底部板接触迹线16借助通孔17实现到多晶硅底部电容器板5的电接触，通孔17穿过层间氧化物21中的通孔开口及电容器电介质层7中的接触开口13且接触多晶硅化物层6，如现有技术图1中所示，其中硅锥形缺陷22通过多晶硅层5及外延层2使供电电压V+短路到接地。
根据本发明，围绕epi区2A的深沟槽(DT)31蚀刻穿过外延层2及硅衬底8到达底部氧化物层3且然后用深沟槽氧化物“环”25填充，深沟槽氧化物“环”25围绕外延层2的区段2A以使得其与外延层2的剩余部分电隔离。因此，即使外延层2的剩余部分被偏置为接地电压，外延层2的经隔离区段2A也与接地电压隔离且因此在多晶硅层5因锥形缺陷22电短路到epi层2的情况下呈现与多晶硅层5相同的电压。也就是说，深沟槽25氧化物将多晶硅/金属电容器20的多晶硅底部板5与epi层2的接地电压电断开，而与多晶硅层5及经隔离多晶硅区段2A是否因锥形缺陷22而一起电短路无关。
图3显示本发明的另一实施例，其中集成电路结构100A包括底部氧化物3、硅衬底8、epi层2、N型epi层2的经隔离区段2A、深沟槽氧化物25及浅沟槽氧化物4的相同配置，如图3中所示。各个壕沟(例如，图3中的33及33A)从浅沟槽30一直延伸到壕沟33的顶部等级处的平坦表面，所述平面表面上安置有多晶硅互连导体5A。锥形缺陷22可存在于已使用常规STI(浅沟槽隔离)光致抗蚀剂工艺及蚀刻工艺蚀刻的任一浅沟槽30中的任何地方。浅沟槽氧化物4已沉积于浅沟槽30中，与电隔离epi层2的区段2A的深沟槽氧化物25连续。导电多晶硅互连导体5A可连接到晶体管电极，例如已形成于壕沟33A中的P沟道MOSFET(未显示)的P型源极区42。如果存在锥形缺陷22，那么其使互连导体5A短路到epi层区段2A。如果epi区段2A不以图3中所示的方式由深沟槽隔离氧化物25隔离而是如在现有技术图1中与epi层2的剩余部分连续，那么多晶硅迹线5A将因碰巧直接在其下方的任一硅锥形缺陷22而短路到接地。在最坏情形中，多晶硅迹线5A如图3中所示连接到正电源电压V+，在此情况下锥形缺陷22使正电源电压V+短路到接地电源电压，因此致使非常大的电流流过多晶硅迹线5A及硅锥形缺陷22，可能使将多晶硅迹线5A连接到V+的金属化(未显示)气化且因此破坏所述集成电路。提供如图3中所示围绕epi区2A的深沟槽隔离“环”25-1防止多晶硅互连导体到接地的短路而与锥形缺陷22的存在无关。
应了解，锥形缺陷可发生于STI蚀刻的沟槽30中的任何地方，且可导致显著降低的集成电路芯片制造合格率。
图4显示图2中的金属/多晶硅电容器20的等效电路。多晶硅/金属电容器20由具有电容C的寄生电容器及具有电容Cp的寄生电容器组成，其中大约0.2C的典型值连接在多晶硅层5与接地之间。寄生电容器Cp共享多晶硅/金属电容器20的底部多晶硅板5作为第一板且还包括深沟槽隔离epi层2A作为第二板。
如果多晶硅/金属电容器20没有任何锥形缺陷，那么多晶硅层5与外延层2A之间也存在具有接近无穷电阻的电阻路径Rp。然而，如果存在接触多晶硅层5的锥形缺陷22，那么寄生电阻路径Rp的电阻可非常接近零。然而，根据本发明添加在多晶硅/金属电容器20下的epi区2A下形成的深沟槽氧化物环20，Rp的电阻接近无穷而与是否存在锥形缺陷22无关，因为深沟槽环20将epi层区段2A与施加到外延层2的接地电压电隔离而与是否存在锥形缺陷无关。
寄生电容Cp与寄生电容C的比率通常为大约0.2，且本质上独立于外延层2、2A的所关心范围中的掺杂剂浓度。注意，如果存在由锥形缺陷22导致的短路，那么寄生电容Cp将从0.2C增加到大约0.25C，此在许多电路应用中通常将无关紧要。然而，如果寄生电容Cp因由锥形缺陷22导致的短路的存在而发生的变化对于含有多晶硅/金属电容器20的特定集成电路不可接受，那么可以在随后描述的图6g中所示的方式将多晶硅/金属电容器20连接到多晶硅层5。在此情况下，寄生电容Cp总是等于恒定值0.25C。
图5显示用于制作图2中所示的集成电路结构100的工艺的流程图。图6a到6f显示在使用下文所描述的工艺制作图2的金属/多晶硅电容器结构100时金属/多晶硅电容器结构100的截面图序列。参照图5的框101，执行各种常规工艺，包括在底部氧化物3上提供单晶硅层8，在硅层8上生长一个或一个以上外延层(例如2)，且还执行各种离子植入工艺及相关联的光遮掩工艺以提供具有平坦顶部表面23的晶片结构103-1，如图6a中大体指示。
参照图5的框102，在用以界定多个壕沟区33的合适遮掩操作之后，执行浅沟槽隔离(STI)蚀刻工艺以界定如图6b中所示的浅沟槽区域30。图6b中的层27可以是氮化硅“硬掩模”层。各种锥形缺陷(例如22)可在epi层2中蚀刻浅沟槽区30期间出现在外延层2的上部表面上，可能是与STI工艺相关联的微小缺陷的结果。浅沟槽区30横向分离壕沟区33且减小相关联的寄生电容，且还限制可在随后在壕沟区33中的一些中形成双极晶体管时发生的不期望的横向扩散(例如，集电极“下沉”)(其是限制N型或P型植入(未显示)的横向扩散的量的深扩散)。
参照图5中的框104及图6c，所述制作工艺包括在晶片表面上沉积氧化物掩模。将合适的光致抗蚀剂涂层旋涂于所述晶片表面上。施加深沟槽(DT)光致抗蚀剂掩模以界定待蚀刻深沟槽31的区。通过所述氧化物掩模暴露氧化物且然后使用适当的硅蚀刻剂将其蚀刻以形成深沟槽环31，深沟槽环31一直穿过epi层2到达底部氧化物层3，如图6c中所示。然后移除所述光致抗蚀剂。
接下来，参照图5的框106，所述制作工艺包括在深沟槽隔离区31中沉积深沟槽氧化物填充25且在浅沟槽区30中沉积浅沟槽氧化物填充4，如图6d中所示。此围绕epi层区段2A且因此将epi层区段2A与epi层2的剩余部分隔离。沟槽氧化物4优选地在多晶硅层5的形成之前提供晶片结构103-4的平坦上部表面，且还提供各个壕沟区33之间的横向氧化物隔离，可向其中形成例如晶体管等装置及/或可在其上形成多晶硅互连导体或迹线。(注意，浅沟槽30的蚀刻不移除硅锥形缺陷22中的任一者，硅锥形缺陷22在完成浅沟槽蚀刻之后在浅沟槽30的底部处从epi层2的硅向上延伸。浅沟槽氧化物4在壕沟区33及锥形缺陷22两者周围填充在沟槽区域30。)
接下来，在浅沟槽氧化物4上沉积图6d中所示的P型多晶硅层5。借助硅化工艺将硅化钴熔融到多晶硅层5的顶部，此在多晶硅层5上形成多晶硅化物层6。注意，在浅沟槽蚀刻工艺之后出现的任何锥形缺陷22具有与壕沟区33相同的高度。因此，锥形缺陷的尖部碰触多晶硅层5的底部且因此使其短路到epi层2的顶部。
如图5的框108中所指示，所述制作工艺中的下一步骤是多晶硅蚀刻工艺，其中多晶硅掩模界定金属/多晶硅电容器20(图2)的底部板5的形状及其上的多晶硅化物层6，如图6e中所示。所述多晶硅掩模及多晶硅蚀刻工艺还可界定可形成于各个壕沟区中的MOS晶体管(未显示)的栅极电极的形状，且还可界定如图3中所示的浅沟槽氧化物4上的多晶硅互连导体(例如5A)的形状。
如图6e及图5的框110中所指示，所述晶片制作包括在硅化钴层6上沉积高质量电容器电介质层7。然后，在电介质层7上沉积氮化钛顶部板层10。氧化物层12沉积于氮化钛层10上且用作用于蚀刻氮化钛层10以形成多晶硅/金属电容器10的顶部板的掩模。所得结构103-5显示于图6e中。
参照图5的框111及图6f，执行通孔遮掩工艺以在层间氧化物层21中针对穿过已沉积在图6e的结构103-5上的层间氧化物层21到达氮化钨层10及多晶硅化物层6上的通孔接触区域的钨通孔15及17界定通孔开口的位置。然后，执行钨层沉积工艺及相关联蚀刻工艺以在所述通孔开口中形成通孔15及17。最后，执行蚀刻工艺中的互连金属化沉积以提供分别接触钨通孔15及17的顶部的金属互连导体14及16。
或者，深沟槽31及深沟槽氧化物25可经配置以包围壕沟区33中的一者，且金属互连导体16可经配置以便通过结构103-7中的额外钨通孔19也接触经隔离外延区2A，如图6g中所示，其中额外钨通孔19通过导体44(其可借助与导体14及16相同层中的金属化或借助不同层中的金属化实施)电短路到金属14导体。此结构导致与金属/多晶硅电容器20相关联的寄生电容Cp的先前提及的恒定值，而与是否存在由锥形缺陷导致的短路无关。图5中的框101、102、104、106及108中的步骤可用于产生图3中所示的结构。
本发明因此提供在浅沟槽氧化物上具有多晶硅层的结构，其中浅沟槽氧化物下的epi层中的锥形缺陷可使所述多晶硅层短路到外延层。多晶硅层在本发明的一个实施例中用于形成多晶硅/金属电容器的底部板。在本发明的另一实施例中，浅沟槽氧化物上的多晶硅导体用作互连导体。在本发明的所有实施例中，深沟槽隔离区包围epi层的直接在多晶硅电容器顶部板层或多晶硅互连导体下方的区段，以便将所述epi层的紧下伏区段与所述epi层的剩余部分电隔离。此防止所述多晶硅电容器顶部板及/或多晶硅互连导体电短路到施加到所述epi层的剩余部分的偏置电压，而与使所述多晶硅电容器顶部板及/或多晶硅互连导体短路到所述epi层的经电隔离区段的硅锥形缺陷的存在或不存在无关。
虽然已参照本发明的若干特定实施例描述了本发明，但所属领域的技术人员将能够做出对本发明的所描述实施例的各种修改而不背离其真实精神及范围。打算将与权利要求书中所述的那些元件或步骤并非显著不同但分别以大致相同的方式执行大致相同的功能以实现与所请求者相同的结果的所有元件或步骤归属于本发明的范围内。
Claims (13)
1.一种集成电路结构，其包含：
(a)底部氧化物层；
(b)由所述底部氧化物层支撑的硅层；
(c)所述硅层的从所述硅层的上部表面中的浅沟槽向上延伸的多个壕沟区；
(d)至少部分地填充所述浅沟槽的浅沟槽氧化物层；
(e)所述浅沟槽氧化物上的多晶硅层；及
(f)深沟槽氧化物环，其在所述浅沟槽氧化物与所述底部氧化物层之间延伸以包围所述硅层的区段并将所述区段与所述硅层的另一区段电隔离，其中防止所述多晶硅层因所述硅层中的浅沟槽中的硅锥形缺陷而到所述硅层的所述经电隔离区段的短路使所述多晶硅层短路到所述硅层的任一未隔离区段。
2.根据权利要求1所述的集成电路结构，其中所述硅层的所述经电隔离区段包括硅锥形缺陷，所述硅锥形缺陷延伸穿过所述浅沟槽氧化物层且使所述多晶硅层短路到所述经隔离区段。
3.根据权利要求2所述的集成电路结构，其中所述硅层借助参考电压偏置，且所述深沟槽氧化物及底部氧化物层防止所述经电隔离区段中的所述硅锥形缺陷导致所述多晶硅层短路到所述参考电压。
4.根据权利要求1所述的集成电路结构，其中所述多晶硅层形成多晶硅/金属电容器的底部板；且所述结构进一步包含安置于所述多晶硅层上的电容器电介质层上方以形成所述多晶硅/金属电容器的顶部板的金属层。
5.根据权利要求4所述的集成电路结构，其进一步包含：安置于所述电容器电介质层、所述多晶硅层、所述壕沟区及所述浅沟槽氧化物层上的层间氧化物层；延伸穿过所述层间氧化物层以电接触所述金属层的第一金属通孔；及延伸穿过所述层间氧化物层以电接触所述多晶硅层的第二金属通孔。
6.根据权利要求4所述的集成电路结构，其中所述多晶硅层在厚度上为大约315纳米；所述浅沟槽氧化物层在厚度上为大约500纳米；所述金属层由在厚度上为大约270纳米的氮化钛构成。
7.根据权利要求1所述的集成电路结构，其中所述硅层包括N型外延硅层，且其中所述多晶硅层为P型多晶硅层。
8.一种用于防止由多晶硅层穿过集成电路中的硅层中的浅沟槽中的浅沟槽氧化物层的短路导致的损坏的方法，所述方法包含：
(a)提供支撑所述硅层的底部氧化物层；
(b)蚀刻所述硅层的表面以在其中提供浅沟槽；
(c)从所述浅沟槽内蚀刻深沟槽到所述底部氧化物层以包围并隔离所述硅层的区段；
(d)用氧化物填充所述深沟槽且用所述浅沟槽氧化物层填充所述浅沟槽；及
(e)在所述浅沟槽氧化物上形成所述多晶硅层，以由此防止所述多晶硅层因所述多晶硅层下的硅锥形缺陷而到所述硅层的所述经隔离区段的短路也导致所述多晶硅层到所述硅层的任一未隔离区段的短路。
9.根据权利要求8所述的方法，其包括在所述多晶硅层上方沉积电介质氧化物及在所述电介质氧化物上沉积金属层，由此所述多晶硅层、所述电介质氧化物层及所述金属层形成多晶硅/金属电容器。
10.根据权利要求9所述的方法，其包括对所述多晶硅层进行定形以形成互连导体，所述互连导体耦合于所述硅层的壕沟区中的电路元件区与大致大于施加到所述硅层的参考电压的电压之间。
11.一种集成电路结构，其包含：
(a)底部氧化物层；
(b)由所述底部氧化物层支撑的硅层；
(c)所述硅层的表面中的浅沟槽及安置于所述浅沟槽中且包围所述硅层的多个壕沟区的浅沟槽氧化物层；
(d)所述浅沟槽氧化物层上的多晶硅层；及
(e)深沟槽构件，其用于电隔离所述硅层的区段以防止所述硅层上的硅锥形缺陷导致所述多晶硅层到所述硅层的未隔离区段的短路。
12.根据权利要求11所述的集成电路结构，其中所述多晶硅层形成多晶硅/金属电容器的底部板。
13.根据权利要求12所述的集成电路结构，其中所述多晶硅层为互连导体，所述互连导体耦合于所述壕沟区中的一者中的电路元件区与大致大于施加到所述硅层的参考电压的电压之间。
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