KR20000010143A - 휘발성 세정 공정을 포함하는 다층 배선의 형성 방법 - Google Patents

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Abstract

본 발명은 휘발성 세정 공정을 포함한 다층 배선의 형성 방법에 관한 것으로, 금속 배선층을 형성하는 공정을 전후로 하여 접속 구멍상에 노출된 금속 배선층과 층간 절연층에 발생되는 입자를 휘발성 물질을 이용하여 세정하는 것을 특징으로 하는 다층 배선의 형성 방법을 제공한다. 특히, 접속 구멍상에 노출되는 금속 배선층에 발생되는 입자가 휘발성 물질에 의해 세정되지만 금속 배선층이 부식되지 않기 때문에, 접속 구멍상에 노출된 금속 배선층과 연결되는 금속 배선층의 경계면에서의 저항이 증가하는 문제를 억제할 수 있다.

Description

휘발성 세정 공정을 포함하는 다층 배선의 형성 방법(Method for forming multi layer trace comprising a volatile cleaning step)
본 발명은 반도체 소자의 금속 배선을 형성하는 방법에 관한 것으로, 더욱 상세하게는 금속 배선층을 형성하는 공정을 전후로 하여 발생되는 입자(particle)를 제거하는 동시에 금속 배선층이 손상되는 것을 방지할 수 있는 휘발성 세정 공정을 포함하는 다층 배선의 형성 방법에 관한 것이다.
오늘날 전자산업의 추세는 더욱 경량화, 소형화, 고속화, 다기능화, 고성능화 되고 높은 신뢰성을 갖는 반도체 제품을 구현하는데 있다. 이와 같은 경향에 따라서 제조되는 반도체 소자는 기존의 반도체 소자에 비하여 용량이 증가되고, 회로가 복잡해지기 때문에, 평면적으로 금속 배선층을 형성하여 반도체 소자를 구현하는 데에는 한계가 있다. 따라서, 실리콘 기판 상에 금속 배선층을 수직적으로 적층하여 다층의 금속 배선층 구조를 갖는 반도체 소자가 현재 주류를 이루고 있다.
도 1은 종래 기술에 따른 다층 배선의 형성 단계를 나타내는 공정도이다. 도 2는 2층의 금속 배선이 형성된 상태를 보여주는 단면도이다. 도 1 및 도 2를 참조하여 다층 배선의 형성 방법(20)을 설명하면, 먼저 실리콘 기판(10)이 준비(21)된 상태에서 실리콘 기판(10)상에 제 1 금속층을 증착하고 패터닝하여 제 1 금속 배선층(17)을 형성(22)한다. 다음으로, 제 1 금속 배선층(17) 상에 형성될 제 2 금속 배선층(18)과의 절연을 위하여 층간 절연층(16; Inter Metal Dielectric; IMD)을 형성(23)한다. 그리고, 제 1 금속 배선층(17)상의 층간 절연층(16)을 선택적으로 제거하여 접속 구멍(13; connect hole)을 형성(24)한다. 다음으로, 접속 구멍(13)을 포함한 층간 절연층(16)상에 제 2 금속층을 증착한 이후에 패터닝하여 제 2 금속 배선층(18)을 형성(26)한다. 그리고, 2층 이상의 금속 배선층을 형성(28)하기 위해서는, 제 2 금속 배선층(18) 상에 층간 절연층을 형성하는 공정(23)과 접속 구멍을 형성하는 공정(24) 및 금속 배선층을 형성(26)하는 공정을 반복적으로 진행하면 된다.
여기서, 제 1 금속 배선층(17)은 실리콘 기판(10) 상부에 형성된 베리어 메탈층(Barrier Metal Layer)인 Ti/TiN 층(12)과, Ti/TiN 층(12) 상부에 형성된 Al 층(14)이 적층된 구조를 갖는다. 접속 구멍(13)에 노츨된 Al 층(14)에 제 2 금속 배선층(18)이 증착되어 접속된 구조를 갖는다. 그리고, 제 2 금속 배선층(18) 또한 Al 층이다. 한편, 금속 배선층(17, 18)은 통상적으로 스퍼터링 방법(Sputtering Method)으로 형성한다.
이와 같은 다층의 금속 배선층을 형성하는 공정을 진행하게 되면 입자(particle)가 발생하여 제조되는 반도체 소자의 신뢰성을 떨어뜨리는 원인으로 작용한다. 따라서, 입자가 발생되는 반도체 소자의 제조 공정에는 통상적으로 세정 공정을 포함하고 있다. 그러나, 다층의 금속 배선층을 형성하는 공정에는 입자를 제거하기 위한 세정 공정을 진행하지 않는다. 이유는, 통상적으로 반도체 소자의 제조 공정에서 진행되는 세정 공정은 탈이온수(deionize water)와 같은 세정수(cleaning water)를 이용한 세정 공정을 진행하게 되는데, 세정수를 이용하여 금속 배선층을 형성하는 공정을 전후로 하여 세정 공정을 진행하게 되면, 접속 구멍상에 노출된 금속 배선층에 세정수가 침투하여 금속 배선층이 부식되거나 손상될 우려가 크기 때문이다. 도 2를 참조하여 설명한다면, 접속 구멍(13) 상에 노출된 제 1 금속 배선층의 Al 층(14)에 세정수가 침투하여 제 1 금속 배선층의 Al 층(14)이 손상될 경우에 제 1 금속 배선층의 Al 층(14)에 접속되는 제 2 금속 배선층(18)과의 경계면(15)에서의 저항이 증가하여 반도체 소자가 정상적으로 동작하지 못하는 원인으로 작용할 수 있기 때문이다. 즉, Al은 물(H2O)과의 반응성이 좋기 때문에, 제 1 금속 배선층의 Al 층(14)이 세정수에 노출될 경우에 쉽게 부식되거나 손상될 수 있다.
이와 같은 이유로 세정 공정을 진행하지 못하기 때문에, 다층의 배선 공정을 진행하는 동안에 발생되는 입자에 의한 공정상의 문제가 항상 존재하였다.
따라서, 본 발명의 목적은 금속 배선층을 형성하는 공정을 전후로 하여 세정 공정을 진행하더라도 접속 구멍에 노출된 금속 배선층이 손상되는 것을 방지할 수 있는 휘발성 세정 공정을 포함하는 다층 배선의 형성 방법을 제공하는 데 있다.
도 1은 종래 기술에 따른 다층 배선의 형성 단계를 나타내는 공정도,
도 2는 2층의 금속 배선이 형성된 상태를 보여주는 단면도,
도 3은 본 발명의 실시예에 따른 휘발성 세정 공정을 포함하는 다층 배선의 형성 단계를 나타내는 공정도이다.
* 도면의 주요 부분에 대한 설명 *
10 : 실리콘 기판 12 : Ti/TiN 층
13 : 접속 구멍 14 : Al 층
16 : 절연층 17 : 제 1 금속 배선층
18 : 제 2 금속 배선층
상기 목적을 달성하기 위하여, 본 발명은 다층 배선의 형성 방법으로서, (a) 실리콘 기판을 준비하는 단계와, (b) 실리콘 기판상에 제 1 금속 배선층을 형성하는 단계와, (c) 제 1 금속 배선층을 포함한 실리콘 기판상에 절연층을 형성하는 단계와, (d) 제 1 금속 배선층 상부의 절연층을 선택적으로 제거하여 접속 구멍을 형성하는 단계와, (e) 접속 구멍을 포함한 절연층을 휘발성 물질로 세정하는 단계와, (f) 접속 구멍상에 노출된 제 1 금속 배선층과 접속되는 제 2 금속 배선층을 접속 구멍을 포함한 절연층상에 형성하는 단계 및 (g) 제 2 금속 배선층을 포함한 절연층을 휘발성 물질로 세정하는 단계를 포함하며, 제 2 금속 배선층 이상의 배선층을 형성하기 위하여 (d) 단계 내지 (g) 단계를 반복적으로 진행하는 것을 특징으로 하는 휘발성 세정 공정을 포함하는 다층 배선의 형성 방법을 제공한다.
하나의 바람직한 실시 양태에 있어서, 본 발명의 (e) 단계 및 (g) 단계에서 사용되는 휘발성 물질로 알코올을 사용하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 3은 본 발명의 실시예에 따른 휘발성 세정 공정을 포함하는 다층 배선의 형성 단계를 나타내는 공정도이다. 도 2 및 도 3을 참조하여 본 발명에 따른 휘발성 세정 공정(35, 37)을 포함하는 다층 배선의 형성 방법(30)을 설명하겠다.
먼저 실리콘 기판(10)이 준비(31)된 상태에서 실리콘 기판(10) 상에 제 1 금속층을 증착하고 패터닝하여 제 1 금속 배선층(17)을 형성(32)한다. 여기서 제 1 금속 배선층(17)은 실리콘 기판(10) 상부에 형성된 베리어 메탈층인 Ti/TiN 층(12)과, Ti/TiN 층(12) 상부에 형성된 Al 층(14)이 적층된 구조를 가지며, 통상적으로 Al 층(14)을 제 1 금속 배선층(17)이라 한다. 제 1 금속 배선층(17)은 통상적으로 스퍼터링 방법으로 형성된다.
다음으로, 제 1 금속 배선층(17) 상에 형성될 제 2 금속 배선층(18)과의 절연을 위하여 층간 절연층(16)을 형성(33)한다.
다음으로 제 1 금속 배선층(17) 상의 층간 절연층(16)을 선택적으로 제거하여 접속 구멍(13)을 형성(34)한다. 접속 구멍(13)은 식각 공정(etching step)을 통하여 층간 절연층(16)을 뚫어 제 1 금속 배선층의 Al 층(14)이 노출될 수 있도록 형성한다.
다음으로, 본 발명에서는 접속 구멍(13)을 형성하면서 발생되는 입자를 제거하기 위한 제 1 휘발성 세정 공정(35)을 진행한다. 종래와 같이 탈이온수와 같은 세정수를 이용하여 세정 공정을 진행하면 접속 구멍(13)에 노출된 제 1 금속 배선층의 Al 층(14)이 손상될 우려가 있기 때문에, 본 발명의 실시예에서는 제 1 금속 배선층의 Al 층(14)에 영향을 주지 않는 휘발성 물질을 사용하여 접속 구멍(13)을 포함한 층간 절연층(16)을 세정하게 된다. 세정 공정은 접속 구멍(13)이 형성된 실리콘 기판(10)에 휘발성 물질이 공급하고, 공급된 휘발성 물질은 접속 구멍(13)을 포함한 층간 절연층(16)상의 입자와 붙어 휘발하면서 입자를 제거하게 된다. 한편, 휘발성 물질로는 알코올을 사용할 수 있으며, 제 1 금속 배선층의 Al 층(14)을 포함한 층간 절연층(16)에 영향을 주지 않는 범위 내에서 다른 휘발성 물질들의 사용도 가능하다.
다음으로, 접속 구멍(13)을 포함한 층간 절연층(16) 상에 제 2 금속층을 증착한 이후에 패터닝하여 제 2 금속 배선층(18)을 형성(36)한다. 이때, 제 2 금속 배선층(18) 또한 Al층으로 스퍼터링 방법에 의해 형성되며, 제 1 금속 배선층의 Al층(14)과 접속 구멍(13)을 통하여 직접 접속된다.
다음으로, 전술한 바 있는 휘발성 물질로 제 2 휘발성 세정 공정(37)을 진행하여 제 2 금속 배선층(18)을 포함한 층간 절연층(16) 상의 입자를 제거하게 된다.
전술된 공정에 의해 2층의 금속 배선층(17, 18)을 형성하게 되며, 2층 이상의 금속 배선층을 형성(38)하기 위해서는 층간 절연층(33)을 형성하는 공정에서 제 2 휘발성 세정 공정(37)을 반복적으로 진행하면 된다.
따라서, 본 발명에 따른 다층의 금속 배선층을 형성하는 방법을 따르면, 접속 구멍상에 노출되는 금속 배선층이 손상되지 않으면서 접속 구멍상에 노출된 금속 배선층을 포함한 층간 절연층 상에 발생되는 입자를 제거할 수 있다.
그리고, 접속 구멍상에 노출되는 금속 배선층이 휘발성 물질에 의해 세정은 되지만 금속 배선층이 손상되지 않기 때문에, 접속 구멍상에 노출된 금속 배선층과 연결되는 금속 배선층과의 경계면에서의 저항이 증가하는 문제를 억제할 수 있다.

Claims (2)

  1. 다층 배선의 형성 방법으로서,
    (a) 실리콘 기판을 준비하는 단계와;
    (b) 상기 실리콘 기판상에 제 1 금속 배선층을 형성하는 단계와;
    (c) 상기 제 1 금속 배선층을 포함한 상기 실리콘 기판상에 절연층을 형성하는 단계와;
    (d) 상기 제 1 금속 배선층 상부의 상기 절연층을 선택적으로 제거하여 접속 구멍을 형성하는 단계와;
    (e) 상기 접속 구멍을 포함한 상기 절연층을 휘발성 물질로 세정하는 단계와;
    (f) 상기 접속 구멍상에 노출된 제 1 금속 배선층과 접속되는 제 2 금속 배선층을 상기 접속 구멍을 포함한 상기 절연층상에 형성하는 단계; 및
    (g) 상기 제 2 금속 배선층을 포함한 상기 절연층을 휘발성 물질로 세정하는 단계;를 포함하며,
    상기 제 2 금속 배선층 이상의 배선층을 형성하기 위하여 상기 (d) 단계 내지 (g) 단계를 반복적으로 진행하는 것을 특징으로 하는 세정 공정을 포함하는 다층 배선의 형성 방법.
  2. 제 1항에 있어서, 상기 (e) 단계 및 상기 (g) 단계에서 사용되는 상기 휘발성 물질은 알코올인 것을 특징으로 하는 세정 공정을 포함하는 다층 배선의 형성 방법.
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KR20130048816A (ko) * 2011-11-03 2013-05-13 삼성전자주식회사 배관진동 저감용 댐퍼

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130048816A (ko) * 2011-11-03 2013-05-13 삼성전자주식회사 배관진동 저감용 댐퍼
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