KR19990088527A - 박막캐패시터및그제조방법 - Google Patents

박막캐패시터및그제조방법 Download PDF

Info

Publication number
KR19990088527A
KR19990088527A KR1019990018773A KR19990018773A KR19990088527A KR 19990088527 A KR19990088527 A KR 19990088527A KR 1019990018773 A KR1019990018773 A KR 1019990018773A KR 19990018773 A KR19990018773 A KR 19990018773A KR 19990088527 A KR19990088527 A KR 19990088527A
Authority
KR
South Korea
Prior art keywords
thin film
perovskite
oxide thin
lower electrode
structured
Prior art date
Application number
KR1019990018773A
Other languages
English (en)
Other versions
KR100325048B1 (ko
Inventor
소네슈지
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR19990088527A publication Critical patent/KR19990088527A/ko
Application granted granted Critical
Publication of KR100325048B1 publication Critical patent/KR100325048B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02197—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02356—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the morphology of the insulating layer, e.g. transformation of an amorphous layer into a crystalline layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31691—Inorganic layers composed of oxides or glassy oxides or oxide based glass with perovskite structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

우수한 절연 특성을 나타내는 유전체로서 페로브스카이트-구조의 다결정 산화 박막을 갖는 박막 캐패시터가 제공된다. 상기 캐패시터는 페로브스카이트-구조의 다결정 산화 박막, 및 박막의 각 측면에 위치한 상부 및 하부 전극을 구비한다. 페로브스카이트-구조의 다결정 산화 박막은 ABO3의 일반식을 갖는데, 여기서 A는 2가 금속 원소, 납, 및 란탄(lanthanum)으로 이루어진 그룹으로부터 선택된 적어도 하나의 원소이며, B는 4가 금속 원소로 이루어진 그룹으로부터 선택된 적어도 하나의 원소이다. (A/B)의 비는 1.1에서 2.0까지의 범위이다. 산화 박막은 과립형 결정 그레인을 갖는다. 페로브스카이트-구조의 다결정 산화 박막은 페로브스카이트-구조의 비정질 산화 박막을 형성하고, 페로브스카이트-구조의 비정질 산화 박막을 열처리하여 결정화함으로써 형성된다.

Description

박막 캐패시터 및 그 제조 방법{THIN-FLIM CAPACITOR AND METHOD OF PRODUCING SAME}
본 발명은 박막 캐패시터 및 그 제조 방법에 관한 것으로, 특히 한 쌍의 전극 간에 삽입된 유전체로서 "페로브스카이트-구조(perovskite-structured)"의 산화막을 사용하고, LSI 회로용으로 적합하게 사용되는 박막 캐패시터 및 캐패시터의 제조 방법에 관한 것이다.
차세대 1기가비트(Gbit) 이상인 랜덤 액세스 메모리(DRAM)를 실현하기 위해, 스토리지 캐패시터의 캐패시터 유전체로서, (Ba,Sr)TiO3(즉, BTS), (Pb,Zr)TiO3(즉, PZT) 등과 같이, 페로브스카이트-구조의 산화물을 실제적으로 이용하는 다양한 연구 개발이 이루어져 왔다. 이는 페로브스카이트-구조의 산화물이 유전 특성, 절연 성능, 및 화학적 안정성이 우수한 이유때문이다.
스퍼터링, 화학 기상 증착(CVD), 및 졸-겔(sol-gel) 방법들이 페로브스카이트-구조 산화 박막의 형성에 대한 전형적인 방법으로 알려져 왔다. 기가비트급 DRAM을 실현하기 위해, 공지된 "스택형 캐패시터" 구조가 DRAM의 스토리지 셀에 사용될 필요가 있고, 동시에 스택형 캐패시터의 측벽은 가능한 한 높은 캐패시턴스를 얻기 위해 효과적으로 이용될 필요가 있다. 그래서, 상기 목적을 위해서는 우수한 스텝-커버리지 특성을 갖는 CVD 방법이 바람직하다. 이러한 관점으로부터, LSI 분야에서 CVD를 이용하여 페로브스카이트-구조 산화물의 막형성 방법을 확립하기 위한 절실한 필요성이 대두되어 왔다.
CVD에 의해 형성된 페로브스카이트-구조 다결정 산화 박막이 컬럼 구조를 갖는다는 것, 다시 말해, 산화 박막이 컬럼형 결정 그레인에 의해 형성된다는 것이 E. Fujii 등에 의한 "Preparation of PbTiO3thin films by plasma-enhanced metalorganic chemical vapor deposition",(Applied Physics Letters, Vol. 65, No.3, pp. 365-367, 18 July 1994)라는 표제의 논문에서 보고되었다.
일반적으로, 페로브스카이트-구조의 다결정 산화 박막을 기가비트급 DRAM에 적용하기 위해, 균등한 실리콘 이산화물(SiO2) 두께(Teq)를 감소시킬 목적으로 박막이 대략 30nm 이하의 작은 두께를 가질 필요가 있다. 그러나, 컬럼형 구조를 갖는 페로브스카이트-구조의 다결정 산화 박막의 경우는, 상대적으로 큰 비균일성 또는 거칠기가 막 표면 상에 존재하는데, 이는 컬럼형 그레인의 크기에 따라 가변된다. 페로브스카이트-구조 산화 박막의 표면 비균일성 또는 거칠기는 캐패시터의 유전체와 상부 전극 간의 계면의 거칠기를 유도한다. 결과적으로, 캐패시터의 상부 및 하부 전극 양단에 전압이 인가될 때, 유전체 및 상부 전극의 계면에 전계 집중이 발생하는 경향이 있어, 누설 전류 증가, 유전 브레이크다운 특성의 열화 등과 같은 문제를 유발한다.
반면에, 2단계 증착 공정(즉, 2단계 열적 CVD 공정)에 의해 형성된 BST 박막의 사용으로 전류 누설이 향상되었다는 것이 T. Kawahara 등에 의한 "Surface Morphologies and Electrical Properties of (Ba,Sr)TiO3Films Prepared by Two-Step Deposition of Liquid Source Chemical Vapor Deposition",(Japan Journal of Applied Physics, Vol. 34, pp. 5077-5082, Part 1, No. 9B, September 1995)라는 표제의 논문에서 보고되었다.
Kawahara 등에 의한 논문에 개시된 2 단계 증착 공정에 따르면, BST 막이 도 1에 도시된 단계를 통해 형성된다. 특히, 하부 전극이 단계 S101에서 형성된 후, 두께가 약 5nm인 제1 BST 막이 단계 S102에서 420℃의 증착 온도에서 하부 전극 상에 형성된다. 제1 BST 막이 다음 단계 S103에서 열처리됨으로써, 제1 BST 막을 결정화한다. 이어서, 제1 및 제2 BST 막이 총 30nm의 두께를 갖도록 제2 BST 막이 단계 S104에서 420℃의 동일한 증착 온도에서 제1 BST 막 상에 형성된다. 제2 BST 막이 다음 단계 S105에서 열처리됨으로써, 제2 BST 막을 결정화한다. 최종적으로, 단계 S106에서 상부 전극이 제2 BST 막 상에 형성된다. 그래서, 박막 캐패시터가 완성된다.
제2 BST 막의 최종 평평도가 개선되고, 따라서, 균등한 SiO2두께(teq)가 0.56 nm이며, 누설 전류 밀도가 1.1 V의 전압 인가시 1.2 × 10-8A/cm2임이 Kawahara 등에 의한 논문으로부터 알 수 있다.
그러나, 기가비트급 DRAM의 캐패시터 유전체로서 페로브스카이트-구조의 다결정 산화 박막을 적용하기 위해서는, 페로브스카이트-구조의 산화물의 성장 공정 동안 하부 전극과 캐패시터 유전체의 계면에서 발생하는 하부 전극의 산화 반응을 억제할 필요가 있다. 이는 하부 전극 표면의 산화로 인해 산화물이 계면에 형성되어 페로브스카이트-구조의 산화물과 함께 또 다른 캐패시터 유전체 역할을 하여, 캐패시터 유전체의 실제 또는 최종 유전율이 저하되는 문제를 유발한다.
또한, 페로브스카이트-구조의 산화물의 성장 공정 동안 하부 전극 아래에 위치한 실리콘 부분 또는 실리콘 기판의 산화 작용을 억제할 필요가 있다. 예를 들어, 만약 실리콘 기판에서의 확산 영역과 하부 전극을 연결하는 폴리실리콘 플러그가 제공되면, 폴리실리콘 플러그는 하부 전극과 플러그의 계면에서 산화되는 경향이 있다. 그래서, 하부 전극과 플러그의 콘택 저항이 상승하는 문제가 발생한다.
결과적으로, 페로브스카이트-구조의 산화물의 성장 온도가 가능한 한 낮아야 할 필요(예를 들어, 420℃ 미만)가 있다.
더욱이, 양산성의 관점으로부터, T. Kawahara 등에 의해 개시된 2단계 증착이 필수 공정 단계의 수의 증가 때문에 바람직하지 않다. 페로브스카이트-구조의 산화물을 만드는 간단한 방법을 실현할 필요가 있다.
따라서, 본 발명의 목적은 전류 누설 및 유전 브레이크다운과 같이, 우수한 절연 특성을 나타내는 유전체로서 페로브스카이트 구조의 산화 박막을 갖는 박막 캐패시터 및 캐패시터의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 유전체로서 페로브스카이트 구조의 산화 박막을 갖는 박막 캐패시터를 제공하는 것으로, 간단한 공정을 통해 상기 기술된 문제를 해결하기에 충분히 낮은 온도에서 페로브스카이트 구조의 산화 박막이 형성되는 박막 캐패시터 및 캐패시터의 제조 방법을 제공하는 것이다.
구체적으로 언급되지 않은 다른 목적과 함께 상기 목적들은 다음 설명으로부터 기술 분야의 당업자에게 명백하다.
본 발명의 제1 특징에 따르면, 페로브스카이트-구조(perovskite-structure)의 산화 박막 및 상기 박막의 한 측면에 위치한 하부 전극과 상기 박막의 다른 측면에 위치한 상부 전극으로 이루어진 박막 캐패시터가 제공된다.
산화 박막은 ABO3의 일반식을 가지고, 여기서 A는 2가 금속 원소, 납(Pb), 및 란탄(La,lanthanum)으로 이루어진 그룹으로부터 선택된 적어도 하나의 원소이며, B는 4가 금속 원소로 이루어진 그룹으로부터 선택된 적어도 하나의 원소이다. (A/B)의 비(즉, 일반식 ABO3에서 원소 A 대 원소 B의 몰비)는 1.1에서 2.0까지의 범위이다. 산화 박막은 과립형 구조의 결정 그레인을 갖는다.
본 발명의 제1 특징에 따른 박막 캐패시터에 의하면, 페로브스카이트 구조의 산화 박막이 상기 기술된 일반식 ABO3및 결정 그레인의 과립형 구조를 가지므로, 전류 누설 및 유전 브레이크다운이 개선된다. 다시 말해, 상기 박막 캐패시터는 우수한 절연 특성을 나타낸다.
본 발명의 제2 특징에 따르면, 박막 캐패시터의 제조 방법이 제공된다. 상기 방법은 본 발명의 제1 특징에 따른 박막 캐패시터를 제조할 수 있도록 한다.
제1 단계에서, 하부 전극이 형성된다.
제2 단계에서, 상기 하부 전극 상에 페로브스카이트-구조의 비정질 산화 박막이 형성된다. 산화 박막은 일반식 ABO3을 가지고, 여기서 A는 2가 금속 원소, 납, 및 란탄(lanthanum)으로 이루어진 그룹으로부터 선택된 적어도 하나의 원소이며, B는 4가 금속 원소로 이루어진 그룹으로부터 선택된 적어도 하나의 원소이다.
제3 단계에서, 결정 그레인의 과립형 구조를 가지도록 비정질 산화 박막이 열처리로 인해 결정화된다.
제4 단계에서, 결정화된 산화 박막 상에 결정화된 산화 박막을 통해 상기 하부 전극과 대향하는 상부 전극이 형성된다.
본 발명의 제2 특징에 따른 박막 캐패시터 형성 방법에 의하면, 페로브스카이트-구조의 비정질 산화 박막이 상기 기술된 일반식 ABO3를 가지도록 하부 전극 상에 형성된 후, 비정질 산화 박막이 열처리에 의해 결정화되어 결정 그레인의 과립형 구조를 갖게 된다. 따라서, 페로브스카이트-구조의 산화 박막은 종래 기술의 2단계 증착을 이용하지 않고 간단한 공정을 통해 상기 기술된 문제를 해결하기에 충분히 낮은 온도에서 형성될 수 있다.
도 1은 박막 캐패시터를 제조하는 종래 방법을 도시하는 흐름도.
도 2는 본 발명의 제1 실시예에 따른 박막 캐패시터의 부분 단면도.
도 3은 도 2의 제1 실시예에 따른 박막 캐패시터를 제조하는 방법을 도시하는 흐름도.
도 4는 ECR 플라즈마 증가형 CVD 장치의 반응 챔버의 구성을 도시하는 개략도.
도 5는 도 2의 실시예 1에서 얻어진 것으로, 누설 전류 밀도와 (Ba + Sr)/Ti의 비간의 관계를 도시하는 그래프.
도 6은 도 2의 실시예 1에서 얻어진 것으로, 비유전율과 (Ba + Sr)/Ti의 비간의 관계를 도시하는 그래프.
도 7은 도 2의 실시예 1에서 얻어진 것으로, 결정화 공정에서의 누설 전류 밀도와 RTA 시간간의 관계를 도시하는 그래프.
도 8은 도 2의 실시예 1에서 얻어진 것으로, 결정화 공정에서의 비유전율과 RTA 시간간의 관계를 도시하는 그래프.
도 9는 도 2의 실시예 1에서 얻어진 것으로, 결정화 공정에서의 누설 전류 밀도와 RTA 온도간의 관계를 도시하는 그래프.
도 10은 도 2의 실시예 1에서 얻어진 것으로, 결정화 공정에서의 비유전율과 RTA 온도간의 관계를 도시하는 그래프.
도 11은 본 발명의 제2 실시예에 따른 박막 캐패시터의 부분 단면도.
도 12는 본 발명의 제3 실시예에 따른 박막 캐패시터의 부분 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : (페로브스카이트 구조의) 비정질 산화 박막
4 : 하부 전극
5 : 상부 전극
6 : 배리어 막
7 : 기판
본 발명에 대해 이하 상세히 설명한다.
페로브스카이트-구조 다결정 산화물은 "컬럼형" 또는 "과립형" 구조의 결정 그레인을 가지고, 이는 산화 조성물 및 산화물 형성 방법에 좌우됨을 알 수 있다.
페로브스카이트-구조의 다결정 산화 박막이 "컬럼형" 구조를 가질 때, 박막에서의 그레인 경계는 박막 자체에 대해 대략 수직 방향으로 배열되어 있다. 박막의 표면은 그레인 크기에 대응하는 거칠기를 갖는다. 결과적으로, 박막과 최상부 전극의 경계면은 비교적 큰 거칠기를 가져서, 누설 전류의 증가 및 브레이크다운 특성 열화와 같은 단점을 유발한다.
반면에, 페로브스카이트-구조 다결정 산화박막이 "과립형" 구조를 가질 때, 박막에서의 미세한 결정 그레인은 아주 가깝게 배열되거나 랜덤하게 몰려 있다. 그레인 경계는 불규칙적으로 배열되어 있다. 과립형 구조는 미세한 결정 그레인의 응집이라 일컫는다. 그러므로, 박막의 표면은 작은 거칠기를 가지는 것으로, 다시 말해 박막과 최상부 전극의 경계면이 매우 작은 거칠기(즉, 우수한 평평도)를 갖는다. 결과적으로, "컬럼형" 구조와 비교하면, 누설 전류 및 브레이크다운 특성 모두가 개선된다.
본 발명에서, 과립형 구조를 형성하기 위해, 페로브스카이트-구조의 비정질 산화 박막이 제2 단계에서 하부 전극 상에 형성된 다음, 형성된 비정질 박막이 제3 단계에서 열처리로 인해 결정화된다.
여기서, 산화 박막의 일반식은 ABO3로 정의되는데, A는 2가 금속 원소, 납, 및 란탄(lanthaum)으로 이루어진 그룹으로부터 선택된 적어도 하나의 원소이며, B는 4가 금속 원소로부터 이루어진 그룹으로부터 선택된 적어도 하나의 원소이다. 2가 금속 원소중 임의의 원소 또는 원소들이 원소 A로 사용될 수 있다. 2가 금속 원소중 임의의 원소 또는 원소들이 원소 B로 사용될 수 있다.
본 발명에서, (A/B)의 비, 즉 식 ABO3에서의 원소 A 대 원소 B의 몰비는 1.1 내지 2.0의 범위에서 설정된다. 다시 말해, 원소 A의 몰비가 원소 B의 몰비보다 크다. 그래서, (A/B) = 0.8 내지 1.0인 경우와 달리, 과립형 구조를 갖는 페로브스카이트-구조 다결정 산화 박막이 매우 양호한 재생력으로 형성될 수 있다.
(A/B)의 비율이 2.0보다 크다면, 최종 누설 전류가 초과하거나 만족스럽지 않게 크게 되고, 비유전율이 불충분하게 낮게 된다. 만약 (A/B)의 비율이 1.1 미만이면, 만족스러운 과립형 구조가 형성될 수 없다.
제2 단계에서 페로브스카이트-구조 비정질 산화 박막의 형성 또는 성장 온도가 50℃에서 300℃까지의 온도 범위에서 설정되는 것이 중요하다. 만약 형성 또는 성장 온도가 300℃보다 높다면, 결정핵이 페로브스카이트-구조 비정질 산화 박막 내에 형성되는 경향이 있다. 결정핵은 누설 경로를 조성하기 때문에, 누설 전류가 증가할 것이다. 본 발명의 핵심은 제2 단계에서의 성장 온도를 300℃ 이하가 되도록 설정하는 것이다. 반면에, 만약 형성 또는 성장 온도가 50℃보다 낮으면, 페로브스카이트-구조 결정 산화 박막은 충분히 높은 비유전율을 갖지 않는다.
제2 단계에서 페로브스카이트-구조 비정질 산화 박막의 낮은 성장 온도 범위(즉, 50℃ 내지 300℃)때문에, 하부 전극이 루테늄(Ru), 이리듐, 텅스텐, 또는 플라티늄과 같이, 금속 재료로 구성되더라도 하부 전극의 표면 산화가 제2 단계에서 억제되고 방지될 수 있다. 따라서, 수소 감소와 관련한 어떠한 문제도 유발하지 않고, 리스트된 양호한 평평도를 제공하는 적당한 금속 재료가 하부 전극용으로 사용될 수 있다. 이러한 종류의 적당한 금속 재료를 사용하는 것이 캐패시터 성능에서의 개선을 유도한다.
페로브스카이트-구조 비정질 산화 박막을 결정화하는 제3 단계에서 과립형 구조를 실현하기 위해, RTA(Rapid Thermal Annealing) 공정에 의해 제3 단계가 수행되는 것이 바람직하다. 이러한 RTA 공정은 열처리 온도가 650℃ 이상 및 750℃ 미만(더 바람직하게는, 650℃에서 750℃까지의 범위)이 되도록 설정되고, 열처리 시간이 1초 내지 10초로, 열처리 분위기가 질소 또는 불활성 가스 분위기로 설정되는 조건하에서 수행되는 것이 바람직하다. 이러한 경우에, 과립형 구조를 갖는 페로브스카이트-구조 다결정 산화 박막은 매우 양호한 재생력으로 형성될 수 있다.
하부 및 상부 전극 각각은 임의의 도전 재료로 만들어질 수 있다. 그러나, 하부 및 상부 전극 각각은 금속 재료로 만들어지는 것이 본 발명의 장점에서 보다 효과적이므로 바람직하다. 상부 전극은 하부 전극의 재료와 동일한 금속 재료이거나 상이한 금속 재료로 이루어질 수 있다.
상부 및 하부 전극 각각은 루테늄, 이리듐, 텅스텐, 또는 플라티늄과 같이, 양호한 표면 평평도를 갖는 금속 재료로 만들어 진다. 이것은 캐패시터 성능에서의 개선을 유도한다.
상기 설명한 바와 같이, 전술한 종래 기술과는 달리, 페로브스카이트-구조 비정질 산화 박막의 성장 온도가 50℃ 내지 300℃로 낮아질 수 있다는 것과 종래 기술에서의 2단계 증착 방법을 이용하지 않고 페로브스카이트-구조 다결정 산화 박막이 하나의 성장 또는 증착 단계를 통해 형성될 수 있는 장점이 있다.
본 발명의 바람직한 실시예에서, 일반식 ABO3에서 원소 A의 2가 금속 원소로서 적어도 하나의 스트론튬(Sr), 바륨(Ba), 납(Pb), 및 란탄(La)이 사용된다. 일반식 ABO3에서 원소 B의 4가 금속 원소로서 적어도 하나의 티타늄(Ti), 지르코늄(Zr), 및 주석(Sn)이 사용된다.
만약 두 원소 X 및 Y가 원소 A로 사용된다면, 일반식은 (X,Y)BO3으로 표현된다. 만약 두 원소 X' 및 Y'가 원소 B로 사용된다면, 일반식은 A(X',Y')O3으로 표현된다.
ECR(Electron Cyclotron Resonance) 플라즈마-증가형 CVD 공정과 같은 플라즈마-증가형 CVD 공정에 의해 제2 단계가 수행되는 것이 바람직하다. 그러나, 만약 이러한 공정이 하부 전극 상에 페로브스카이트-구조의 비정질 산화 박막을 형성할 수 있다면, 다양한 CVD 공정중 임의의 다른 공정 또는 임의의 졸-겔 방법이 상기 목적을 위해 사용될 수 있다.
하부 전극은 실리콘 기판 또는 층 상에 배치되고, 배리어 막은 실리콘 기판과 하부 전극 사이에 개재되도록 형성되는 것이 바람직하다. 배리어 막은 하부 전극이 실리콘 기판과 반응하는 것을 방지하는 역할을 한다.
실시예
본 발명은 다음 예를 참조하여 보다 상세히 설명한다.
실시예 1
도 4는 본 실시예에 사용되는 ECR 플라즈마-증가형 CVD 장치의 반응 또는 성장 챔버(10)를 개략적으로 도시하는 도면이다. 산소(O2) 플라즈마(13)는 챔버(10)의 상부에 제공되는 ECR 플라즈마 발생부(12)에서 발생한다. 다음 플라즈마(13)는 도 4에 도시된 바와 같이 챔버(10)내로 주입된다. 반면에, 필요한 금속유기(MO) 재료가 주입 노즐(14)을 통해 챔버(10)내로 유입된다. 유입 MO 재료는 플라즈마(13)의 반응하에 챔버에서 서로 화학적으로 반응함으로써, 기판(11) 상에 페로브스카이트-구조의 산화 박막을 증착하게 된다. 기판(11)의 온도는 100℃에서 700℃의 범위까지 조절될 수 있다.
실시예 1에서, 도 2에 도시된 박막 캐패시터가 다음 방법으로 제조된다.
우선, 배리어 막(6)(20nm의 두께)이 스퍼터링에 의해 단결정 실리콘(Si) 기판 또는 웨이퍼(7)(6인치의 직경) 상에 형성되었다. 배리어 막(6)은 티타늄 질화물(TiN)으로 제조되었다.
다음, 도 3에 도시된 바와 같이, 하부 전극(4)(100nm의 두께)이 스퍼터링에 의해 배리어 막(6) 상에 형성되었다(도 3의 단계 S1). 하부 전극(4)은 루테늄(Ru)으로 제조되었다. 배리어 막(6)은 Ru 하부 전극(4)이 하부에 놓인 Si 기판(7)과 화학적으로 반응하는 것을 방지하는 역할을 한다.
다음, 배리어 막(6) 및 하부 전극(4)을 구비한 기판 또는 웨이퍼(7)가 도 4에 도시된 ECR 플라즈마-증가형 CVD 장치의 성장 챔버(10)로 유입되었다. 페로브스카이트-구조의 비정질 산화 박막(1)(30nm의 두께)이 120℃의 성장 온도로 하부 전극(4) 상에 형성되었다(도 3의 단계 S2). 페로브스카이트-구조의 비정질 산화 박막(1)으로서 소위 BST〔(Ba, Sr)TiO3)〕가 사용되었다. (Ba + Sr)/Ti의 비는 0.1의 동일 간격에서 0.8에서부터 2.1의 범위까지 변경되었다.
여기서, 비스 바륨{bis(dipivalomethanate)〔Ba(DPM)2〕}이 바륨(Ba) 소스로 사용되었고, 비스 스트론튬{bis(dipivalomethanate) Sr(DPM)2〕}이 스트론튬(Sr) 소스로 사용되었으며, 티타늄 이소프로프옥사이드〔Ti(O-i-C3H7)4〕가 티타늄(Ti) 소스로 사용되었다.
이어서, TiN 배리어 막, Ru 하부 전극(4), 및 BST 캐패시터 유전체 박막(1)이 적층된 기판(7)이 도 4의 CVD 장치의 챔버(10)로부터 꺼내어진 다음, RTA 장치(도시되지 않음)의 챔버로 유입된다. 이러한 RTA 장치에서, BST 페로브스카이트-구조의 비정질 산화 박막(1)이 열처리(즉, RTA 공정)되었다(도 3의 단계 S3). 이러한 공정에서, 기판(7)은 30℃/초 이하의 비율로 상온에서 700℃까지 주변 온도를 상승시키면서 질소 분위기내에 배치되었다. 다음, 기판(7)이 700℃의 질소(N2) 분위기에서 5초 동안 유지되었다. 그 결과로서, BST 페로브스카이트-구조의 비정질 산화 박막(1)이 결정화되었다. 즉, BST 페로브스카이트-구조의 비정질 산화 박막(1)이 형성되었다
최종적으로, 상부 전극(5)(50nm의 두께)이 스퍼터링에 의해 BST 페로브스카이트-구조의 다결정 산화 박막(1) 상에 형성된다(도 3의 단계 S4). 상부 전극(5)은 하부 전극(4)의 재료와 동일한 재료, 즉 루테늄으로 제조된다.
그래서 제조된 박막 캐패시터의 누설 전류 밀도와 비유전율이 공지된 방법에 의해 측정되어, 도 5 내지 10에서의 결과와 같다.
도 5는 누설 전류 밀도의 (Ba + Sr)/Ti 의존성을 도시하는데, ±1 V의 전압이 박막 캐패시터 양단에 인가되었다. 도 5에서 알 수 있는 바와 같이, 누설 전류 밀도는 (Ba + Sr)/Ti의 비율이 1.1 내지 2.0의 범위에 있을 때 약 10-8A/cm2이었다. (Ba + Sr)/Ti의 비율이 1.05 이하에 있을 때, 누설 전류 밀도는 갑자기 증가되었다. 특히, 누설 전류 밀도는 (Ba + Sr)/Ti의 비율이 1.0일 때 가장 크다. (Ba + Sr)/Ti의 비율이 2.1 이상일 때, 누설 전류 밀도는 증가하는 경향이 있다.
도 6은 비유전율의 (Ba + Sr)/Ti 의존성을 도시하는 도면이다. 도 6에서 알 수 있는 바와 같이, (Ba + Sr)/Ti 의 비가 1.1 내지 2.0의 바람직한 범위에 있고, 여기서 누설 전류 밀도가 양호하게 낮을 때, 비유전율은 LSI의 스토리지 캐패시터용으로 양호하게 높은 25에서 120까지이다.
그래서, (Ba + Sr)/Ti의 바람직한 비는 1.1에서 2.0까지인 것이 도5 및 6으로부터 알 수 있다.
도 6에서의 문자 "LEAKY"는 전류 누설이 훨씬 심하기 때문에 비유전율의 측정이 불가능한 것을 나타낸다.
도 7은 결정화 공정에서의 누설 전류 밀도의 RTA 시간 의존성을 도시하고 있고, 도 8은 비유전율의 RTA 시간 의존성을 도시하고 있는데, 이들은 다음 방법으로 얻어진다.
120℃의 온도로 하부 전극 상에 증착된 (Ba + Sr)/Ti의 비가 1인 페로브스카이트-구조의 비정질 BST 박막(1)을 형성한 후, 비정질 BST 박막(1)이 상온에서 700℃의 온도까지 30℃/초의 비율 이하로 증가하는 동안 N2 분위기에서 열처리(즉, RTA 열처리)되었다. 다음, 박막(1)은 1 내지 30초 동안 700℃의 N2 분위기로 유지되었다.
도 7로부터 알 수 있는 바와 같이, 누설 전류 밀도는 RTA 시간이 1초에서 10까지 가변하는 동안 약 10-8내지 10-7A/cm3이었다. 도 8로부터 알 수 있는 바와 같이, 비유전율은 RTA 시간이 1초에서 10까지 가변하는 동안 120 내지 150이었다. 누설 전류 밀도 및 비유전율의 상기 값은 LSI 스토리지 캐패시터용으로 적당하다.
도 9는 결정화 공정에서의 누설 전류 밀도의 RTA 온도 의존성을 도시하고, 도 10은 상대 유전 상수의 RTA 온도 의존성을 도시한다. 도 9 및 10은 RTA 시간을 5초로 고정하여 유지하면서 RTA 온도를 650℃에서 750℃까지 가변시킴으로써 얻어진다.
도 9로부터 알 수 있는 바와 같이, RTA 온도가 650℃에서 750℃까지 가변될 때 누설 전류 밀도는 약 10-8A/cm2이다. 도 10으로부터 알 수 있는 바와 같이, RTA 온도가 650℃에서 750℃까지 가변될 때 상대 유전 상수는 25 내지 150이다. 누설 전류 밀도 및 비유전율의 상기 값은 LSI 스토리지 캐패시터용으로 적당하다.
다결정 BST 박막(1)을 갖는 박막 캐패시터의 단면이 투명 전자 현미경(TEM)으로 관찰되었다. 페로브스카이트-구조인, 1.1 내지 2.0의 (Ba + Sr)/Ti의 비를 갖는 다결정 BST 박막(1)은 그레인 크기가 7 내지 9 nm인 과립형 그레인 구조를 가진다. BST 박막(1) 및 하부 전극(4)의 계면 및 BST 박막(1)과 상부 전극(5)의 계면은 극히 평평한데, 여기서 계면 비평평도 또는 거칠기는 1 내지 2 nm이다.
반면에, 1.5 이하의 (Ba + Sr)/Ti 비를 갖는 페로브스카이트 구조의 다결정 BST 박막이 컬럼형 그레인 구조를 갖는다는 것이 알려졌다. BST 박막과 하부 전극의 계면 및 BST 박막과 상부 전극의 계면은 3 내지 6 nm의 비평평도(uneveness) 및 거칠기를 갖는다.
실시예 2
도 11은 본 발명의 실시예 2에 따른 박막 캐패시터의 부분 단면도를 도시하는 것으로, 여기서 PLZT 박막은 실시예 1의 페로브스카이트-구조의 다결정 BST 박막(1) 대신에 사용된다.
먼저, 스퍼터링에 의해 TiN 배리어 막(20nm의 두께)이 단결정 Si 기판(7)(6인치의 직경)의 주 표면 상에 배치된다. 다음, Ru 하부 전극(4)(100nm의 두께)이 스퍼터링에 의해 배리어 막(6) 상에 형성되었다.
다음, 배리어 막(6) 및 하부 전극(4)을 갖는 기판(7)이 도 4의 ECR 플라즈마 증가형 CVD 장치의 성장 챔버(10)내로 유입된다. 페로브스카이트-구조의 비정질 산화 박막(2)(30nm의 두께)이 100℃의 성장 온도로 하부 전극(4) 상에 형성되었다. 페로브스카이트-구조의 비정질 산화 박막(2)으로서, 소위 PLZT {(Pb,La)(Zr,Ti)O3}가 사용되었다. (Pb + La)/(Zr + Ti)의 비가 1.1로 설정되었다.
이어서, TiN 배리어 막(6), Ru 하부 전극(4), 및 PLZT 캐패시터(2)가 적층된 기판(7)이 CVD 장치의 챔버(10)에서 꺼내진 다음, RTA 장치(도시되지 않음)의 챔버 내로 유입된다. 이러한 RTA 장치에서, PLZT 페로브스카이트-구조의 비정질 산화 박막(2)이 열처리(즉, RTA 공정)되었다. 이러한 공정에서, 기판(7)은 온도를 30℃ 이하의 비율로 실온에서 650 - 750℃의 온도까지 상승시키면서 N2 분위기에서 배치되었다. 다음, 기판(7)은 1내지 10초 동안 650℃ 내지 700℃의 온도로 N2분위기에서 유지된다. 그 결과로서, PLZT 페로브스카이트-구조의 비정질 산화 박막(2)이 결정화되었다.
최종적으로, 상부 전극(5)(50nm의 두께)이 스퍼터링에 의해 PLZT 페로브스카이트-구조의 다결정 산화 박막(2) 상에 형성된다.
상기 기술된 단계를 통해, 실시예 2의 박막 캐패시터가 완성되었다.
다결정 PLZT 박막(2)을 갖는 박막 캐패시터의 단면이 투명 전자 현미경으로 관찰되었다. 1.1의 (Pb + La)/(Zr + Ti)의 비율을 갖는 페로브스카이트-구조의 다결정 PLZT 박막(1)은 그레인 크기가 대략 7 nm인 과립형 그레인 구조를 가진다. PLZT 박막(1) 및 하부 전극(4)의 계면 및 PLZT 박막(1)과 상부 전극(5)의 계면은 극히 평평한데, 여기서 계면 비평평도 또는 거칠기는 1 내지 2 nm이다.
실시예 2에서의 박막 캐패시터의 전기적 특성은 상부 및 하부 전극(5 및 4)의 양단에 ±1V의 전압을 인가하면서 측정되었다. 결과적으로, 누설 전류 밀도는 1×10-8A/cm2이고, 비유전율이 1100이며, 유전 손실이 1% 이하였다. 누설 전류 밀도의 극 의존성은 전혀 발견되지 않았다.
실시예 3
도 12는 본 발명의 실시예 3에 따른 박막 캐피시터의 부분 단면도를 도시하는데, 여기서 BST 박막은 실시예 1에서의 페로브스카이트-구조의 다결정 BST 박막 대신에 사용되었다.
실시예 1과 동일한 방법으로, TiN 배리어 막(6)(20nm의 두께)과 Ru 하부 전극(4)(100m의 두께)이 스퍼터링에 의해 단결정 Si 기판(7)(6인치의 직경) 상에 적층되도록 형성되었다.
다음, 배리어 막(6) 및 하부 전극(4)을 갖는 기판(7)이 도 4의 ECR 플라즈마 증가형 CVD 장치의 성장 챔버(10)로 유입된다. 페로브스카이트-구조의 비정질 산화 박막(3)(30nm의 두께)이 100℃의 성장 온도에서 하부 전극(4) 상에 형성되었다. 페로브스카이트-구조의 비정질 산화 박막(3)으로서, 소위 BST〔Ba(Ti,Sn)O3〕가 사용되었다. Ba/(Ti+Sn)의 비는 1.1로 설정되었다.
이어서, TiN 배리어 막(6), Ru 하부 전극(4), 및 BTS 캐패시터 유전체(3)가 적층된 기판(7)이 CVD 장치의 챔버(10)로부터 꺼내어진 다음, RTA 장치(도시되지 않음)의 챔버로 유입된다. 이러한 RTA 장치에서, BST 페로브스카이트-구조의 비정질 산화 박막(3)은 열처리(즉, RTA 공정)된다. 이러한 공정에서, 기판(7)은 30℃/초 이하의 비율로 실온에서 650-750℃의 온도까지 온도를 상승시키면서 N2분위기에 배치된다. 다음, 기판(7)은 1 내지 20초 동안 650 내지 700℃의 온도로 N2분위기에서 유지된다. 결과적으로, BST 페로브스카이트-구조의 비정질 산화 박막(3)이 결정화되었다.
최종적으로, 상부 전극(5)(50nm의 두께)이 스퍼터링에 의해 BST 페로브스카이트-구조의 다결정 산화 박막(3) 상에 형성되었다. 상부 전극(5)은 또한 루테늄으로 만들어졌다.
상기 기술된 단계를 통해, 실시예 3의 박막 캐패시터가 완성되었다.
다결정 BTS 박막(3)을 갖는 박막 캐패시터의 단면이 TEM에 의해 관찰되었다. 1.1의 Ba/(Ri + Sn)의 비를 갖는 페로브스카이트-구조의, 다결정 BTS 박막(3)은 그레인 크기가 대략 7nm인 과립형 구조를 가진다. BTS 박막(3)과 하부 전극(4)의 계면 및 BTS 박막(3)과 상부 전극(5)의 계면은 매우 평평하며, 계면 비평평도 또는 거칠기는 1 내지 2nm이다.
실시예 3에 따른 박막 캐패시터의 전기적 특성은 상부 및 하부 전극(5 및 4)의 양단에 ±1V의 전압을 인가하면서 측정되었으며, 누설 전류 밀도가 1×10-8 A/cm2이고, 비유전율이 300이며, 유전 손실이 1% 이하였다. 누설 전류 밀도의 극 의존성은 전혀 발견되지 않았다.
본 발명이 실시예 1 내지 3에 국한되지 않음은 말할 필요도 없다. 예를 들어, 페로브스카이트-구조의 비정질 산화 박막(1, 2, 3)이 ECR 플라즈마 CVD에 의해 형성된다. 그러나, 이러한 비정질 박막(1, 2, 3)은 졸-겔 공정과 같이, CVD이외의 임의의 다른 공정에 의해서도 형성될 수 있다.
본 발명의 바람직한 형태가 설명되는 동안, 본 발명의 사상을 벗어나지 않고 기술 분야의 당업자에게 변형이 명백함을 알 수 있다. 그러므로, 본 발명의 범위은 다음 청구 범위에 의해서만 결정된다.
따라서, 본 발명은 전류 누설 및 유전 브레이크다운과 같이, 우수한 절연 특성을 나타내는 유전체로서 페로브스카이트 구조의 산화 박막을 갖는 박막 캐패시터 및 캐패시터의 제조 방법을 제공할 수 있다. 그리고, 본 발명의 캐패시터는 간단한 공정을 통해서도 낮은 온도에서 산화 박막이 형성될 수 있는 효과가 있다.

Claims (18)

  1. 박막 캐패시터에 있어서,
    페로브스카이트-구조(perovskite-structure)의 다결정 산화 박막;
    상기 박막의 한 측면에 위치한 하부 전극; 및
    상부 박막의 다른 측면에 위치한 상부 전극
    을 구비하고,
    상기 산화 박막은 일반식 ABO3을 가지며(여기서 A는 2가 금속 원소, 납, 및 란탄(lanthanum)으로 이루어진 그룹으로부터 선택된 적어도 하나의 원소이며, B는 4가 금속 원소로 이루어진 그룹으로부터 선택된 적어도 하나의 원소임), (A/B)의 비는 1.1에서 2.0까지의 범위이며, 상기 산화 박막은 과립형 결정 그레인 구조를 갖는 것을 특징으로 하는 박막 캐패시터.
  2. 제1항에 있어서,
    상기 원소 A의 상기 2가 금속 원소에는 스트론튬(strontium) 및 바륨(barium)이 포함되고, 상기 원소 B의 상기 4가 금속 원소에는 티타늄, 지르코늄, 및 주석이 포함되는 것을 특징으로 하는 박막 캐패시터.
  3. 제2항에 있어서,
    상기 A 원소로서 스트론튬 및 바륨이 사용되는 것을 특징으로 하는 박막 캐패시터.
  4. 제2항에 있어서,
    상기 A 원소로서 납 및 란탄이 사용되고, 상기 B 원소로서 지르코늄 및 티타늄이 사용되는 것을 특징으로 하는 박막 캐패시터.
  5. 제2항에 있어서,
    상기 A 원소로서 바륨이 사용되고, 상기 B 원소로서 티타늄 및 주석이 사용되는 것을 특징으로 하는 박막 캐패시터.
  6. 제1항에 있어서,
    상기 상부 및 하부 전극 각각은 루테늄, 이리듐, 텅스텐 및 플라티늄으로 이루어진 그룹으로부터 선택된 적어도 하나의 원소로 제조된 것을 특징으로 하는 박막 캐패시터.
  7. 제1항에 있어서,
    상기 하부 전극은 실리콘 기판 상에 배치되고, 배리어 막이 상기 실리콘 기판과 상기 하부 전극 사이에 형성되며, 상기 배리어 막은 상기 하부 전극이 상기 실리콘 기판과 반응하는 것을 방지하는 역할을 하는 것을 특징으로 하는 박막 캐패시터.
  8. 박막 캐패시터를 제조하는 방법에 있어서,
    (a) 하부 전극을 형성하는 단계;
    (b) 상기 하부 전극 상에 페로브스카이트-구조의 비정질 산화 박막을 형성하는 단계 - 상기 페로브스카이트-구조의 산화 박막은 일반식 ABO3을 가지고, 여기서 A는 2가 금속 원소, 납, 및 란탄(lanthanum)으로 이루어진 그룹으로부터 선택된 적어도 하나의 원소이며, B는 4가 금속 원소로 이루어진 그룹으로부터 선택된 적어도 하나의 원소임 -;
    (c) 열처리에 의해 상기 페로브스카이트-구조의 비정질 산화 박막을 결정화하여 결정 그레인의 과립형 구조로 만들어, 페로브스카이트-구조의 다결정 산화 박막을 형성하는 단계; 및
    (d) 상기 페로브스카이트-구조의 다결정 산화 박막 상에, 상기 결정화된 산화 박막을 통해 상기 하부 전극과 대향하는 상부 전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 박막 캐패시터 제조 방법.
  9. 제8항에 있어서,
    (A/B)의 비는 1.1에서 2.0까지의 범위인 것을 특징으로 하는 박막 캐패시터 제조 방법.
  10. 제8항에 있어서,
    상기 단계 (b)는 CVD 및 졸-겔(sol-gel) 방법중 하나에 의해 수행되는 것을 특징으로 하는 박막 캐패시터 제조 방법.
  11. 제8항에 있어서,
    상기 단계 (b)는 50℃에서 300℃까지 범위의 온도에서 CVD 방법에 의해 수행되는 것을 특징으로 하는 박막 캐패시터 제조 방법.
  12. 제8항에 있어서,
    상기 단계 (c)는 질소 또는 불활성 분위기에서 수행되는 것을 특징으로 하는 박막 캐패시터 제조 방법.
  13. 제8항에 있어서,
    상기 원소 A의 상기 2가 금속 원소에는 스트론튬 및 바륨이 포함되고, 상기 원소 B의 상기 4가 금속 원소에는 티타늄, 지르코늄, 및 주석이 사용되는 것을 특징으로 하는 박막 캐패시터 제조 방법.
  14. 제13항에 있어서,
    상기 A 원소로서 스트론튬 및 바륨이 사용되는 것을 특징으로 하는 박막 캐패시터 제조 방법.
  15. 제13항에 있어서,
    상기 A 원소로서 납 및 란탄이 사용되고, 상기 B 원소로서 지르코늄 및 티타늄이 사용되는 것을 특징으로 하는 박막 캐패시터 제조 방법.
  16. 제13항에 있어서,
    상기 A 원소로서 바륨이 사용되고, 상기 B 원소로서 티타늄 및 주석이 사용되는 것을 특징으로 하는 박막 캐패시터 제조 방법.
  17. 제8항에 있어서,
    상기 상부 및 하부 전극 각각은 루테늄, 이리듐, 텅스텐 및 플라티늄으로 이루어진 그룹으로부터 선택된 하나의 원소로 제조된 것을 특징으로 하는 박막 캐패시터.
  18. 제8항에 있어서,
    상기 하부전극은 실리콘 기판 상에 배치되고, 배리어 막이 상기 실리콘 기판과 상기 하부 전극 사이에 형성되며,
    상기 배리어 막은 상기 하부 전극이 상기 실리콘 기판과 반응하는 것을 방지하는 역할을 하는 것을 특징으로 하는 박막 캐패시터 제조 방법.
KR1019990018773A 1998-05-25 1999-05-25 박막 캐패시터 및 그 제조 방법 KR100325048B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP14290998 1998-05-25
JP1998-142909 1998-05-25
JP1998-246849 1998-09-01
JP24684998A JP3171170B2 (ja) 1998-05-25 1998-09-01 薄膜キャパシタおよびその製造方法

Publications (2)

Publication Number Publication Date
KR19990088527A true KR19990088527A (ko) 1999-12-27
KR100325048B1 KR100325048B1 (ko) 2002-03-04

Family

ID=26474769

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990018773A KR100325048B1 (ko) 1998-05-25 1999-05-25 박막 캐패시터 및 그 제조 방법

Country Status (3)

Country Link
US (2) US6150684A (ko)
JP (1) JP3171170B2 (ko)
KR (1) KR100325048B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030053570A (ko) * 2001-12-22 2003-07-02 비오이 하이디스 테크놀로지 주식회사 박막 트랜지스터의 제조 방법

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1048042A1 (en) * 1998-09-02 2000-11-02 Koninklijke Philips Electronics N.V. Thin-film capacitor
US7109003B2 (en) * 1998-12-23 2006-09-19 Abgenix, Inc. Methods for expressing and recovering human monoclonal antibodies to CTLA-4
KR100324589B1 (ko) * 1998-12-24 2002-04-17 박종섭 반도체 소자의 강유전체 캐패시터 제조방법
US6570003B1 (en) * 2001-01-09 2003-05-27 Lexion Genetics Incorporated Human 7TM proteins and polynucleotides encoding the same
US6943392B2 (en) * 1999-08-30 2005-09-13 Micron Technology, Inc. Capacitors having a capacitor dielectric layer comprising a metal oxide having multiple different metals bonded with oxygen
US6558517B2 (en) * 2000-05-26 2003-05-06 Micron Technology, Inc. Physical vapor deposition methods
US7527982B1 (en) * 2000-07-14 2009-05-05 Kabushiki Kaisha Toshiba Manufacturing method of a semiconductor device including a crystalline insulation film made of perovskite type oxide
US20030017266A1 (en) * 2001-07-13 2003-01-23 Cem Basceri Chemical vapor deposition methods of forming barium strontium titanate comprising dielectric layers, including such layers having a varied concentration of barium and strontium within the layer
US6838122B2 (en) 2001-07-13 2005-01-04 Micron Technology, Inc. Chemical vapor deposition methods of forming barium strontium titanate comprising dielectric layers
US6498358B1 (en) * 2001-07-20 2002-12-24 Motorola, Inc. Structure and method for fabricating an electro-optic system having an electrochromic diffraction grating
US6673667B2 (en) * 2001-08-15 2004-01-06 Motorola, Inc. Method for manufacturing a substantially integral monolithic apparatus including a plurality of semiconductor materials
US7011978B2 (en) * 2001-08-17 2006-03-14 Micron Technology, Inc. Methods of forming capacitor constructions comprising perovskite-type dielectric materials with different amount of crystallinity regions
US6432725B1 (en) * 2001-09-28 2002-08-13 Infineon Technologies Ag Methods for crystallizing metallic oxide dielectric films at low temperature
JP2003142479A (ja) * 2001-11-02 2003-05-16 Fujitsu Ltd 半導体装置、エピタキシャル膜の製造方法、およびレーザアブレーション装置
US6815223B2 (en) * 2002-11-22 2004-11-09 Symetrix Corporation Low thermal budget fabrication of ferroelectric memory using RTP
JP3986859B2 (ja) * 2002-03-25 2007-10-03 富士通株式会社 薄膜キャパシタ及びその製造方法
KR100456829B1 (ko) * 2002-06-17 2004-11-10 삼성전자주식회사 듀얼다마신공정에 적합한 엠아이엠 캐패시터 및 그의제조방법
KR100585114B1 (ko) * 2003-12-05 2006-05-30 삼성전자주식회사 비티에스 또는 비티지 물질로 이루어진 고유전체막을구비하는 반도체 소자의 커패시터 및 그 제조방법
WO2007149121A2 (en) * 2005-12-12 2007-12-27 Irina Puscasu Selective reflective and absorptive surfaces and method for resonantly coupling incident radiation
US8643532B1 (en) 2005-12-12 2014-02-04 Nomadics, Inc. Thin film emitter-absorber apparatus and methods
WO2007070540A2 (en) * 2005-12-12 2007-06-21 Irina Puscasu Thin film emitter-absorber apparatus and methods
FR2907592B1 (fr) * 2006-10-19 2008-12-26 Commissariat Energie Atomique Condensateur a films minces a stabilite elevee et procede de fabrication
JP4524698B2 (ja) * 2006-10-26 2010-08-18 エルピーダメモリ株式会社 容量素子を有する半導体装置及びその製造方法
FR2907593B1 (fr) * 2007-02-26 2009-01-23 Commissariat Energie Atomique Procede de fabrication d'un condensateur a stabilite elevee.
US20100072531A1 (en) * 2008-09-22 2010-03-25 Imec Method for Forming a Memory Cell Comprising a Capacitor Having a Strontium Titaniumoxide Based Dielectric Layer and Devices Obtained Thereof

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2847981B2 (ja) * 1991-03-05 1999-01-20 富士通株式会社 誘電体薄膜の製造方法
JPH0555514A (ja) * 1991-08-28 1993-03-05 Hitachi Ltd 半導体装置およびその製造方法
US5624707A (en) * 1991-12-13 1997-04-29 Symetrix Corporation Method of forming ABO3 films with excess B-site modifiers
JP3206105B2 (ja) 1992-06-09 2001-09-04 セイコーエプソン株式会社 誘電体素子の製造方法及び半導体記憶装置
US6025619A (en) * 1992-10-23 2000-02-15 Azuma; Masamichi Thin films of ABO3 with excess A-site and B-site modifiers and method of fabricating integrated circuits with same
JP3108797B2 (ja) * 1992-10-26 2000-11-13 富士通株式会社 高誘電率誘電体薄膜の製造方法
JPH06140571A (ja) * 1992-10-26 1994-05-20 Fujitsu Ltd 高誘電率電子部品とその製造方法
JP3275448B2 (ja) * 1993-05-21 2002-04-15 三菱マテリアル株式会社 鉛系強誘電体薄膜の作製方法
JPH07176704A (ja) * 1993-11-04 1995-07-14 Texas Instr Inc <Ti> 強誘電体薄膜の製造方法
JPH07267731A (ja) * 1994-03-23 1995-10-17 Sharp Corp 強誘電体膜の製造方法
JP3076507B2 (ja) * 1995-06-13 2000-08-14 松下電子工業株式会社 半導体装置、半導体集積回路装置及びその製造方法
US5793076A (en) * 1995-09-21 1998-08-11 Micron Technology, Inc. Scalable high dielectric constant capacitor
JPH09107079A (ja) 1995-10-12 1997-04-22 Nippon Telegr & Teleph Corp <Ntt> 誘電体記憶装置
JPH09223777A (ja) * 1996-02-16 1997-08-26 Hitachi Ltd 白金薄膜，半導体装置及びその製造方法
JPH09331020A (ja) * 1996-06-07 1997-12-22 Sharp Corp 誘電体薄膜キャパシタ素子及びその製造方法
JPH1012832A (ja) * 1996-06-21 1998-01-16 Texas Instr Japan Ltd 強誘電体キャパシタの作製方法及び強誘電体メモリ装置の製造方法
JP3281839B2 (ja) * 1997-06-16 2002-05-13 三洋電機株式会社 誘電体メモリおよびその製造方法
JP3092659B2 (ja) * 1997-12-10 2000-09-25 日本電気株式会社 薄膜キャパシタ及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030053570A (ko) * 2001-12-22 2003-07-02 비오이 하이디스 테크놀로지 주식회사 박막 트랜지스터의 제조 방법

Also Published As

Publication number Publication date
KR100325048B1 (ko) 2002-03-04
US6323057B1 (en) 2001-11-27
JP3171170B2 (ja) 2001-05-28
JP2000049285A (ja) 2000-02-18
US6150684A (en) 2000-11-21

Similar Documents

Publication Publication Date Title
KR100325048B1 (ko) 박막 캐패시터 및 그 제조 방법
US6184044B1 (en) Thin film capacitor including perovskite-type oxide layers having columnar structure and granular structure
US6911402B2 (en) Deposition method of a dielectric layer
US5973911A (en) Ferroelectric thin-film capacitor
KR100450681B1 (ko) 반도체 메모리 소자의 커패시터 및 그 제조 방법
KR100355585B1 (ko) 박막커패시터
US20080118731A1 (en) Method of forming a structure having a high dielectric constant, a structure having a high dielectric constant, a capacitor including the structure, a method of forming the capacitor
US6420740B1 (en) Lead germanate ferroelectric structure with multi-layered electrode
US7271054B2 (en) Method of manufacturing a ferroelectric capacitor having RU1-XOX electrode
JPH11330411A (ja) 半導体記憶装置及びその製造方法
US5751540A (en) Ferroelectric capacitor with rhodium electrodes
KR100378276B1 (ko) 절연 재료, 절연막 피복 기판, 그 제조 방법 및 박막 소자
JP3087672B2 (ja) 薄膜キャパシタ
EP1073109A2 (en) Single phase perovskite ferroelectric film on platinum electrode and method for forming same
KR100238249B1 (ko) 고유전체 커패시터의 제조방법
KR100265846B1 (ko) 반도체소자의강유전체캐패시터제조방법
JP2000091531A (ja) 薄膜キャパシタ及びその製造方法
US6602722B2 (en) Process for fabricating capacitor having dielectric layer with pervskite structure and apparatus for fabricating the same
KR20010030161A (ko) 캐패시터 및 그 제조 방법
KR100507865B1 (ko) 반도체소자의 캐패시터 제조 방법
KR20010045568A (ko) 후속 열처리에 의한 결함생성이 억제되는 커패시터 제조방법
KR20040070617A (ko) 반도체 메모리 소자 및 그 제조방법
KR19990070103A (ko) 높은 유전상수와 낮은 누설전류 밀도를 가지는 비에스티(bst) 박막의 증착방법
JP2002134716A (ja) 半導体記憶装置用薄膜キャパシタの製造方法および半導体記憶装置
KR20000074727A (ko) 오존 어닐링 공정을 이용한 강유전체 커패시터의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130118

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20140117

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20150119

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee