JPH07176704A - 強誘電体薄膜の製造方法 - Google Patents
強誘電体薄膜の製造方法Info
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- JPH07176704A JPH07176704A JP5275639A JP27563993A JPH07176704A JP H07176704 A JPH07176704 A JP H07176704A JP 5275639 A JP5275639 A JP 5275639A JP 27563993 A JP27563993 A JP 27563993A JP H07176704 A JPH07176704 A JP H07176704A
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Abstract
(57)【要約】
【目的】 本発明の目的は、ＳｒＴｉＯ3 または（Ｂ
ａ、Ｓｒ）ＴｉＯ3 の結晶構造を制御することができる
強誘電体薄膜の製造方法を提供する。 【構成】 本発明は、Ｐｔ１０２が付着されたシリコン
基板１００を約３００度に保持し、次いで、基板上に
（Ｂａ、Ｓｒ）ＴｉＯ3 のアモルファス膜１０４を付着
し、次いで、基板を約６２０度の温度に保持し、酸素雰
囲気中でアニールする。
ａ、Ｓｒ）ＴｉＯ3 の結晶構造を制御することができる
強誘電体薄膜の製造方法を提供する。 【構成】 本発明は、Ｐｔ１０２が付着されたシリコン
基板１００を約３００度に保持し、次いで、基板上に
（Ｂａ、Ｓｒ）ＴｉＯ3 のアモルファス膜１０４を付着
し、次いで、基板を約６２０度の温度に保持し、酸素雰
囲気中でアニールする。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミックランダム
アクセスメモリ（ＤＲＡＭ）等の半導体デバイスにおけ
るＳｒＴｉＯ3 や（Ｂａ、Ｓｒ）ＴｉＯ3 などの強誘電
体薄膜の製造方法に関し、特に、これらの誘電率やリー
ク電流特性などの電気特性を改良をした強誘電体薄膜の
製造方法に関する。
アクセスメモリ（ＤＲＡＭ）等の半導体デバイスにおけ
るＳｒＴｉＯ3 や（Ｂａ、Ｓｒ）ＴｉＯ3 などの強誘電
体薄膜の製造方法に関し、特に、これらの誘電率やリー
ク電流特性などの電気特性を改良をした強誘電体薄膜の
製造方法に関する。
【０００２】
【従来技術】従来より、ＳｒＴｉＯ3 や（Ｂａ、Ｓｒ）
ＴｉＯ3 の強誘電体薄膜についての研究がなされてお
り、シリコン基板をベースとした強誘電体薄膜を有する
集積回路のインテリジェントシステムや多機能デバイス
への適用の可能性について、非常に興味がもたれてい
る。
ＴｉＯ3 の強誘電体薄膜についての研究がなされてお
り、シリコン基板をベースとした強誘電体薄膜を有する
集積回路のインテリジェントシステムや多機能デバイス
への適用の可能性について、非常に興味がもたれてい
る。
【０００３】特に、これらの強誘電体物質に対する大き
な期待は、次世代のダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）のキャパシタ誘電体として使用されるこ
とである。現在、ＤＲＡＭのキャパシタ誘電体に用いら
れている物質は、窒化シリコン膜やシリコン酸化膜であ
る。しかし、ＤＲＡＭの高密度化が進むと、キャパシタ
面積は制限され、２次元的なプレーナ形状の誘電体層で
は、充分な電荷を保持することができない。このため、
キャパシタ誘電体層は、非常に複雑な三次元構造に形成
されなければならない。
な期待は、次世代のダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）のキャパシタ誘電体として使用されるこ
とである。現在、ＤＲＡＭのキャパシタ誘電体に用いら
れている物質は、窒化シリコン膜やシリコン酸化膜であ
る。しかし、ＤＲＡＭの高密度化が進むと、キャパシタ
面積は制限され、２次元的なプレーナ形状の誘電体層で
は、充分な電荷を保持することができない。このため、
キャパシタ誘電体層は、非常に複雑な三次元構造に形成
されなければならない。
【０００４】一方、ＳｒＴｉＯ3 （ＳＴＯ）や、（Ｂ
ａ、Ｓｒ）ＴｉＯ3 （ＢＳＴＯ）などの強誘電体物質
は、従来のシリコン酸化物等に比べて、その誘電率が２
桁程度大きく、もし、これらの物質をＤＲＡＭのキャパ
シタ誘電体に用いることができれば、限られた領域内で
も、充分な電荷を保持することができる。そうすれば、
平坦なキャパシタの設計も可能となり、半導体メモリの
積層構造も容易となる。
ａ、Ｓｒ）ＴｉＯ3 （ＢＳＴＯ）などの強誘電体物質
は、従来のシリコン酸化物等に比べて、その誘電率が２
桁程度大きく、もし、これらの物質をＤＲＡＭのキャパ
シタ誘電体に用いることができれば、限られた領域内で
も、充分な電荷を保持することができる。そうすれば、
平坦なキャパシタの設計も可能となり、半導体メモリの
積層構造も容易となる。
【０００５】こうした強誘電体物質についてのスパッタ
リング、レーザ溶発、あるいは化学蒸着などの薄膜デポ
ジション技術が報告されている。これらの技術の大部分
は、誘電率の高い結晶構造を得るために、基板温度を６
００度またはそれ以上に保持し、付着された膜を成長さ
せるものである。こうした結晶構造の制御は、高い基板
温度で成長された薄膜において多くの課題を含み、ま
た、その制御は、基板の状態にも依存する。
リング、レーザ溶発、あるいは化学蒸着などの薄膜デポ
ジション技術が報告されている。これらの技術の大部分
は、誘電率の高い結晶構造を得るために、基板温度を６
００度またはそれ以上に保持し、付着された膜を成長さ
せるものである。こうした結晶構造の制御は、高い基板
温度で成長された薄膜において多くの課題を含み、ま
た、その制御は、基板の状態にも依存する。
【０００６】さらに、強誘電体薄膜をＤＲＡＭのキャパ
シタ誘電体として用いた場合には、リーク電流、ブレー
クダウン電圧、あるいは信頼性などの電気特性を改善す
るために、結晶構造の制御は避けて通れないものであ
る。
シタ誘電体として用いた場合には、リーク電流、ブレー
クダウン電圧、あるいは信頼性などの電気特性を改善す
るために、結晶構造の制御は避けて通れないものであ
る。
【０００７】
【発明が解決しようとする課題】従来より強誘電体薄膜
の製造に関して、例えばクルパニヒ（Krupanidhi）によ
り、１９９１年のProc, of International Symposium o
n Integrated Ferroelectricsにおいて、Ｐｂ（ＺｒＴｉ）Ｏ3 のアモ
ルファスをアニールして結晶構造を形成する技術が報告
されている。しかしながら、この技術では、高い蒸気圧
による高温時の鉛の蒸発により、非化学量論的な薄膜が
形成されてしまう虞れがある。
の製造に関して、例えばクルパニヒ（Krupanidhi）によ
り、１９９１年のProc, of International Symposium o
n Integrated Ferroelectricsにおいて、Ｐｂ（ＺｒＴｉ）Ｏ3 のアモ
ルファスをアニールして結晶構造を形成する技術が報告
されている。しかしながら、この技術では、高い蒸気圧
による高温時の鉛の蒸発により、非化学量論的な薄膜が
形成されてしまう虞れがある。
【０００８】また、ナム等（Nam et. al）により、Jour
nal of applied Physics. Vol 72,P2895 において、高
周波スパッタリングによりＳｒＴｉＯ3 薄膜を形成する
技術が報告されている。しかしながら、基板を約５００
度程度に保持した状態で、スパッタリングにより薄膜を
形成しても、その結晶構造は不十分であるため、ポスト
アニールを行わなければならず、また、ポストアニール
の高い温度により周囲に悪影響を及ぼす可能性がある。
nal of applied Physics. Vol 72,P2895 において、高
周波スパッタリングによりＳｒＴｉＯ3 薄膜を形成する
技術が報告されている。しかしながら、基板を約５００
度程度に保持した状態で、スパッタリングにより薄膜を
形成しても、その結晶構造は不十分であるため、ポスト
アニールを行わなければならず、また、ポストアニール
の高い温度により周囲に悪影響を及ぼす可能性がある。
【０００９】従って、本発明の目的は、従来技術の課題
を解決し、結晶粒の構造を制御することにより、ＳＴＯ
やＢＳＴＯなどの電気特性を改善することができる、強
誘電体薄膜の製造方法を提供することである。
を解決し、結晶粒の構造を制御することにより、ＳＴＯ
やＢＳＴＯなどの電気特性を改善することができる、強
誘電体薄膜の製造方法を提供することである。
【００１０】また、本発明の目的は、高集積化された半
導体デバイスに適用することができる強誘電体薄膜の製
造方法を提供することである。
導体デバイスに適用することができる強誘電体薄膜の製
造方法を提供することである。
【００１１】
【課題を解決するための手段】本発明に係る強誘電体薄
膜の製造方法は、基板を強誘電体薄膜の結晶温度以下に
保持する工程と、強誘電体のアモルファス膜を基板上に
付着する工程と、基板を上記結晶温度以上に保持する工
程とを有する。
膜の製造方法は、基板を強誘電体薄膜の結晶温度以下に
保持する工程と、強誘電体のアモルファス膜を基板上に
付着する工程と、基板を上記結晶温度以上に保持する工
程とを有する。
【００１２】好適な実施態様として、シリコン基板上に
Ｐｔの金属膜を付着し、基板を５００度以下の一定温度
に保持し、ＳｒＴｉＯ3 または（Ｂａ、Ｓｒ）ＴｉＯ3
のアモルファス膜を金属膜上に付着し、上記基板を６０
０度以上の一定温度で酸素雰囲気中でアニールする工程
を有する。
Ｐｔの金属膜を付着し、基板を５００度以下の一定温度
に保持し、ＳｒＴｉＯ3 または（Ｂａ、Ｓｒ）ＴｉＯ3
のアモルファス膜を金属膜上に付着し、上記基板を６０
０度以上の一定温度で酸素雰囲気中でアニールする工程
を有する。
【００１３】
【作用】本発明によれば、基板上にアモルファス状の強
誘電体薄膜を形成し、その後、結晶温度以上の温度で基
板を保持し、強誘電体薄膜の結晶粒を制御するようにし
たので、強誘電体薄膜の大きな誘電率を損なわずにリー
ク電流を抑制することができる。
誘電体薄膜を形成し、その後、結晶温度以上の温度で基
板を保持し、強誘電体薄膜の結晶粒を制御するようにし
たので、強誘電体薄膜の大きな誘電率を損なわずにリー
ク電流を抑制することができる。
【００１４】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。図１は、本実施例に係る強誘電体薄
膜の製造方法の工程を示す図である。図に示すように、
シリコン基板１００を用意し、このシリコン基板１００
の表面に、厚さ約１０００ＡのＰｔ膜１０２をスパッタ
リングにより付着する。Ｐｔ膜１０２は、シリコン基板
１００の表面が酸化されるのを防止するために付着され
る。同時に、Ｐｔ自身も酸化しにくい性質を持つため、
この上に形成される強誘電体薄膜との間に不所望の酸化
膜の介在を抑制することができる。
て詳細に説明する。図１は、本実施例に係る強誘電体薄
膜の製造方法の工程を示す図である。図に示すように、
シリコン基板１００を用意し、このシリコン基板１００
の表面に、厚さ約１０００ＡのＰｔ膜１０２をスパッタ
リングにより付着する。Ｐｔ膜１０２は、シリコン基板
１００の表面が酸化されるのを防止するために付着され
る。同時に、Ｐｔ自身も酸化しにくい性質を持つため、
この上に形成される強誘電体薄膜との間に不所望の酸化
膜の介在を抑制することができる。
【００１５】次に、シリコン基板１００を５００度以下
の温度、例えば、３００度程度に保持し、Ｐｔ膜１０２
上にＢＳＴＯ膜１０４を付着する。ＢＳＴＯ膜の付着
は、レーザアブレーションによって行われ、例えば、エ
キシマレーザによりターゲット上の誘電体の原材料を照
射し、この照射によって溶発された物質を基板上に付着
させるものである。これ以外にも、スパッタリングやＣ
ＶＤなどによって形成しても良い。
の温度、例えば、３００度程度に保持し、Ｐｔ膜１０２
上にＢＳＴＯ膜１０４を付着する。ＢＳＴＯ膜の付着
は、レーザアブレーションによって行われ、例えば、エ
キシマレーザによりターゲット上の誘電体の原材料を照
射し、この照射によって溶発された物質を基板上に付着
させるものである。これ以外にも、スパッタリングやＣ
ＶＤなどによって形成しても良い。
【００１６】Ｐｔ膜１０２上に付着されたＢＳＴＯ膜１
０４は、その結晶温度が約６００度であるため、結晶化
されることなくアモルファス状態となって厚さ２０００
Ａ程度に堆積される。
０４は、その結晶温度が約６００度であるため、結晶化
されることなくアモルファス状態となって厚さ２０００
Ａ程度に堆積される。
【００１７】次に、シリコン基板１００の温度を６００
度以上、本実施例では約６２０度の酸素雰囲気中で約１
時間アニールを施す。こうすることで、アモルファス状
態のＢＳＴＯ膜１０４は結晶化される。このときのＢＳ
ＴＯ膜１０４は、ランダムな結晶方位をもち、平均結晶
粒径は約５００Ａ程度の大きさに制御される。
度以上、本実施例では約６２０度の酸素雰囲気中で約１
時間アニールを施す。こうすることで、アモルファス状
態のＢＳＴＯ膜１０４は結晶化される。このときのＢＳ
ＴＯ膜１０４は、ランダムな結晶方位をもち、平均結晶
粒径は約５００Ａ程度の大きさに制御される。
【００１８】このようにして得られた強誘電体薄膜の電
気特性を図２及び図３に示す。図２に、リーク電流特性
を示し、図３に誘電率特性を示す。図２において、(a)
は基板温度を５００度にして付着されたアモルファス薄
膜、(b) は本実施例により５００度で付着されたアモル
ファス薄膜をポストアニールした薄膜、(c) は従来の６
５０度で付着された薄膜である。
気特性を図２及び図３に示す。図２に、リーク電流特性
を示し、図３に誘電率特性を示す。図２において、(a)
は基板温度を５００度にして付着されたアモルファス薄
膜、(b) は本実施例により５００度で付着されたアモル
ファス薄膜をポストアニールした薄膜、(c) は従来の６
５０度で付着された薄膜である。
【００１９】ここで、６５０度の高い結晶化温度で形成
された結晶構造を有する薄膜(c) と比較すると、本実施
例に係る薄膜(b) は、非常にリーク電流が少ないことが
わかる。また、本実施例のポストアニールされた薄膜
(b) のリーク電流は、アモルファス状態で付着された薄
膜(a) と近い値を持つことがわかる。
された結晶構造を有する薄膜(c) と比較すると、本実施
例に係る薄膜(b) は、非常にリーク電流が少ないことが
わかる。また、本実施例のポストアニールされた薄膜
(b) のリーク電流は、アモルファス状態で付着された薄
膜(a) と近い値を持つことがわかる。
【００２０】図３の符号は図２と同一のものを示し、こ
の結果、本実施例に係る薄膜(b) の誘電率は約３２０程
度であり、結晶化された状態で形成された薄膜(c) の値
とほぼ同等であるが、アモルファス状態の薄膜(a) と比
べると非常に大きな値を持つことがわかる。
の結果、本実施例に係る薄膜(b) の誘電率は約３２０程
度であり、結晶化された状態で形成された薄膜(c) の値
とほぼ同等であるが、アモルファス状態の薄膜(a) と比
べると非常に大きな値を持つことがわかる。
【００２１】また、電荷トラップ特性も、ポストアニー
ルにより改善された。換言すれば、不完全な化学結合状
態におかれた原子の不対電子（または不対ホール）が、
電子（またはホール）を捕獲するサイトとして働き、電
気特性に悪影響を与えるが、結晶性の改善とともに、こ
のような不完全なサイトも減少したものと考えられる。
ルにより改善された。換言すれば、不完全な化学結合状
態におかれた原子の不対電子（または不対ホール）が、
電子（またはホール）を捕獲するサイトとして働き、電
気特性に悪影響を与えるが、結晶性の改善とともに、こ
のような不完全なサイトも減少したものと考えられる。
【００２２】図４は、透過型顕微鏡（ＴＥＭ）によりマ
イクロ写真撮影したときの強誘電体薄膜の結晶構造を示
すものであり、(a) は、６５０度の温度で付着された薄
膜の結晶粒を示し、(b) は、本実施例によるアモルファ
ス膜をポストアニールした薄膜の結晶粒を示す。マイク
ロ写真からも明らかなように、本実施例に係る強誘電体
薄膜は、円形状の結晶粒構造を有し、これに対して、高
い基板温度で付着された薄膜は、円柱状の結晶粒構造を
有する。これらの結晶構造の相違は、図２に示したよう
に、リーク電流を改善するものである。
イクロ写真撮影したときの強誘電体薄膜の結晶構造を示
すものであり、(a) は、６５０度の温度で付着された薄
膜の結晶粒を示し、(b) は、本実施例によるアモルファ
ス膜をポストアニールした薄膜の結晶粒を示す。マイク
ロ写真からも明らかなように、本実施例に係る強誘電体
薄膜は、円形状の結晶粒構造を有し、これに対して、高
い基板温度で付着された薄膜は、円柱状の結晶粒構造を
有する。これらの結晶構造の相違は、図２に示したよう
に、リーク電流を改善するものである。
【００２３】なお、本実施例では、（Ｂａ、Ｓｒ）Ｔｉ
Ｏ3 のＢａとＳｒの組成比を各々等しい（Ｘ＝０．５）
ものを例にしたが、他の組成比であっても、上述のよう
に、結晶粒を円形状のものに制御すれば同様の電気特性
の改善を図ることができる。また、ＢＳＴＯに限らず、
高い蒸着圧を持つ揮発性の組成物を除き、ＳｒＴｉＯ 3
などの強誘電体の絶縁物質にも適用することができる。
さらに、シリコン基板の酸化を防止するためにＰｔ膜を
用いたが、これに限らず、例えば、レニウム（Ｒｅ）な
どの他の金属であっても良い。
Ｏ3 のＢａとＳｒの組成比を各々等しい（Ｘ＝０．５）
ものを例にしたが、他の組成比であっても、上述のよう
に、結晶粒を円形状のものに制御すれば同様の電気特性
の改善を図ることができる。また、ＢＳＴＯに限らず、
高い蒸着圧を持つ揮発性の組成物を除き、ＳｒＴｉＯ 3
などの強誘電体の絶縁物質にも適用することができる。
さらに、シリコン基板の酸化を防止するためにＰｔ膜を
用いたが、これに限らず、例えば、レニウム（Ｒｅ）な
どの他の金属であっても良い。
【００２４】次に、本発明の他の実施例について説明す
る。上述した図１に示す工程により得られた強誘電体薄
膜１０４上に、厚さ約２０００ＡのＰｔ等の金属膜をス
パッタリングにより積層することで、シリコン基板上に
キャパシタを製造することができる。この場合、上部電
極層の付着は、強誘電体薄膜のアニール工程後に行うこ
とが望ましいが、酸化しにくい金属や、酸化しても導電
性を有する金属であれば、これに限らず、アモルファス
状態の強誘電体薄膜上に積層し、その後にアニール工程
を行っても良い。
る。上述した図１に示す工程により得られた強誘電体薄
膜１０４上に、厚さ約２０００ＡのＰｔ等の金属膜をス
パッタリングにより積層することで、シリコン基板上に
キャパシタを製造することができる。この場合、上部電
極層の付着は、強誘電体薄膜のアニール工程後に行うこ
とが望ましいが、酸化しにくい金属や、酸化しても導電
性を有する金属であれば、これに限らず、アモルファス
状態の強誘電体薄膜上に積層し、その後にアニール工程
を行っても良い。
【００２５】次に、本実施例をＤＲＡＭのキャパシタに
適用した例を図５ないし図９に示す。Ｐ−型のシリコン
基板２００の表面には、選択酸化によって形成されたフ
ィールド酸化膜２０２が形成され、フィールド酸化膜２
０２によってメモリ素子の活性領域が画定されている。
活性領域内には、Ａｓ等のＮ型不純物の拡散領域である
ソース領域２０４及びドレイン領域２０６と、これらの
領域間にゲート絶縁膜２０８を介して形成されたゲート
２１０とから成るトランスファゲートトランジスタが設
けられ、これらの領域上には、ＣＶＤなどによってＳｉ
Ｏ2 等の絶縁層２１２が積層され、絶縁層２１２のソー
ス領域２０４上にはコンタクトホール２１４が形成され
ている。
適用した例を図５ないし図９に示す。Ｐ−型のシリコン
基板２００の表面には、選択酸化によって形成されたフ
ィールド酸化膜２０２が形成され、フィールド酸化膜２
０２によってメモリ素子の活性領域が画定されている。
活性領域内には、Ａｓ等のＮ型不純物の拡散領域である
ソース領域２０４及びドレイン領域２０６と、これらの
領域間にゲート絶縁膜２０８を介して形成されたゲート
２１０とから成るトランスファゲートトランジスタが設
けられ、これらの領域上には、ＣＶＤなどによってＳｉ
Ｏ2 等の絶縁層２１２が積層され、絶縁層２１２のソー
ス領域２０４上にはコンタクトホール２１４が形成され
ている。
【００２６】こうした状態から、図６に示すように、コ
ンタクトホール２１４を介してソース領域２０４上にパ
ターニングされたＰｔ層２１６が堆積され、メモリセル
・キャパシタの下部電極が形成される。この場合、Ｐｔ
層２１６は、チタンあるいはタングステンなどのバリア
層を介してソース領域２０４と接合されるようにしても
良い。
ンタクトホール２１４を介してソース領域２０４上にパ
ターニングされたＰｔ層２１６が堆積され、メモリセル
・キャパシタの下部電極が形成される。この場合、Ｐｔ
層２１６は、チタンあるいはタングステンなどのバリア
層を介してソース領域２０４と接合されるようにしても
良い。
【００２７】次に、シリコン基板（ウエハ）を約３００
度に保持し、レーザアブレーション、あるいはスパッタ
リングによりアモルファス状態のＢＳＴＯ薄膜２１８が
全面に付着され、その後、基板を約６２０度に保持し、
酸素雰囲気中でアニーリングがされる。上述したよう
に、ＢＳＴＯ薄膜２１８が所望の円形状の結晶粒構造に
形成された後、図７に示すように、下部電極層２１６の
露出部の全面を被覆するように、パターニングされる。
度に保持し、レーザアブレーション、あるいはスパッタ
リングによりアモルファス状態のＢＳＴＯ薄膜２１８が
全面に付着され、その後、基板を約６２０度に保持し、
酸素雰囲気中でアニーリングがされる。上述したよう
に、ＢＳＴＯ薄膜２１８が所望の円形状の結晶粒構造に
形成された後、図７に示すように、下部電極層２１６の
露出部の全面を被覆するように、パターニングされる。
【００２８】次に、Ｐｔ等の上部電極層２２０が全面に
付着され、次いで、図８に示すようにパターニングさ
れ、スタック構造のキャパシタが構成される。次に、基
板全面にＣＶＤ等によりＳｉＯ2 等の層間絶縁膜２２２
が堆積された後、プラズマエッチングによりドレイン領
域２０６に通じるコンタクトホール２２４が形成され
る。そして、コンタクトホール２２４を介してドレイン
領域２０６と接合されるＡｌ等の金属層２２６がＣＶＤ
により堆積され、ＤＲＡＭのビットラインが形成され
る。
付着され、次いで、図８に示すようにパターニングさ
れ、スタック構造のキャパシタが構成される。次に、基
板全面にＣＶＤ等によりＳｉＯ2 等の層間絶縁膜２２２
が堆積された後、プラズマエッチングによりドレイン領
域２０６に通じるコンタクトホール２２４が形成され
る。そして、コンタクトホール２２４を介してドレイン
領域２０６と接合されるＡｌ等の金属層２２６がＣＶＤ
により堆積され、ＤＲＡＭのビットラインが形成され
る。
【００２９】このように、本実施例に係る強誘電体薄膜
の製造方法をＤＲＡＭのキャパシタに適用することで、
高密度化によってキャパシタ空間が制限されたとしても
十分な電荷を保持することができ、同時に、こうした小
さなキャパシタ空間により必要な電気特性を満足できる
ということは、従来のような複雑化した三次元構造のキ
ャパシタを回避することができ、プレーナ形状の平坦な
集積度の優れた半導体デバイスを製造することができ、
ひいては、高いイールドを期待することができる。
の製造方法をＤＲＡＭのキャパシタに適用することで、
高密度化によってキャパシタ空間が制限されたとしても
十分な電荷を保持することができ、同時に、こうした小
さなキャパシタ空間により必要な電気特性を満足できる
ということは、従来のような複雑化した三次元構造のキ
ャパシタを回避することができ、プレーナ形状の平坦な
集積度の優れた半導体デバイスを製造することができ、
ひいては、高いイールドを期待することができる。
【００３０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、基板上にアモルファス状態の強誘電体薄膜を形成
し、次いで、これを酸素雰囲気下でアニールし、強誘電
体薄膜の結晶粒を制御するようにしたので、誘電率やリ
ーク電流などの電気特性を改善することができる。この
結果、優れた電気特性を持つキャパシタを半導体デバイ
ス内に製造することができる。
れば、基板上にアモルファス状態の強誘電体薄膜を形成
し、次いで、これを酸素雰囲気下でアニールし、強誘電
体薄膜の結晶粒を制御するようにしたので、誘電率やリ
ーク電流などの電気特性を改善することができる。この
結果、優れた電気特性を持つキャパシタを半導体デバイ
ス内に製造することができる。
【図１】本発明の実施例による強誘電体薄膜の形成工程
を示す図。
を示す図。
【図２】リーク電流特性を示す図。
【図３】誘電率特性を示す図。
【図４】ＴＥＭによりマイクロ撮影された結晶粒の構造
を示す図。
を示す図。
【図５】本発明の他の実施例に係る半導体記憶装置の製
造工程を示す図。
造工程を示す図。
【図６】本発明の他の実施例に係る半導体記憶装置の製
造工程を示す図。
造工程を示す図。
【図７】本発明の他の実施例に係る半導体記憶装置の製
造工程を示す図。
造工程を示す図。
【図８】本発明の他の実施例に係る半導体記憶装置の製
造工程を示す図。
造工程を示す図。
【図９】本発明の他の実施例に係る半導体記憶装置の製
造工程を示す図。
造工程を示す図。
１００ シリコン基板 １０２ Ｐｔ膜 １０４ ＢＳＴＯ薄膜 ２１６ 下部電極層 ２１８ 強誘電体薄膜 ２２０ 上部電極層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 米田 忠弘 茨城県つくば市御幸が丘17番地 テキサ ス・インスツルメンツ筑波研究開発センタ ー内 (72)発明者 朴 慶浩 茨城県つくば市御幸が丘17番地 テキサ ス・インスツルメンツ筑波研究開発センタ ー内 (72)発明者 西岡 泰城 茨城県つくば市御幸が丘17番地 テキサ ス・インスツルメンツ筑波研究開発センタ ー内
Claims (4)
- 【請求項１】 基板上に強誘電体薄膜を製造する方法で
あって、 上記基板を上記強誘電体薄膜の結晶温度以下の一定温度
に保持し、 上記強誘電体のアモルファス膜を上記基板上に付着し、 上記基板を上記結晶温度以上の一定温度に保持する工程
を有する強誘電体薄膜の製造方法。 - 【請求項２】 請求項第１項記載の強誘電体薄膜の製造
方法であって、シリコン基板上に金属膜を付着し、上記
基板を５００度以下の一定温度に保持し、ＳｒＴｉＯ3
または（Ｂａ、Ｓｒ）ＴｉＯ3 のアモルファス膜を上記
金属膜上に付着し、上記基板を６００度以上の一定温度
でアニールすることを特徴とする強誘電体薄膜の製造方
法。 - 【請求項３】 強誘電体薄膜からなるキャパシタを製造
する方法であって、 基板上に下部電極層を付着し、 上記基板を上記強誘電体薄膜の結晶温度以下の一定温度
に保持し、 上記強誘電体のアモルファス膜を上記下部電極層上に付
着し、 上記基板を上記結晶温度以上の一定温度に保持してアニ
ールし、 上記強誘電体薄膜上に上部電極層を付着する工程を有す
る上記製造方法。 - 【請求項４】 請求項第３項のキャパシタの製造方法に
おいて、上記キャパシタはダイナミックランダムアクセ
スメモリのメモリセル・キャパシタである上記製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5275639A JPH07176704A (ja) | 1993-11-04 | 1993-11-04 | 強誘電体薄膜の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5275639A JPH07176704A (ja) | 1993-11-04 | 1993-11-04 | 強誘電体薄膜の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176704A true JPH07176704A (ja) | 1995-07-14 |
Family
ID=17558269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5275639A Pending JPH07176704A (ja) | 1993-11-04 | 1993-11-04 | 強誘電体薄膜の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07176704A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323057B1 (en) | 1998-05-25 | 2001-11-27 | Nec Corporation | Method of producing a thin-film capacitor |
| US6352889B1 (en) | 1998-01-08 | 2002-03-05 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating capacitor and method for fabricating semiconductor device |
-
1993
- 1993-11-04 JP JP5275639A patent/JPH07176704A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6352889B1 (en) | 1998-01-08 | 2002-03-05 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating capacitor and method for fabricating semiconductor device |
| US6323057B1 (en) | 1998-05-25 | 2001-11-27 | Nec Corporation | Method of producing a thin-film capacitor |
| KR100325048B1 (ko) * | 1998-05-25 | 2002-03-04 | 가네꼬 히사시 | 박막 캐패시터 및 그 제조 방법 |
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