KR19990086490A - 트렌치 소자분리 방법 - Google Patents
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Abstract
간단한 공정을 이용하여 트렌치 에지부위의 활성영역의 노출을 방지하여 험프현상을 방지할 수 있는 트렌치 소자분리 방법에 대해 개시되어 있다. 이 트렌치 소자분리 방법은, 반도체기판 상에 트렌치에 매립될 물질과 비슷한 식각율을 갖는 물질로 이루어진 마스크층을 형성하는 단계와, 마스크층을 이용하여 상기 반도체기판에 트렌치를 형성하는 단계와, 트렌치의 내벽에 절연막을 형성하는 단계와, 결과물의 전면에, 소정의 절연물질을 증착하여 트렌치를 매립하는 단계, 및 마스크층 및 트렌치에 매립된 절연물질을 평탄화하는 단계를 구비하는 것을 특징으로 한다.
Description
본 발명은 반도체 장치의 소자분리 방법에 관한 것으로, 특히 트렌치 에지 부위의 활성영역이 노출되는 것을 방지하여 트랜지스터의 험프 현상을 개선한 트렌치 소자분리 방법에 관한 것이다.
반도체 장치의 소자간 분리방법은 국부적 산화방법(LOCal Oxidation of Silicon; 이하, LOCOS라 칭함)과 트렌치 소자분리(Trench isolation) 방법으로 크게 나눌 수 있다.
이 중, LOCOS 방법은 공정이 단순하고, 넓은 부위와 좁은 부위를 동시에 분리할 수 있다는 장점을 갖고 있지만, 측면산화에 의한 버즈 비크(bird's beak)가 형성되어 소자분리 영역의 폭이 넓어져서 소오스/드레인 영역의 유효면적을 감소시킨다. 또한, 필드 산화막 형성시 산화막의 가장자리에 열 팽창계수의 차이에 따른 응력이 집중됨으로써, 실리콘 기판에 결정 결함이 발생하여 누설전류가 많은 단점이 있다.
따라서, 실리콘 기판에 트렌치를 형성하고 그 내부를 산화물등 절연물질로 채움으로써, 같은 분리폭(isolation width)에서도 유효 분리길이를 길게 하여 상기한 LOCOS보다 작은 분리영역을 구현할 수 있는 트렌치 소자분리(Trench Isolation)가 필수적으로 요구되고 있다.
그러나, 트렌치 소자분리를 구현함에 있어서 가장 큰 문제점 중의 하나는, 트렌치의 측벽과 인접하는 채널 영역에 국부적으로 강한 전계가 형성되어 낮은 게이트 전압에서도 쉽게 반전(inversion)이 일어나 소오스/드레인 사이에 흐르는 전류가 증가하는 것이다. 특히, 고집적 반도체장치에서 쉘로우 트렌치 소자분리(Shallow Trench Isolation; 이하 STI라 칭함) 방법을 이용하는 경우에는, 트렌치의 에지(edge) 부분이 어떤 프로파일을 갖는가에 따라 소자의 전기적 특성이 결정된다고 해도 과언이 아니다.
도 1 및 도 2는 종래의 STI 방법에서 나타나는 문제점을 설명하기 위한 단면도로서, 참조부호 100은 활성(active) 영역을, 200은 필드(field) 영역인 STI 영역에 매립된 산화막을 각각 나타낸다. 그리고, "130"은 패드산화막, "140"은 마스크용 질화막, "150"은 트렌치의 내벽에 형성되는 열산화막을 각각 나타낸다.
도시된 바와 같이 활성영역의 에지가 노출되는 원인은 크게 두 가지로 볼 수 있다.
첫째는, 트렌치 매립 산화막(200)의 표면을 평탄화하기 위하여 활성영역에 형성된 마스크용 질화막을 스톱층으로 하여 화학적 물리적 폴리슁(Chemical Mechanical Polishing; CMP)을 진행한 후에, 트렌치 매립 산화막의표면이 활성영역의 패드산화막의 표면보다 위에 위치하게 된다. 따라서, 질화막 및 패드산화막에 대한 습식식각시 활성영역과 비활성영역의 경계부위가 먼저 식각되기 때문에 발생한다.
둘째는, 상기 트렌치에 매립된 산화막(200)은 통상 화학 기상 증착(Chemical Vapor Deposition; CVD) 방법으로 증착된 산화막으로서, 이러한 CVD 산화막은 산화막을 식각하기 위한 습식식각 공정에서 열산화막에 비해 식각율이 높다. 따라서, 트렌치 매립 후 필수적으로 이어지는 여러 가지 산화막 식각공정, 예를 들어 패드산화막 제거, 희생 산화막 제거 및 이온주입시 버퍼층으로 사용된 산화막 제거 등의 공정에서 과도하게 식각되어, 최종적으로 트렌치에 남아 있는 산화막(200)의 높이가 활성영역의 높이보다 낮아져 활성영역이 노출되는 현상(참조부호 "C")이 발생한다.
이러한 현상은, 후속 게이트 형성 공정에서 게이트 물질이 트렌치의 상부 코너부위를 감싸며 지나감으로써, 트렌치 코너의 전계(electric field)가 트렌치 센터의 전계보다 커지게 되어, 도 3에 도시된 바와 같이, 트랜지스터가 두 번 턴-온(turn on)되는 험프(hump) 현상 및 역 협폭 효과(inverse narrow width effect)를 유발하여 트랜지스터의 성능을 열화시키는 주요인이 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 활성영역의 에지가 드러나는 것을 방지하여 험프현상 및 소자의 특성열화를 방지할 수 있는 트렌치 소자분리 방법을 제공하는 것이다.
도 1 및 도 2는 종래의 STI 방법에서 나타나는 문제점을 설명하기 위한 단면도들이다.
도 3은 종래의 STI 방법에서 나타나는 험프(hump) 현상을 설명하기 위한 그래프이다.
도 4 내지 도 7은 본 발명의 제1 실시예에 의한 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 제2 실시예에 의한 트렌치 소자분리 방법을 나타내는 단면도이다.
도 9는 본 발명의 제3 실시예에 의한 트렌치 소자분리 방법을 설명하기 위한 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
10, 30.....반도체기판 12, 32.....마스크층
16, 36.....트렌치 내벽 산화막 18, 38.....트렌치 매립 산화막
34.....질화막(SiN)
상기 과제를 이루기 위하여 본 발명에 의한 트렌치 소자분리 방법은, 반도체기판 상에, 상기 트렌치에 매립될 물질과 비슷한 식각율을 갖는 물질로 이루어진 마스크층을 형성하는 단계와, 상기 마스크층을 이용하여 상기 반도체기판에 트렌치를 형성하는 단계와, 상기 트렌치의 내벽에 절연막을 형성하는 단계와, 결과물의 전면에, 소정의 절연물질을 증착하여 상기 트렌치를 매립하는 단계, 및 상기 마스크층 및 상기 트렌치에 매립된 절연물질을 평탄화하는 단계를 구비하는 것을 특징으로 한다.
상기 마스크층은 화학 기상 증착(CVD) 방법으로 증착된 산화막으로 형성하며, 상기 트렌치를 절연물질로 매립후 평탄화하기 전에, 상기 반도체기판을 고온에서 열처리함으로써 상기 절연물질을 치밀화하는 단계를 부가하는 것이 바람직하다.
그리고, 상기 마스크층 및 절연물질을 평탄화하는 단계는 화학적 물리적 폴리슁(CMP), 에치-백 및 CMP와 에치-백을 함께 사용하는 방법 중의 어느 하나로 진행하는 것이 바람직하다.
그리고, 상기 마스크층을 형성하는 단계 후 상기 마스크층 상에, 상기 마스크층에 대해 소정의 식각 공정에서 식각 선택비를 갖는 제1 물질층을 형성하는 단계를 더 구비할 수 있다. 이 때, 상기 제1 물질층은 실리콘질화막으로 형성한다.
상기 마스크층 및 절연물질을 평탄화하는 단계에서, 상기 제1 물질층을 스토퍼(stopper)로 이용하여 진행한다.
본 발명에 따르면, 트렌치를 형성하기 위한 마스크층과 상기 트렌치에 매립될 절연막을 비슷한 식각율을 갖는 물질로 형성함으로써, 트렌치 에지부위의 활성영역이 드러나는 것을 방지할 수 있다. 따라서, 험프현상 및 소자의 특성이 열화되는 것을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
도 4 내지 도 7은 본 발명의 제1 실시예에 의한 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 반도체기판(10) 상에, 후속 공정에서 트렌치 매립 산화막을 식각하기 위한 습식식각 공정에서 상기 트렌치 매립 산화막과 같거나 동일한 수준의 식각비를 갖는 물질, 예를 들어 CVD 산화막을 500 ∼ 3,000Å의 두께로 증착하여 트렌치 형성용 마스크층(12)을 형성한다.
다음에, 사진공정을 이용하여 상기 마스크층(12) 상에 비활성영역을 노출시키는 모양의 포토레지스트 패턴(도시되지 않음)을 형성한 후, 이 포토레지스트 패턴을 마스크로 사용하여 상기 마스크층(12)을 이방성 식각함으로써 반도체기판(10)의 비활성영역을 노출시킨다.
다음에, 상기 포토레지스트 패턴을 제거한 다음, 상기 마스크층(12)을 식각 마스크로 사용하여 노출된 반도체기판을 이방성 식각하여 1,000 ∼ 10,000Å 정도 깊이의 트렌치(14)를 형성한다. 이 때, 상기 포토레지스트 패턴을 제거하지 않은 상태에서 상기 포토레지스트 패턴을 식각 마스크로 사용하여 트렌치(14)를 형성할 수도 있다.
도 5를 참조하면, 트렌치가 형성된 상기 반도체기판에 대해 소정의 열산화 공정을 실시하여 상기 트렌치의 측벽에 100 ∼ 500Å 두께의 열산화막(16)을 형성한다. 이어서, 결과물의 전면에, 상기 마스크층(12)과 동일한 물질, 예를 들어 CVD 산화막(18)을 3,000 ∼ 15,000Å 정도의 두께로 증착하여 상기 트렌치가 매립되도록 한다. 상기 CVD 산화막(18)으로 트렌치를 매립한 후, 매립된 막질의 치밀화를 위하여 900 ∼ 1,150℃ 정도의 고온에서 열처리(annealing) 공정을 실시하는 것이 바람직하다.
도 6을 참조하면, 활성영역에 형성된 마스크층(12)과 트렌치에 매립된 CVD 산화막(18)에 대해 화학적 물리적 폴리슁(Chemical Mechanical Polishing; CMP), 에치-백(etch-back) 또는 CMP와 에치-백을 함께 사용하는 평탄화 공정을 실시함으로써, 상기 CVD 산화막의 표면을 평탄화한다. 이 때, 상기 마스크층(12)과 트렌치 매립 산화막(18)은 동일한 물질, 또는 동일한 수준의 식각율을 갖는 물질로 이루어져 있기 때문에, 활성영역과 비활성영역에 대한 상기 CMP 또는 에치백이 같은 비율로 이루어진다.
도 7을 참조하면, 상기 평탄화 공정후 활성영역과 비활성영역에 남아 있는 CVD 산화막을 습식식각 등의 방법으로 식각하여 활성영역의 표면이 노출되도록 하면, 단차가 없고 트렌치 에지부위의 활성영역이 드러나지 않는 양호한 프로파일의 소자분리막(20)을 형성할 수 있다.
도 8 및 도 9는 본 발명의 제2 실시예에 의한 트렌치 소자분리 방법을 나타내는 단면도이다.
도 8을 참조하면, 마스크층으로 사용된 CVD 산화막(32) 위에 500 ∼ 2,500Å 정도 두께의 질화막(34)을 형성한 후 제1 실시예와 동일한 방법으로 사진식각 공정, 트렌치 형성공정, 트렌치 측벽 산화막 형성공정 및 CVD 산화막 증착공정을 진행한다.
다음에, 상기 질화막을 스토퍼(stopper)로 이용하여 상기 CVD 산화막(38)의 표면을 평탄화한다.
이렇게 마스크층(32) 위에 질화막(34)을 형성하면, 상기 마스크층(32) 및 트렌치 매립 산화막(38)에 대한 평탄화 공정시 상기 질화막(34)을 스토퍼(stopper)로 사용하여 평탄화공정을 용이하게 진행할 수 있다.
도 9를 참조하면, 상기 마스크층(32)과 동일한 높이(실선으로 표시됨) 또는 그보다 낮은 높이(점선으로 표시됨)가 되도록 상기 CVD 산화막(38)을 습식식각한 다음, 상기 질화막을 제거한다. 이후의 공정은 제1 실시예의 경우와 동일하게 진행한다.
도 8 및 도 9에서 미설명된 도면 참조번호 "30"은 반도체기판을, "36"은 트렌치의 내벽에 형성된 열산화막을 각각 나타내며, 상기 열산화막(36)의 형성방법을 제1 실시예 및 통상의 방법과 동일하다.
이상 본 발명을 상세히 설명하였으나 본 발명은 상기 실시예에 한정되지 않으며, 본 발명이 속하는 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.
상술한 본 발명에 의한 트렌치 소자분리 방법에 따르면, 트렌치를 형성하기 위한 마스크층으로 상기 트렌치에 매립될 절연막과 비슷한 식각율을 갖는 물질을 사용함으로써, 종래와 같이 트렌치 매립 절연막의 식각이 빠르게 진행되어 트렌치 에지부위의 활성영역이 드러나는 것을 방지할 수 있다. 따라서, 험프현상 및 소자의 특성이 열화되는 것을 방지할 수 있다.
Claims (7)
- 트렌치 소자분리 방법에 있어서,반도체기판 상에, 상기 트렌치에 매립될 물질과 비슷한 식각율을 갖는 물질로 이루어진 마스크층을 형성하는 단계;상기 마스크층을 이용하여 상기 반도체기판에 트렌치를 형성하는 단계;상기 트렌치의 내벽에 절연막을 형성하는 단계;결과물의 전면에, 소정의 절연물질을 증착하여 상기 트렌치를 매립하는 단계; 및상기 마스크층 및 상기 트렌치에 매립된 절연물질을 평탄화하는 단계를 구비하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서, 상기 마스크층은,화학 기상 증착(CVD) 방법으로 증착된 산화막인 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서, 상기 트렌치를 절연물질로 매립후, 평탄화하기 전에,상기 반도체기판을 고온에서 열처리함으로써 상기 절연물질을 치밀화하는 단계를 부가하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서, 상기 마스크층 및 절연물질을 평탄화하는 단계는,화학적 물리적 폴리슁(CMP), 에치-백 및 CMP와 에치-백을 함께 사용하는 방법 중의 어느 하나로 진행하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서, 상기 마스크층을 형성하는 단계 후에,상기 마스크층 상에, 상기 마스크층에 대해 소정의 식각 공정에서 식각 선택비를 갖는 제1 물질층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제5항에 있어서, 상기 제1 물질층은 실리콘질화막으로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항 및 제5항에 있어서, 상기 마스크층 및 절연물질을 평탄화하는 단계에서,상기 제1 물질층을 스토퍼(stopper)로 이용하여 진행하는 것을 특징으로 하는 트렌치 소자분리 방법.
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1998
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