KR19990077268A - 에스디에이치 또는 소넷 신호용 디지탈 교차-접속 및 추가/탈락다중화 장치 - Google Patents

에스디에이치 또는 소넷 신호용 디지탈 교차-접속 및 추가/탈락다중화 장치 Download PDF

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Abstract

예를 들어, SONET/SDH 표준에 따라 신호를 전송하는 통신 네트워크에서, 병렬 처리 모듈(9-T, 9-R)을 포함하는 상호접속 노드 장치가 제공된다. 제 1 및 제 2 인터페이스를 갖는 다수의 처리 모듈은 지류 신호를 재배열/삽입/추출하며, 구성가능한 다중화/역다중화 수단은 임의로 사전선택된 지류 신호의 임의 부분을 액세스하도록 각 처리 모듈을 인에이블시킨다. SONET/SDH 시스템에서, SONET/SDH 프레임들간의 신호는 입력 라인(20)과 출력 라인(26)상에 재배열되며(=디지탈 교차-접속), 또는 지류 신호는 프레임과 로컬 라인(16-i-T, 16-i-R)간에 전송된다(=추가/탈락 기능). 본 발명은 처리 모듈로 하여금 상기 프레임내의 임의의 지류 신호를 액세스할 수 있게 하여, 프레임을 완전히 역다중화 또는 분해하지 않고 디지탈 교차-접속 및 추가/탈락 동작을 가능하게 하는 구성가능한 다중화/역다중화 수단(22-i, 24-i, 28-i, 30-i)을 제공한다. 바람직한 실시예에서, 구성가능한 다중화/역다중화 수단은 모든 처리 모듈(9-T, 9-R)에 접속된 파이프라인 배열(22-i, 24-i)을 포함한다.

Description

에스디에이치 또는 소넷 신호용 디지탈 교차-접속 및 추가/탈락 다중화 장치
미국립 표준국(American National Standards Institute;ANSI)은 최근 고속 피다중 디지탈 데이터 전송에 대해 새로운 기본적 표준을 확립하였다. 이것이 바로 "동기식 광 네트워크(synchronous optical network;SONET)" 표준이며, 이후 SONET(SONET)으로 지칭한다. 이 SONET 표준은 광 섬유 네트워크를 통한 피다중 디지탈 전송에 대해 광 인터페이스, 데이터 속도, 동작 절차 및 프레임 구조를 지정한다.
국제 전기통신 연합(International Telecommunication Union;ITU)은 SONET의 인터페이스 원리를 채택하여 고속 디지탈 데이터 선송에 대해 새로운 전역적 전송 표준을 권고하였다. 이 표준이 바로 "동기식 디지탈 계층(synchronous digital hierarchy;SDH)"이다.
"디지탈 전송 시스템의 일반적 측면"에 대한 에스디에이치(SDH) 표준을 위해 ITU 표준안 G.707(동기식 디지탈 계층 비트 속도), G.708(동기식 디지탈 계층용 네트워크 노드 인터페이스), G.709(동기식 다중화 구조), G.782(동기식 디지탈 계층(SDH) 장치의 유형 및 일반적 특성), 및 G.783(동기식 디지탈 계층(SDH) 장치 기능 블록의 특성)이 참조되었으며, 이들 모두는 1993년 3월에 발표되었다.
SDH 표준은 제조자가 a) 전세계에 건설된 모든 전기통신 네트워크에서 그 표준에 대해 상호교환가능하게 되고, b) 역호환가능한, 즉, 북미, 유럽 및 일본에서 사용되는 구식 전기통신 포맷으로 된 데이터와 함께 사용될 수 있는 전기통신 장치를 개발할 수 있도록 설계되었다.
이것은 소위 "컨테이너(Containers;C)" 및 "가상 컨테이너(Vitual Containers;VC)"의 계층에 의해 성취된다(도 1 참조). 이들 컨테이너, 예를 들면, C-4, C-3, C-12 등은 지정 전송 속도로 데이터 트래픽을 수용하도록 설계된 정보 구조이다. C-4 컨테이너는 최고 139 264 kbits/s의 기본 속도로 트래픽을 전송하고, C-3은 최고 44 736 또는 34 368 kbits/s 등의 속도로 트래픽을 전송한다. 컨테이너는 데이터 트래픽에 "경로 오버헤드(Path Overhead;POH)" 정보를 추가함으로써 가상 컨테이너로 변환된다. 다중화, 매핑 또는 정렬로서 정의되는 절차에 의해, SDH의 구성요소인 데이터 구조가 생성된다. 이들 데이터 구조는 "관리 유닛 그룹(Adiministrative Unit Groups;AUG)" 및 "동기식 이동 포트(Synchronous Transport Module;STM)"로 명명된다. STM의 라벨은 STM이 운반하는 AUG의 수로 정의되는데, 예를 들어, STM-4는 4개의 AUG를 포함한다. AUG는 유형 4의 하나의 "관리 유닛(Administration Unit;AU)" 또는 3개의 AU-3를 포함한다. 가장 간단한 경우를 참조하면, 하나의 AU-4는 하나의 C-4 신호를 포함하고, 하나의 AU-3은 하나의 C-3 신호를 포함한다.
SDH/SONET 데이터 프레임들, 즉, STM-N 신호들은 125㎳ 길이이다. 각 프레임으로 전송되는 데이터의 양은 신호의 계층 레벨 N에 의존한다. 계층 레벨이 높을수록 대략 155 Mbit/s의 기본 STM-1 레벨보다 더욱 높은 데이터 속도로 전송된다. (정확한 전송 속도는 155.52 Mbit/s이다. 그러나, 이하 본 명세서에서 전송 속도는 흔히 그들의 근사값으로 표시된다. 이것은, 특히, 정확한 데이터 전송 속도가 오버헤드 데이터 트래픽 및 유휴 셀 스터핑(idle cell stuffing)에 의해 왜곡되기 때문이다.) 정수 N은 데이터가 STM-1 레벨에서보다 몇배 더 빠르게 전송되는가를 표시한다. 예를 들어, STM-4는 622 Mbit/s의 데이터 전송 속도를 표시하며, 따라서, 각 데이터 프레임은 STM-1 프레임이 포함하는 바이트의 4배의 바이트를 포함한다. 현재 정의된 최고 레벨은 9.95 Gb/s의 데이터 속도를 갖는 STM-64이다. STM-N 신호의 각 부분은 STM-1 신호의 대응하는 부분과 동시에 전파되지만, STM-1의 바이트 수에 N배가 되는 바이트를 포함할 것이 명백하다.
도 2에 도시된 바와 같이, STM-1 신호는 155.52 Mbit/s의 SONET/SDH 데이터 속도에 대응하는 행당 270 바이트를 갖는 9×9의 정보 직사각형(an information rectangle)을 포함한다. 처음 9 바이트/행은 "섹션 오버헤드(Section Overhead;SOH)"를 나타내며, 이후 SOH라고 칭한다. 나머지 261 바이트/행은 VC를 위해 예약되며, 도 1에서 이것은 VC-4이다. VC-4 컨테이너의 첫 번째 열은 "경로 오버헤드(Path Overhead;POH)"로 이루어진다. 나머지는 페이로드(a payload)(C-4 신호)에 의해 점유된다. 단일의 전송 채널에 대응하는 대역폭을 제공하기 위해 다수의 VC들이 연쇄될 수 있다. 예를 들어, 대략 600 Mbit/s를 갖는 단일 데이터 채널을 형성하도록 STM-4 신호내에 4개의 VC-4가 연쇄될 수 있는데, 이 경우, 4개의 VC는 표준 용어로 VC-4-4c로 언급되며, 신호는 STM-4c로서 언급된다.
이러한 SDH 표준의 유연성은 부분적으로는 포인터 개념에 기인한다. SDH에서, 프레임들은 동기화되지만, 그들내의 VC들은 프레임에 고정되지 않는다. 따라서, SDH 신호의 개개의 컨테이너는 프레임 정렬되거나 서로간에 동기화될 필요가 없다. "포인터(pointer)"는 SDH 프레임내에 앞서 언급된 POH의 위치, 즉, 가상 컨테이너의 개시 위치를 표시하는 섹션 오버헤드에 제공된다. 따라서, POH는 프레임내의 임의의 위치에 유연하게 위치될 수 있다. 정보를 고속 SDH 프레임으로 다중화하는 것은 구식 데이터 표준에서보다 더 간단하게 되며, SDH에서 고가의 동기화 버퍼가 불필요하게 된다. 마찬가지로, 저속 신호가 전체 신호 계층을 역다중화할 필요없이 고속 SDH 신호로부터 추출되고 SDH 신호에 삽입될 수 있다. 이들 포인터는 섹션 오버헤드의 네 번째 행에 저장된다.
섹션 오버헤드는 다음과 같이 더욱 세분된다.
Ⅰ. "재발생기 섹션 오버헤드(Regenerator Section Overhead;RSOH)". 이것은 SONET/SDH 신호가 횡단하는 경로를 따라 위치한 중계국에 의해 사용되는 정보 바이트를 포함한다. 이 재발생기 섹션 오버헤드는 섹션 오버헤드의 1∼3행을 점유한다.
Ⅱ. "다중화기 섹션 오버헤드(Multiplexer Section Overhead;MSOH)". 이것은 SONET/SDH 신호 경로를 따라 위치한 다중화기에 의해 사용되는 정보 바이트를 포함한다. 다중화기 섹션 오버헤드는 섹션 오버헤드의 5∼9 행을 점유한다. 이들 섹션은 전송 처리중 상이한 단계들에서 조립되고 분해된다. 도 2는 이러한 MSOH를 분해하여 도시하고 있다.
SONET 시스템에서는, 51.84 Mbit/s의 기저 신호가 사용된다. 이 기저 신호는 동기식 이동 신호 레벨 1(이후 STS-1이라고 칭함)이라고 부른다. 이것은 행당 90 바이트를 갖는 9×9의 정보 직사각형을 갖는다. 처음 3 바이트/행은 섹션 오버헤드이고, 나머지 87 바이트/행은 "동기식 페이로드 엔벨로프(Synchronous Payload Envelope;SPE)"이다. 이들 SPE중 3개는 하나의 가상 컨테이너-4에 정확히 일치한다. 따라서, STS-1 신호 포맷의 신호들은 STM-1 프레임에 매핑될 수 있다. 또한, 프레임 정렬된 STS-1 또는 STM-1 신호들은 고속 STM-N 프레임들로 다중화될 수 있다.
통상, 새로운 고속 데이터 프레임으로 다른 저속 데이터 신호와 함께 결합된 어떤 저속 신호를 "지류(tributary)" 신호라고 칭한다. 예를 들어, 앞서의 문단에서, 하나의 STM-1 신호로 결합된 3개의 STS-1 신호들은 지류 신호가 된다.
디지탈 교차-접속(Digital Cross-Connect;DCC) 기능은 고속 신호내에서 저속 신호들 또는 지류 신호들의 시간적(직렬 고속 신호인 경우) 또는 공간적(역다중화된 고속 신호의 경우) 순서를 재배열하는 가능성을 제공한다.
추가/탈락 기능은 고속 신호로부터 하나 이상의 지류 신호들을 추출 및/또는 대체할 수 있게 한다. 이것은 또한 탈락/삽입 기능으로도 알려져 있다.
SONET의 고속 디지탈 신호를 교차-접속시키 위한 블록화되지 않고 모듈화된 확장가능한 시스템이, 예로서, 미국 특허 US-A 4 967 405 및 5 040 170에 개시되어 있다. 이 공지된 시스템은 SONET 버스 인터페이스, 즉, 공간, 시간 및 위상면에서 가상 지류 페이로드를 교차-접속하여 새로운 SONET 포맷의 신호를 생성하는 가상 지류 교차-접속 모듈을 포함한다.
SDH 신호용 DCC에 대한 다른 접근방법이 초고급 개념에 대한 것이기는 하지만 유럽 특허 출원 EP-A 0 552 694에 개시되어 있다.
이들 공지된 방법에 모두 공통적인 것은 입력되는 고속 데이터 신호가 바람직한 신호 계층으로 역다중화되고, 처리(즉, 오버헤드 정보의 디스크램블링(descrambled), 분리(stripped) 등)되며, 처리 후, 이 입력 신호를 임의의 출력 라인으로 재경로배정하는 (블록화되지 않은) 스위칭 네트워크에 의해 수신된다는 것이다. 이들 출력 신호는 필수적으로 역처리되어 새로운 출력 고속 신호로 다중화된다. 즉, 조립해체(수신 처리)와 조립(송신 처리)간에, 지류 신호들을 재배열하는데 사용되는 메쉬(mesh) 또는 스위칭 네트워크가 놓여진다.
발명의 목적
본 발명의 목적은, 고속 신호로 전송되는 지류 신호를 하나의 칩상에 결합된 복수의 처리 모듈로 이루어진 블록에 의해 효율적으로 처리할 수 있게 하는, SONET/SDH 상호접속 시스템용 구조(a structure)를 제공하는 것이다. 본 발명의 다른 목적은 이와 같은 복수 모듈 배열에서 유연한 방식으로 교차-접속 및 추가/탈락 기능을 허용하는 SONET/SDH 신호 처리 구조를 제공하는 것이다. 본 발명의 또 다른 목적은 프레임을 전혀 역다중화하거나 또는 분해할 필요없이 상기한 교차-접속 및 추가/탈락 기능을 가능하게 하는 것이다.
발명의 개요
본 발명의 목적은 첨부된 청구항들에 의해 개시되는 시스템에 의해 성취된다. 본 발명에 따른 새로운 교차-접속 시스템은 그의 기본적 변형예에서, 구성가능한 다중화기/역다중화기(MUX/DEMUX)와 관련하여, 고속 신호의 일부, 예를 들면, 계층적으로 순서화된 신호 포맷으로 된 하나의 지류 신호 또는 기저 신호(예를 들어, SDH에 대한 STM-1 신호)를 처리할 수 있는 다수의 유사한 데이터 처리 모듈들의 본질적인 병렬 배열로서 특징지워질 수 있다. MUX/DEMUX는, 예를 들면, 입력되는 고속 신호의 사전선택된 부분을 각각의 모듈들로 경로배정하거나 그 역으로 경로배정하도록 프로그램될 수 있다.
제어가능한 MUX/DEMUX 시스템 설계는 원칙적으로 당분야에 숙련된 자에게는 그다지 어려운 일이 아니다. 그러나, 이러한 MUX/DEMUX 시스템은, 예를 들면, SONET/SDH 신호와 같이 복잡하고 상호관련된 구조를 갖는 신호에 기초한 데이터 통신에는 적용되지 않았다. 이들 신호는 "비정질(amorphous)"의 비트 또는 바이트 스트링으로 나타나는 것이 아니라, 페이로드처럼 다른 포맷된 데이터 신호를 포함하고, 전체 프레임 또는 적어도 그의 전체 페이로드를 망라하는 체크 또는 제어 바이트를 갖는 프레임으로서 구성된다. 그러므로, 이러한 환경하에서 적절한 MUX/DEMUX를 설계하는 외관상 사소한 목적은 매우 복잡한 작업이 되며, 공지된 해결책들이, 고속 신호가 하위 계층 신호들 또는 지류 신호들(앞서 설명됨)로 이미 분해된 단계에서 후속하는 교차-접속에 의해 고정된 불변의 방법으로 다중화가 수행되는 기법에 의존하게 될 것임은 분명하다.
따라서, MUX/DEMUX는 데이터 처리 모듈과 관련하여 파악되어야 하며, 이들 데이터 처리 모듈 각각은, 단지 외부적으로 제공된 구성 데이터에 따라 나머지 처리 모듈로부터 사실상 독립적으로 동작할 수 있다. 이와 같은 SONET/SDH 트래픽용 데이터 모듈들이 1995년 4월 15일자로 출원되고 본 발명의 양수인에게 양도된 국제 출원 PCT/EP95/01426에 개시되어 있다.
본 발명의 일실시예에서, MUX/DEMUX는 적어도 두 개의 상이한 단계들을 포함하며, 각 단계는 다음 하위 신호 계층(예를 들면, 데이터 전송 속도에 의해 특징지워짐)을 나타낸다. 단일 단계로 전송 속도를 데이터 처리 모듈의 "기본" 속도 아래로 감소시키는 일단계 MUX/DEMUX를 구성하는 것이 원칙적으로 가능하지만, 고속 구성요소의 비용 및 유용성이 선형적으로 비례하지 않으므로, 이것은 바람직하지 않다. 개시된 다단계 구성의 경우, 대부분의 장치가 저속 환경에서 동작한다.
바람직한 실시예에서, MUX/DEMUX 시스템은 계속되는 단계의 각 모듈들 또는 각 MUX/DEMUX에 사전선택된 데이터를 제공하는 종속접속된 파이프라인을 포함한다.
본 발명의 특징을 고려한 이들 특징 및 다른 신규의 특징들은 첨부된 청구항에 개시된다. 그러나, 본 발명 자체는 물론, 최선 사용 모드 및 그의 또 다른 목적 및 장점은 첨부된 도면을 참조한 후속하는 예시적인 실시예의 상세한 설명을 참조함으로써 가장 잘 이해될 것이다.
본 발명은 소넷(SONET) 및/또는 에스디에이치(SDH) 호환 신호 상호접속 장치에 디지탈 교차접속 및 추가/탈락 기능성을 제공하기 위한 다중화 장치에 관한 것이다. 구체적으로, 본 발명은 고속 신호의 성분이거나 저속 라인(로컬 포트)상에서 종단될 수도 있는 저속 신호(지류)들을 교차접속할 수 있는, 블록화되지 않고 모듈화된 확장가능한 디지탈 상호접속 시스템에 관한 것이다. 더욱 구체적으로, 본 발명은 병렬 배열된 유사한 모듈들을 이용하는 SONET/SDH 상호접속 회로용 다중화 장치에 관한 것으로, 모듈의 수는 제공된 SONET/SDH의 전송 속도에 의존한다.
도 1은 STM-N 신호에 이르는 SDH 신호 계층의 개관을 도시한 도면이다.
도 2는 표준안에 따른 VC-4 컨테이너를 갖는 STM-1 신호를 도시한 도면이다.
도 3a, 3b는 각기 SONET/SDH 데이터 트래픽용 기본 모듈의 송신(Tx) 및 수신(Rx) 버전을 도시한 도면이다.
도 4는 복수 모듈 칩을 갖는 구성가능한 임의-액세스 역다중화기의 동작 원리를 나타내는 도면이다.
도 5는 복수 모듈 칩의 송신부 및 수신부를 갖는 구성가능한 다중화기/역다중화기에 대한 파이프라인 해법의 블록도이다.
도 6은 하나의 복수 모듈 칩의 송신부에 대한 구성가능한 임의-액세스 다중화기의 세부를 도시한 도면이다.
도 7은 본 발명에 따른, 복수 모듈 칩의 그룹에 대한 구성가능한 역다중화기 구조(라인 인터페이스 매크로)의 블록도이다.
도 8은 구성가능한 다중화기/역다중화기 단계를 갖는 복수 모듈 칩상의 모듈을 위한 디지탈 교차-접속형 상호접속 기법을 나타낸 도면이다.
도 9는 구성가능한 임의-액세스 다중화기/역다중화기를 갖는 복수 모듈 칩상의 모듈들에 대한 부분적 디지탈 교차-접속 및 부분적 추가-탈락 상호접속 기법을 도시한 도면이다.
구성가능한 다중화/역다중화 섹션을 설명하기 전에, 본 실시예에서 사용되는 데이터 처리 모듈이 간략하게 설명된다.
도 3a 및 3b에 도시된 모듈은 도면상에 다양한 기능 블록으로 도시된 기본적 부속기능을 갖는다. "프레임 묘사(frame delineation)" 기능부는 Rx(수신) 모듈에 대해서만 요구된다. Tx(송신) 및 Rx(수신) 모듈의 다른 부속기능 블록은 서로 동일하다. 또한, SONET/SDH 표준에 따라 도 3a 및 3b에 도시된 블록들에 의해 수행되는 세부내용들은 ITU 표준 권고안(G 시리즈)에서 찾아볼 수 있다. 이들 권고안은 관련된 기술 분야에 활동적으로 종사하는 모든 사람에게 공지되어 있으며, 공공연히 이용가능하다. 본 발명에서 특히 관심있는 부분은 G.707 및 G.782(앞서 이미 언급되었음)이다. 이들 표준안에 개시된 기능 및 기본적인 부속기능들은 도 3a 및 3b에 도시된 기능 블록들에 의해 수행되며, 모든 SONET/SDH 프로세서 시스템에 공통이다. 따라서, 이들 특징의 자세한 설명은 생략되며, 배열된 단일 모듈들간의 (수평적) 정보 교환을 설명하는데 도움이 될 것으로 여겨지는 특징들에 대해서만 설명된다.
ATM 신호 처리를 위해 인터페이스 T0/R0 및 T1/R1이 제공되며, 본 명세서에서는 더 이상 관심대상이 아니다. 인터페이스 T2(R2) 및 T3(R3)는 모듈의 제각기 수집되어 계산된 B3항을 하나의 모듈로부터 인접하는 모듈로 전송하는데 사용된다. 이들 인터페이스는 스위칭 로직 1(3)에 접속되며, 스위칭 로직 1(3)은 독립 모드에서 B3 계산부의 출력을 POH 삽입부로 전송(Tx 모듈의 경우)하거나 POH 추출/B3 검증부로 전송(Rx 모듈의 경우)한다. 다수의 모듈이 상호접속되어 배열된 경우에, a) 첫 번째 모듈에서 스위칭 로직은 B3 계산의 출력이 배열내의 다음 모듈로 인터페이스 T2(R2)를 통해 전달되도록 스위칭되고, b) 중간 모듈에서 스위칭 로직은 내부 B3 계산부의 출력인 제 1 오퍼랜드(operand)와 인터페이스 T3(R3)를 통해 수신된 입력인 제 2 오퍼랜드에 대해 XOR 연산을 수행하며, 이 XOR 연산의 결과가 인터페이스 T2(R2)를 통해 전달되도록 스위칭되며, c) 마지막 모듈에서 스위칭 로직은 동일한 XOR 연산을 수행하지만 그 결과를 제각기 POH 삽입부로 전송하거나 POH 추출/B3 검증부로 전송하도록 스위칭된다.
마찬가지로, 인터페이스 T4(R4) 및 T5(R5)는 개별적으로 수집되어 계산된 B1항을 하나의 모듈로부터 인접한 모듈로 전송하는데 사용된다. 이들 인터페이스는 스위칭 로직 2(4)에 접속된다.
SONET/SDH 호환 프레임 동기화된 스크램블링부에 대해, 구성가능한 의사 임의 수(pseudo random number;PN) 시퀀스 발생기가 제공된다. 이것은 하나의 PN 시퀀스, 예를 들면, SONET/SDH 표준에 정의된 스크램블링 시퀀스의 서브셋을 서로 독립적으로 발생할 수 있게 하는 스크램블링부의 중요한 특징이다. 따라서, 독립 모드의 경우에는 완전 PN 시퀀스가 발생되고, 그렇지 않고 다수 모듈의 배열인 경우에는 적절한 PN 시퀀스 서브셋이 발생되도록 모듈의 프레임 스크램블링부를 구성할 수 있다. 따라서, 구체적으로, 4개의 모듈이 결합된 STM-4의 경우에는 각 모듈의 프레임 스크램블링부는 PN 시퀀스의 모든 네 번째 바이트를 발생한다. 결과적으로, 모든 네 개 모듈의 출력의 바이트-인터리브식 다중화를 수행할 때 완전히 스크램블링된 SDH 신호 프레임이 획득될 수 있다. 이 결과는 배열의 단일 모듈들간에 레지스터 내용을 교환할 필요없이 성취된다는 사실에 주목해야 한다. 따라서, 이 스크램블링부에는 다른 모듈로의 인터페이스가 제공되지 않는다.
필요한 인터페이스를 지원하기 위한 내부 모듈 기능들의 적절한 스위칭 수단이 모듈의 부가적인 특징으로서 파악된다. 따라서, 이들 모듈의 레지스터들은 자신 이외에 다른 Rx 또는 Tx로부터의 입력을 수용할 수 있다. 이러한 확장으로, 기본 모듈이 원하는대로 구성될 수 있다.
다른 특징은 모듈들간에 시스템 클럭 및 프레임 동기화 신호를 교환하기 위한 동기화 포트 T6, R6이다. 이 동기화 포트는 다수의 동작 모드들간에 선택할 수 있게 하는데, Tx 모듈 및 SONET/SDH 라인이 이용가능한 경우, 클럭 추출 회로는 비트 클럭, 바이트 클럭 및 프레임 동기 신호를 제공한다. 그리고 나서, 이들 신호는 모든 장착된 Rx 모듈 및 그의 구성요소들에 분배된다. 클럭 추출 회로는 광-전기 신호 변환기와 수신기 사이에 위치된다. 다양한 클럭 신호들, 특히, 중요한 프레임 동기 신호는 각 모듈에 평행하게, 즉, 동시에 분배되거나 배열의 한 모듈을 통해 깔데기처럼 흘려진 후, 동기화 포트를 통해 평행한 방식(점 대 복수점 방식)으로 또는 종속접속된 방식(인접한 모듈간에 점 대 점 전송 방식)에 의해 다른 모듈로 전송될 수 있다.
이러한 모든 부가의 특징들의 조합은 모듈들이 단독으로 또는 유사한 모듈 조립체의 일부로서 기능할 수 있게 한다. 모듈 자체는 표준 호환을 유지하지만, 다른 유사한 모듈들과 함께 "협동하는(team-working)" 능력이 제공되었다.
앞서의 문단들에서 소개된 모듈은 일반적인 것으로, 임의의 표준화된 SONET/SDH 신호 레벨에서 임의의 SONET/SDH 프로세서를 설계하는데 사용될 수 있다. 클럭 속도(시스템 클럭)가 모든 레벨에 대해 동일하게, 즉, 모든 STM-64 신호들에 대해 19.44㎒로 유지된다는 것은 중요한 장점이다.
SONET/SDH 신호(예를 들어, STM-1)를 모듈의 안팍으로 전송하는, Tx 모듈 9-T의 신호 출력(5) 및 Rx 모듈 9-R의 신호 입력(6)은 또한 이하에서 "외부(모듈) 인터페이스"로서 표시된다. 지류 신호(예를 들어, 155 ATM UN)를 이들 모듈의 안팍으로 전송하며 로컬 포트에 접속될 수 있는, Tx 모듈의 신호 입력(7) 및 Rx 모듈의 신호 출력(8)은 이하에서 "내부(모듈) 인터페이스"로서 표시된다.
그러나, 본 발명의 기본은 이하에서 그 예가 설명되는 구성가능한 다중화기/역다중화기이다.
이들 실시예에서, 앞서 설명된 4개의 일반 모듈들은 하나의 칩 다이(die)로 함께 주조되었으며, STM-4 칩으로서 표시된다. 이들 STM-4 칩 4개가 병렬 동작하여 STM-16 신호를 처리한다. 임의 액세스(또는 구성가능한) 다중화기/역다중화기를 포함하여, 기본 배열이 도 4에 도시된다. 4개의 STM-4 칩들(10-1,…10-4)의 각각은 4개의 외부 인터페이스(12-1,…12-4)를 통해 MUX/DEMUX 유닛(14)에 접속된다. 이들 각 외부 인터페이스는 제각기의 칩상의 기본 모듈들(9)중 하나(또는 Tx/Rx 쌍)와 결합된다. 네트워크 라인상으로 전송된 SONET/SDH 신호는 MUX/DEMUX 유닛의 안팍으로 전송된다. 각 STM-4 칩의 4개의 내부 인터페이스(16-1,…16-4)는 SONET/SDH 프레임으로부터 추출되거나 SONET/SDH 프레임으로 삽입될 데이터(신호)를 전송한다. 내부 인터페이스의 상호접속에 따라, 디지탈 교차-접속 또는 로컬 추가/탈락 기능이 제공된다(이후 도 8 및 9를 참조하여 도시됨). MUX/DEMUX 유닛(14)의 동작은 입력(18)상으로 제공되는 구성 정보에 의해 제어될 수 있다.
이 MUX/DEMUX 유닛(14)의 중요한 특징은 그의 구성가능성(configurability) 또는 각 칩의 제각기의 모듈들과 STM-16 프레임들간에 임의 액세스 전송을 제공할 수 있는 능력이다. 다중화기 및 역다중화기는 요구된 임의 액세스 기능을 성취하기 위해 구성가능한 유닛으로 하드와이어링되거나 테이블 조사 메카니즘으로 제어되는 n:1(1:n) 크로스바 스위치일 수 있다.
그러나, 다중화기 및 역다중화기를 위한 다른 바람직한 해법은, 지류 신호들이 개개의 외부 인터페이스(12-i)를 통해 임의로(그러나 사전결정된 선택에 따름) 전송될 수 있도록 각 STM-16 프레임의 신호들이 순차적으로 모든 외부 칩 인터페이스를 통과하는 파이프라인 배열이다.
이러한 파이프라인 다중화기 및 역다중화기의 파이프라인 배열이 STM-4 칩들의 그룹과 관련하여 도 5에 도시된다. 각 칩은 송신 및 수신부를 가짐에 주목해야 하는데, 각 칩상에는 실제로 8개의 기본 모듈, 즉, 도 3a에 도시된 바와 같은 4개의 송신 모듈 9-T 및 도 3b에 도시된 바와 같은 4개의 수신 모듈 9-R이 제공된다. 각 STM-4 칩의 수신부 및 송신부에 대해, 파이프라인 블록, 즉, 등록 및 다중화/역다중화 회로가 제공되며, 다음과 같이 배열된다. 즉, 라인(20)상에서 이용가능한 SDH Rx(수신) 신호가 첫 번째 칩의 파이프라인 블록(22-1)으로 전송된 후, 다른 칩의 파이프라인 블록으로 전송되고, 마지막으로 네 번째 칩의 파이프라인 블록(22-4)으로 전송된다. 따라서, 이들 인터페이스가 파이프라인 블록에 접속됨에 따라, 이들 신호는 모든 네 개 칩들의 모든 외부 수신 인터페이스(12-i-R)를 순차적으로 전송한다.
마찬가지로, 4개의 송신 파이프라인 블록(24-1,…24-4)이 칩의 외부 송신 인터페이스(12-i-T)에 접속되고, 칩으로부터의 송신 신호가 임의(그러나 사전선택된) 순차로 전송 데이터(신호) 스트림내에 삽입되어 결과적으로 SDH Tx(송신) 라인(26)상에서 이용가능하도록 직렬로 상호접속된다.
임의 액세스 기능성, 즉, 다중화기/역다중화기 배열의 구성가능성을 성취하기 위하여 제어 수단(28-1,…28-4) 및 (30-1,…30-4)이 파이프라인 블록에 제공되며, 이 제어 수단은, 요구에 따라 구성이 변화될 수 있도록 입력 라인(29)을 통해 관리 유닛(예를 들어, 마이크로프로세서)으로부터 구성 정보를 수신한다.
첫 번째 칩의 송신부(10-1-T)의 파이프라인 등록 및 다중화 배열의 보다 상세한 세부가 도 6에 도시된다. 라인(26-A)을 통해 선행하는 칩으로부터 도달하는 신호는 입력 리타이밍 버퍼(retiming buffer)(32)(한번에 1바이트), 다중화 회로(34) 및 출력 리타이밍 버퍼(36)를 차례로 통과하여 라인(26-B)을 통해 다음 칩으로 전송된다. 외부 인터페이스(12-i-T)를 통한 칩의 4개의 기본 송신 모듈로부터의 신호는 다중화 회로(38)를 통해 다중화 회로(34)로 전송된 후, 라인(26-B)를 통해 또 전송될 수 있다.
각각의 다중화기(34, 38)는 구성 제어 수단(46) 및 타이밍 수단(48)으로부터 입력 신호를 수신하는 게이팅 신호 발생 수단(44)으로부터의 신호(G1, G2)에 의해 제어될 수 있는 연관 게이팅 회로(40, 42)를 갖는다. 이들 게이팅 신호는, 예를 들면, 1:4의 비율로 상이한 속도를 가질 수 있다. 구성 제어 수단(46)은 출력 프레임에 지류 신호와 테이블 연관 데이터 소스(입력 프레임의 로컬 신호 또는 지류 신호)를 포함한다. 이들 테이블은 입력 라인(50)을 통해 시스템 관리 유닛으로부터 구성 정보와 함께 로딩된다. 이것은 지류 신호 프레임의 임의이지만 사전선택된 분배(또는 재배열)를 가능하게 한다. 타이밍 수단(48)은 입력 라인(52)을 통해 프레임-개시 표시(SOF)를, 입력 라인(54)상으로 프레임 헤더 정보의 AU 포인터를 수신하여, 게이팅 신호 발생 수단(44)으로 각 지류 신호에 대해 필요한 타이밍 신호를 송출할 수 있다. 이와 같이 하여, 지류 신호는 로컬 포트에 임의로 연관될 수 있다.
도 5에 전반적으로 도시된 바와 같이, 4개의 STM-4 칩 모두에 대해 유사한 파이프라인 다중화 및 역다중화 구성이 제공된다.
STM-16 신호를 처리할 수 있는, 4개의 STM-4 칩 그룹에 대한 역다중화기 구성의 블록도가 도 7에 도시되어 있다. 2.4 Gbit/s로 동작하는 외부 수신단(56)(상업적으로 이용가능한 회로로서, 예를 들면, 미국 캘리포티아 93012 캐머릴로에 거주하는 VITESSE 세미콘덕터사로부터 구입가능한 VS8021/8022 칩 셋)은 클럭 복구는 물론, 바이트 및 프레임 정렬을 제공한다. 4개의 STM-4 칩은 9비트 신호 경로(8비트 데이터 라인(58)과 하나의 프레임-개시 신호 라인(60))에 의해 상호접속되어, 종속접속된 파이프라인이 얻어진다. 2.4 Gbit/s 수신단(56)에 의해 출력된 SDH 프레임 데이터 바이트들은 도 7의 우측(칩 #1)에 있는 첫 번째 STM-4 칩(64-1)의 파이프라인 레지스터/게이팅 회로(62)에 공급되며, 라인(68)상의 바이트 클럭 신호의 제어하에 다른 모든 칩들을 통해 우측으로부터 좌측으로 클러킹된다. 각각의 STM-4 칩(64-i) 및 각 칩내의 각 4개의 모듈(66-i)은 역다중화기/게이팅 회로(70)을 통해 자신이 그 위치에 따라 처리해야 하는 데이터를 정확히 액세스할 수 있는데, 예를 들면, 칩 #1의 모듈 #1은 STM-16 프레임의 첫 번째 A1 바이트를 처리하고, 칩 #1의 모듈 #2는 STM-16 프레임의 두 번째 A1 프레임을 처리하는 등으로 된다. 구성 제어 정보 CC는 인터페이스(74)를 통해 각 칩내의 제어 수단 테이블 CTL(72)에 기입된다.
이러한 파이프라인닝 및 페칭 메카니즘은 역다중화기로서 동작하며, 2.4 Gbit/s 수신단에 의해 출력되고 4개의 칩 및 그들의 제각기의 모듈에 의해 페치되는 STM-16 프레임의 첫 번째 46바이트를 나타내는, 다음의 표들에 의해 보다 상세히 설명된다. 이들 바이트는 ITU 표준 권고안 G.708로 주어지는 명명법에 따라 넘버링된다.
STM-4 칩 #1
모듈 #1 #2 #3 #4
페치 및 전송 바이트 1,1,1 1,1,2 1,1,3 1,1,4
1,2,1 1,2,2 1,2,3 1,2,4
1,3,1 1,3,2 1,3,3 1,3,4
STM-4 칩 #2
모듈 #1 #2 #3 #4
페치 및 전송 바이트 1,1,5 1,1,6 1,1,7 1,1,8
1,2,5 1,2,6 1,2,7 1,2,8
1,3,5 1,3,6 1,3,7 1,3,8
STM-4 칩 #3
모듈 #1 #2 #3 #4
페치 및 전송 바이트 1,1,9 1,1,10 1,1,11 1,1,12
1,2,9 1,2,10 1,2,11 1,2,12
1,3,9 1,3,10 1,3,11 1,3,12
STM-4 칩 #4
모듈 #1 #2 #3 #4
페치 및 전송 바이트 1,1,13 1,1,14 1,1,15 1,1,16
1,2,13 1,2,14 1,2,15 1,2,16
1,3,13 1,3,14 1,3,15 등
따라서, 도 7은 STM-16 신호를 지원하는 라인 인터페이스 매크로(Line Interface Macro;LIM)의 근본 구조를 도시한다. 도 7은 추가의 로직을 갖는 파이프라인 단계(62) 및 역다중화기로서 동작하는 부분(70)을 포함한다. 앞서의 표에 이미 도시된 바와 같이, 각 파이프라인 단계(62)는 STM-4 칩의 위치에 따라 4개의 연속 바이트(4개 바이트)를 페치하여, 이들 바이트를 역다중화기(70)로 전송하며, 다음 12 바이트는 통과시킨다. 첫 번째 모듈(SDH 모듈 #1)은 수신된 4개 바이트중 첫 번째 바이트를 수신하며, SDH 모듈 #2는 두 번째 바이트를 수신하는 등으로 된다.
상기한 표에 제공된 바이트와 모듈의 연관(byte-to-module association)은 디폴트 1이다. 어떠한 임의의 연관도 인터페이스(74)를 통해 제어 수단 테이블 CTL(72)에 제각기의 구성 제어 데이터(CC)를 입력함으로써 선택될 수 있다.
이하에서는 도 8 및 9를 참조하여, 모두 4개의 칩에서 기본 모듈의 내부 인터페이스(16-i)가 앞서 설명되었던 본 발명의 구성가능한 MUX/DEMUX 배열과 관련하여 교차 접속 및 추가/탈락 기능을 성취하기 위해 상호접속될 수 있는 방법이 설명된다.
도 8에 도시된 바와 같이, 모든 4개의 칩에서 동일한 방식으로, 4개의 수신 모듈(9-R) 내부 인터페이스(16-i-R)는 라인(76)을 접속함으로써 4개의 송신 모듈(9-T) 내부 인터페이스(16-i-T)와 대칭으로 접속된다. 이와 같이 하면, 1:1 경로가 형성된다. 따라서, 칩 내부에서는 교차-접속 스위칭이 전혀 필요치 않게 된다(그리고, 칩 설계가 간편해진다). 프레임내 지류 신호의 실제의 모든 스위칭 또는 재배열은 설명된 바와 같이 특정의 구성가능한 다중화/역다중화 배열에 의해 성취된다.
도 9는 추가/탈락 다중화가 요구되는 경우, 즉, 로컬 포트(78-i)로부터 STM-16 프레임에 신호를 삽입하거나, STM-16 프레임으로부터 지류 신호를 추출하여 로컬 포트로 전송하는 경우에 대한 상호접속 기법을 도시한다. 이 경우, 첫 번째 칩(10-1)의 수신 모듈(9-R) 내부 인터페이스(16-i-R) 두 개와 송신 모듈(9-T) 내부 인터페이스(16-i-T) 두 개만이 제각기의 로컬 포트(78-1) 내지 (78-4)에 접속되며, 나머지 내부 인터페이스들간의 상호접속은 도 8에 도시된 것과 동일하다. 로컬 포트에 대한 고정된 접속에도 불구하고, 본 발명에 따라 특정한 다중화기/역다중화기 배열을 제각기 구성할 수 있음으로 인해 STM-16 프레임의 임의의 선택된 부분으로부터의 지류 신호는 로컬 포트에 대해 탈락되거나 이들 프레임의 임의의 부분내로삽입될 수 있다. 물론, 두 개의 로컬 입력 및 출력 포트 대신에, 내부 모듈 인터페이스와 로컬 포트간에 적절한 수의 상호접속을 제공함으로써 임의의 다른 수가 제공될 수 있다.
구성가능한, 임의-액세스 다중화 및 역다중화 배열의 동작은 고정된 상태, 즉, 구성에 변화가 발생하지 않는 상태에 대해 앞서 설명되었음에 유의해야 한다. 모듈과 지류 신호간의 연관이 변경되어야 할 경우, 새로운 구성 데이터가 다중화기/역다중화기 제어 수단으로 로딩되어야 하며, (테스트 신호가 전송되어 모니터되는) 단지 얼마간의 천이 시간 후에 새로운 고정 상태(앞서의 실시예에서 설명된 바와 같음)에 도달한다. 천이 기간중에 신호 처리는 기존의 표준 프로토콜에 의해 제어된다.

Claims (10)

  1. SONET/SDH 신호들과 같은, 동기화 프레임으로 구성된 고속 신호용 상호접속 장치―상기 고속 신호는 지류 신호(tributary signals)로서 다수의 저속 데이터 신호를 포함함―에 있어서,
    ① 상기 지류 신호를 재배열하거나 삽입하거나 추출하기 위한 제 1 인터페이스(5, 6;12-1,…12-4;12-i-T, 12-i-R) 및 제 2 인터페이스(7, 8;16-1,…16-4;16-i-T, 16-i-R)를 갖는 다수의 처리 모듈(9-T, 9-R;66-1,…66-4)와,
    ② 상기 고속 신호내의 임의의 사전선택된 지류 신호의 임의 부분을 액세스하도록 상기 각 처리 모듈(66-i)을 인에이블시키는 구성가능한 다중화/역다중화 수단(14;34, 38, 40, 42)
    을 포함하는 상호접속 장치.
  2. 제 1 항에 있어서,
    상기 구성가능한 다중화/역다중화 수단(14; 34, 38, 40, 42)는 상기 다중화/역다중화 수단을 위한 제어 수단(28-1,…28-4; 30-1,…30-4; 46; 72)에 제공되는 구성 정보(29; 50; 74)에 따라, 상기 처리 모듈(66-i)을 따라 고속 신호를 순차적으로 전송하고, 상기 모듈의 상기 제 1 인터페이스(12-i)를 통해 지류 신호를 선택적으로 전송하는 파이프라인 배열(20, 22-1,…22-4; 24-1,…24-4, 26; 32, 36, 58, 62, 70)을 포함하는 상호접속 장치.
  3. 제 1 항에 있어서,
    상기 처리 모듈(9-T, 9-R; 66-i)의 제 2 인터페이스들(16-i)간에는 사전결정되어 고정된 접속(76)이 제공되며, 이에 의해, 상기 고정된 상호접속 기법 및 상기 구성가능한 다중화/역다중화 수단(14; 24-i, 28-i; 34, 38, 40, 42)의 동작에 기초하여, 입력 라인(20)상에 도달하는 동기화 프레임들과 출력 라인(26)상에서 출발하는 동기화 프레임들 사이에서 임의의 지류 심호가 임의로 재배열될 수 있는 상호접속 장치.
  4. 제 1 항에 있어서,
    상기 처리 모듈(9-T, 9-R; 66-i)의 제 2 인터페이스들(16-i)간에 그리고 또한 상기 모듈의 제 2 인터페이스와 로컬 포트(78-1,…78-4)간에 사전결정되어 고정된 접속(76)이 제공되며, 이에 의해, 상기 고정된 상호접속 기법과 상기 구성가능한 다중화/역다중화 수단(14; 34, 38, 40, 42)의 동작에 기초하여, 입력 라인(20)상에 도달하는 동기화 프레임들과 출력 라인(26)상에서 출발하는 동기화 프레임들간에 지류 신호가 임의로 재배열될 수 있고, 로컬 포트와 상기 도달 또는 출발하는 동기화 프레임들간에 지류 신호가 임의로 교환될 수 있는 상호접속 장치.
  5. 제 1 항 또는 2 항에 있어서,
    상기 처리 모듈(9-T, 9-R; 66-i)은 별도의 칩(10-i; 64-i)상에 그룹으로 배열되고,
    상기 구성가능한 다중화/역다중화 수단(14)은 다수의 종속접속된 단계들로 배열되되, 상기 각 단계(32,…42; 62, 70)는 하나의 칩상의 하나의 모듈 그룹에 연관되는
    상호접속 장치.
  6. 제 5 항에 있어서,
    상기 처리 모듈(66-i)의 각 그룹과 상기 종속접속된 구성가능한 다중화/역다중화 수단의 연관된 단계(62, 70)는 동일한 칩(64-i)상에 집적되는 상호접속 장치.
  7. 제 1 항 또는 5 항에 있어서,
    상기 구성가능한 다중화/역다중화 수단(14)은 상이한 타이밍(G1; G2)으로 동작할 수 있는 적어도 두 레벨(34/40; 38/42; 62, 70)로 배열된 상호접속 장치.
  8. 제 1 항 또는 2 항에 있어서,
    상기 다중화/역다중화 수단은
    ㉮ 게이팅 제어 신호(G1, G2)에 응답하여, 상기 동기화 프레임으로부터 및 상기 동기화 프레임내로 상기 고속 신호 또는 지류 신호를 선택적으로 게이팅하는 게이팅 수단(34, 38, 40, 42)과,
    ㉯ 저장된 구성 제어 데이터(46, 50) 및 타이밍 신호(48, 52, 54)에 응답하여 상기 게이팅 제어 신호(G1, G2)를 발생하는 제어 신호 발생 수단(44)
    을 포함하는 상호접속 장치.
  9. 제 1 항 또는 2 항에 있어서,
    상기 다중화/역다중화 수단은 상기 각 처리 모듈에 대해
    ㉮ 상기 고속 신호를 입력하고 출력하기 위한 입력 및 출력 리타이밍 버퍼(32, 36)와,
    ㉯ 상기 입력 리타이밍 버퍼(32)로부터의 고속 신호 또는 로컬 라인(12-i-T)으로부터의 지류 신호를 출력 리타이밍 버퍼로 전송하기 위한 제 1 다중화 게이팅 회로(34, 40)와,
    ㉰ 로컬 라인(12-i-T)으로부터의 지류 신호를 상기 제 1 다중화 게이팅 회로로 선택적으로 게이팅하기 위한 제 2 다중화 게이팅 회로와,
    ㉱ 이전에 저장된 구성 제어 데이터(46, 50)와 상기 동기화 프레임내의 신호로부터 도출된 타이밍 신호(48, 52, 54)에 응답하여, 상기 제 1 및 제 2 다중화 게이티 회로용 게이팅 제어 신호(G1, G2)를 발생하는 게이팅 제어 신호 발생 수단(44)을 포함하는
    상호접속 장치.
  10. 제 1 항 또는 2 항에 있어서,
    상기 각 처리 모듈은 송신부(9-T) 및 수신부(9-R)로 구성되며, 상기 구성가능한 다중화/역다중화 수단은 또한 송신 동작(24-i) 및 수신 동작(20-i)을 위한 별도의 부분을 포함하는 상호접속 장치.
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