KR19990076489A - 조기 타이밍 안정화하는 반도체 장치 - Google Patents

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Abstract

본 발명에 따른 반도체 장치는 지연될 클록 신호를 발생시키기 위해 입력 클록 신호가 통과하는 지연 소자수를 변화시킴으로써 내부 클록 신호의 지연량을 조정하는 가변 지연 회로와, 제1 상태에서는 지연 소자수를 1단씩, 제2 상태에서는 복수단씩 변화시켜 지연된 클록 신호를 소정의 타이밍으로 안정화시키는 타이밍 안정화 회로를 포함한다.

Description

조기 타이밍 안정화하는 반도체 장치
본 발명은 일반적으로 반도체 장치에 관한 것이며, 더 상세히 말하자면 타이밍 안정화 회로를 내장한 반도체 장치에 관한 것이다.
SDRAM(synchronous dynamic random access memory) 등과 같이, 동기 신호에 동기하여 동작하는 반도체 장치는 동작 속도를 보다 고속으로 하기 위해 동기 신호에 대한 데이터 액세스 시간 및 데이터 홀드 시간을 안정화하는 것을 필요로 한다. 이러한 요구를 충족시키기 위해, DLL(delay-locked loop) 회로와 같은 타이밍 안정화 회로가 데이터 입출력에 사용되는 내부 클록 신호의 타이밍을 안정화시키도록 제공된다.
도 1은 DLL 회로를 이용하여 데이터 출력 타이밍을 조정하는 회로의 블록도이다.
도 1의 회로는 입력 회로(501), 가변 지연 회로(502), 출력 회로(503), 위상 비교 회로(504), 지연 제어 회로(505), 더미 가변 지연 회로(506), 더미 출력 회로(507) 및 더미 입력 회로(508)를 포함한다.
입력 회로(501)에 입력된 클록 신호 CLK는 기준 전압 레벨과 비교되고, 클록 신호 c-clk로서 입력 회로(501)로부터 출력된다. 클록 신호 c-clk는 가변 지연 회로(502)에 의해 적당한 지연량만큼 지연되어 출력 회로(503)에 공급된다. 출력 회로(503)는 이 공급된 내부 클록 신호를 동기 신호로서 이용하여 반도체 장치로부터 출력된 데이터 DATA를 래치한다. 래치된 데이터 DATA는 데이터 DQ로서 출력 회로(503)로부터 반도체 장치의 외부에 공급된다.
클록 신호 CLK의 입력 노드로부터 출력 회로(503)까지의 신호 경로에는 회로 고유의 지연이 발생하기 때문에 반도체 장치의 외부로 출력하는 데이터 DQ은 클록 신호 CLK와는 타이밍이 어긋나게 된다. 출력 회로(503)에서 출력되는 데이터 DQ가 외부에서 제공되는 클록 신호 CLK와 소정의 타이밍 관계를 갖도록 조정하기 위해서, 위상 비교 회로(504), 지연 제어 회로(505) 및 더미 가변 지연 회로(506)로 구성된 DLL 회로가 주로 이용된다.
클록 신호 c-clk는 더미 가변 지연 회로(506)에 공급된다. 더미 가변 지연 회로(506)는 가변 지연 회로(502)에 의해 제공되는 것과 동일한 지연량만큼 클록 신호 c-clk를 지연시키도록 제어된다. 더미 가변 지연 회로(506)로부터 출력된 지연된 클록 신호는 출력 회로(503)를 모방하는 더미 출력 회로(507)에 공급된다. 더미 출력 회로(507)로부터 출력된 클록 신호는 입력 회로(501)와 동일한 지연 특성을 갖는 더미 입력 회로(508)를 통해 더미 클록 신호 d-i-clk로서 위상 비교 회로(504)에 공급된다.
위상 비교 회로(504)는 클록 신호 c-clk와 더미 클록 신호 d-i-clk를 위상에 대하여 비교한다. 양 클록 신호가 동일한 위상을 갖도록 하기 위해, 위상 비교 회로(504)는 지연 제어 회로(505)를 통해 더미 가변 지연 회로(506)의 지연량을 제어한다. 이러한 방식으로 더미 출력 회로(507)로부터 출력된 클록 신호는 입력 클록 신호 CLK와 소정의 타이밍 관계를 갖도록 조정된다.
가변 지연 회로(502)와 출력 회로(503)의 총지연량은 더미 가변 지연 회로9506)와 더미 출력 회로(507)의 총지연량과 동일하다. 따라서, 더미 출력 회로(507)로부터 출력된 클록 신호가 입력 클록 신호 CLK와 소정의 타이밍 관계에 있는 경우, 출력 회로에서 반도체 장치의 외부로 출력하는 데이터 DQ는 입력 클록 신호 CLK와 동일한 소정의 타이밍 관계에 있게 된다.
이러한 구성에 있어서, 입력 회로(501), 가변 지연 회로(502) 및 출력 회로(503)의 특성이 전원 전압 및/또는 온도의 변동으로 인해 변화하더라도, 더미 입력 회로(508), 더미 가변 지연 회로(506), 및 더미 출력 회로(507)의 특성이 또한 동일한 양태로 변화하기 때문에, 출력 회로(503)에서 반도체 장치의 외부로 출력되는 데이터 DQ는 전원 전압의 변동 및/또는 온도 변동에 관계없이 항상 입력 클록 신호 CLK와 동일한 타이밍 관계를 유지한다.
가변 지연 회로(502) 및 더미 가변 지연 회로(506)는 직렬로 접속된 복수의 지연 소자로 각각 구성된다. 신호가 지연 소자열의 최전단 지연 소자에 입력되어 지연 소자열의 최후단 지연 소자로부터 출력되면, 지연 소자열의 최전단에서 최후단까지의 지연 소자수에 따른 신호 지연이 신호에 유도된다. 신호가 지연 소자열의 n단째의 지연 소자에 입력되어 최후단의 지연 소자로부터 출력되면, 신호는 n번째 단에서 최후단까지의 지연 소자수에 따른 지연 길이만큼 지연된다. 이러한 방식으로, 지연 소자열의 어떤 단이 입력 신호를 수신할 것인지 제어함으로써 출력 신호의 지연량이 조정될 수 있다. 입력 신호의 입력 지점이 최후단을 향해 1단만큼 시프트된다면, 출력 신호의 지연량은 지연 소자의 1단에 해당하는 지연 길이만큼 증가된다.
클록 신호 c-clk와 더미 클록 신호 d-i-clk가 예컨대, 360°위상차를 갖도록 조정되면, 가변 지연 회로(502)와 더미 가변 지연 회로(506)의 지연량은 360°위상차가 달성될 때까지(즉, DLL 회로가 동기될 때까지) 1단씩 시프트된다. 반도체 장치의 통상의 활성 상태에서, 클록 주기는 전원 전압 및/또는 온도의 변화에도 불구하고 비교적 작은 변동을 갖는다. 따라서, 지연량을 1단씩 시프트하는 방식의 조정에 의해 클록 주기의 변동을 극복할 수 있다.
그러나, 전원 투입시에 가변 지연 회로는 우선 초기 상태로 리셋되고, 클록 신호의 위상 조정이 초기 지연량에서부터 개시된다. 따라서, 이러한 경우 지연량을 1단씩 시프트하는 조정은 DLL 회로가 동기될 때까지 긴 시간 기간을 필요로 한다.
전력 소비를 감소시키기 위해 클록 신호 주파수 및/또는 전원 전압이 낮아지는 대기 모드(standby mode)에 있어서, 가변 지연 회로의 지연량은 반도체 장치의 통상의 활성 상태에서 설정된 지연량과 상당히 다르다. 이 때문에, 반도체 장치가 대기 모드에서 통상의 모드로 복귀할 경우, 위상 조정은 가변 지연 회로가 동기할 때까지 긴 시간이 걸리게 된다.
따라서, 타이밍 안정화 회로가 동기할 때까지 위상 조정에 필요한 시간 기간을 감소시킬 수 있는 반도체 장치가 요망되고 있다.
본 발명은 일반적으로 상술된 요구를 충족시킬 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 다른 및 특정 목적은 타이밍 안정화 회로가 동기할 때까지의 위상 조정에 대해 필요한 시간 기간을 단축할 수 있는 반도체 장치를 제공하는 것이다.
도 1은 DLL 회로를 이용하여 데이터 출력 타이밍을 조정하는 종래 회로의 블록도.
도 2는 본 발명에 따른 DLL 회로를 이용하여 데이터 출력 타이밍을 조정하는 반도체 장치의 블록도.
도 3은 전환 신호를 생성하는 전환 신호 발생 회로의 구성을 나타내는 도면.
도 4는 위상 비교 회로의 구성을 나타내는 블록도.
도 5는 위상 비교부의 회로 구성을 나타내는 회로도.
도 6은 지연 제어 전환 회로부의 회로 구조를 나타내는 회로도.
도 7의 (a)∼(l)은 지연 제어 전환 회로부의 동작을 나타내는 타이밍도.
도 8은 지연 제어 회로의 회로 구조의 일부를 나타내는 회로도.
도 9는 지연 제어 회로의 회로 구조의 나머지 부분을 나타내는 회로도.
도 10은 가변 지연 회로의 회로 구조를 나타내는 회로도.
도 11은 종래 클록 위상 조정 회로를 내장한 반도체 장치의 구성을 나타내는 블록도.
도 12는 본 발명의 이론에 따른 구성을 나타내는 블록도.
도 13은 본 발명이 적용되는 동기 DRAM의 개략적인 구성을 나타내는 블록도.
도 14의 (a)∼(c)는 도 13의 동기 DRAM의 동작을 설명하기 위한 타이밍도.
도 15는 본 발명에 따른 일실시예의 구성을 나타내는 블록도.
도 16은 도 15의 DLL 회로의 구성을 나타내는 회로도.
도 17의 (a)∼(m)은 도 16의 DLL 제어 회로의 동작을 설명하기 위한 타이밍도.
도 18의 (a)∼(e)는 도 15의 클록 주기 측정부의 구성을 나타내는 회로도.
도 19는 도 15의 클록 주기 측정부의 회로 구성을 나타내는 회로도.
도 20의 (a)∼(e)는 도 19의 클록 주기 측정부의 동작을 설명하기 위한 타이밍도.
도 21의 (a)∼(f)는 도 19의 클록 주기 측정부의 동작을 설명하기 위한 추가 타이밍도.
도 22는 도 15의 가변 지연 회로의 일부를 나타내는 회로도.
도 23의 (a)∼(f)는 지연 소자열의 1단의 동작을 설명하기 위한 타이밍도.
도 24는 지연 소자의 각 단을 서로 직렬로 접속시킴으로써 얻어지는 회로 구조를 나타내는 회로도.
도 25는 도 15의 지연 제어 회로의 구성을 나타내는 회로도.
도 26의 (a)∼(n)은 도 25의 지연 제어 회로의 동작을 설명하기 위한 타이밍도.
도 27은 위상 비교 회로의 위상 비교부의 구성을 나타내는 회로도.
도 28의 (a)∼(m)은 위상 비교 회로의 위상 비교부의 동작을 설명하기 위한 타이밍도.
도 29의 (a)∼(m)은 위상 비교 회로의 위상 비교부의 동작을 설명하기 위한 추가 타이밍도.
도 30(a)∼(m)은 위상 비교 회로의 위상 비교부의 동작을 설명하기 위한 또하나의 추가 타이밍도.
도 31은 위상 비교 회로의 증폭 회로부의 구성을 나타내는 회로도.
도 32의 (a)∼(l)은 위상 비교 회로의 증폭 회로부의 동작을 설명하기 위한 타이밍도.
도 33의 (a)∼(k)는 위상 비교 회로의 증폭 회로부의 카운트 업 동작을 설명하기 위한 타이밍도.
도 34의 (a)∼(k)는 위상 비교 회로의 증폭 회로부의 카운트 유지 동작을 설명하기 위한 타이밍도.
도 35의 (a)∼(k)는 위상 비교 회로의 증폭 회로부의 카운트 다운 동작을 설명하기 위한 타이밍도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 입력 회로
12 : 가변 지연 회로
13 : 출력 회로
14 : 지연 시프트 방향 지시 신호
15 : 지연 제어 회로
16 : 더미 가변 지연 회로
17 : 더미 출력 회로
18 : 더미 입력 회로
19 : 전환 신호 생성 회로
상기한 목적을 달성하기 위해, 본 발명에 따른 반도체 장치는 입력 클록 신호가 통과하는 지연 소자수를 변화시킴으로써 입력 클록 신호의 지연량을 조정하여 지연 클록 신호를 생성하는 가변 지연 회로와, 상기 가변 지연 회로의 지연 소자수를 제1 상태에서는 1단씩, 제2 상태에서는 복수단씩 변화시켜 지연량을 제어함으로써 지연된 클록 신호를 소망의 타이밍으로 안정화시키는 타이밍 안정화 회로를 포함한다.
상술된 반도체 장치에 있어서, 타이밍 안정화 회로는 지연된 클록 신호의 타이밍을 조정하고, 지연 소자수는 제1 상태에서 1단씩, 제2 상태에서는 복수단씩 변화된다. 그로므로, 제2 상태에서는 지연량이 비교적 큰 시프트량에 의해 조정되기 때문에 타이밍(위상) 조정에 필요한 시간을 감소시킬 수 있다. 또한, 제1 상태에서는 종래의 정밀한 타이밍 조정을 달성할 수 있다.
본 발명의 다른 양태에 따르면, 상기한 반도체 장치에 있어서 타이밍 안정화 회로는 상기 반도체 장치로의 전원 투입과 반도체 장치의 동작 모드의 전환중 적어도 한쪽에 응답하여, 제2 상태에서 동작하도록 설정된다.
상술된 반도체 장치에 있어서, 타이밍 안정화 회로는 반도체 장치의 전원 투입시 및/또는 동작 모드 전환시 제2 상태로 설정된다. 전원 투입 직후나 동작 모드 전환 직후와 같이, 지연된 클록 신호의 타이밍이 소정의 타이밍과 크기 어긋난 경우 소망의 타이밍을 달성하는데 필요한 시간 기간은 단축될 수 있다.
본 발명의 다른 측면에 따라, 타이밍 안정화 회로는 제2 상태에서 지연 소자수를 복수단씩 연속 시프트시켜 지연량이 소망의 지연량의 근방에 근사되면 제2 상태에서 제1 상태로 전환된다.
상술한 반도체 장치에 있어서, 지연량은 소망의 지연량만큼 충분히 근접하면, 타이밍 안정화 회로는 제1 상태로 전환된 다음 1단씩 시프트될 수 있기 때문에, 지연된 클록 신호의 타이밍은 소망의 타이밍에 용이하게 일치할 수 있다.
본 발명이 다른 측면에 따르면, 상술한 반도체 장치는 전원의 투입을 검출하고 이 전원 투입을 나타내는 신호를 생성하는 전원 투입 검출 회로를 더 포함하며, 타이밍 안정화 회로는 전원 투입 검출 회로로부터의 신호에 응답하여 제2 상태로 설정된다.
상술된 반도체 장치에 있어서, 전원 투입 검출 회로는 반도체 장치의 전원 투입을 검출하고, 타이밍 안정화 회로를 제2 상태로 설정한다. 전원 투입 직후, 지연된 클록 신호의 타이밍이 소망의 타이밍과 크게 어긋난 경우 소망의 타이밍을 달성하기 위한 시간 기간이 단축될 수 있다.
본 발명의 다른 측면에 따르면, 상술된 반도체 장치에 있어서, 전원 소비 감소 모드에서 통상 동작 모드로의 복귀를 검출하는 복귀 검출 회로를 더 포함하며, 타이밍 안정화 회로는 이 복귀 검출 회로로부터의 신호에 응답하여 제2 상태로 설정된다.
상기한 반도체 장치에 있어서, 복귀 검출 회로는 전원 소비 감소 모드에서 통상 동작 모드로의 복귀를 검출한다. 그로므로, 지연된 클록 신호의 타이밍이 전환의 직후 소망의 타이밍과 크기 어긋나면, 소망의 타이밍을 달성하는데 필요한 시간 기간이 단축될 수 있다.
본 발명의 다른 측면에 따라, 상술된 반도체 장치에 있어서 타이밍 안정화 회로는 가변 지연 회로와 동일한 지연량으로 설정되는 더미 가변 지연 회로와, 더미 가변 지연 회로로부터의 클록 신호를 지연시키는 더미 회로와, 더미 회로로부터 출력되는 클록 신호의 위상과 입력 클록 신호의 위상을 비교하는 위상 비교 회로와, 위상 비교 회로의 위상 비교 결과에 따라서 가변 지연 회로 및 더미 가변 지연 회로의 지연 소자수를 제1 상태에서는 1단씩, 제2 상태에서는 복수단씩 변화시킴으로써 지연량을 제어하는 지연 제어 회로를 포함한다.
상술된 반도체 장치에 있어서, 더미 신호로서 획득된 클록 신호는 입력 클록 신호와 위상에 대해 비교되고, 그 위상 비교 결과에 따라서 지연 소자수를 제1 상태에서는 1단씩, 제2 상태에서는 복수단씩 변화시킨다. 이러한 방식으로 더미 클록 신호의 타이밍을 조정함으로써 확실한 타이밍 안정화가 동기 목적으로 사용되는 지연된 클록 신호에 대해 달성될 수 있다.
본 발명의 다른 측면에 따라, 상술된 반도체 장치에 있어서 전원 투입과 동작 모드의 전환중 적어도 한쪽에 응답하여 지연 제어 회로를 제2 상태로 설정하고, 타이밍 안정화 회로는 위상 비교 회로의 위상 비교 결과에 따라 지연 제어 회로를 제1 상태로 설정하는 지연 제어 전환 회로를 더 포함한다.
상술된 반도체 장치에 있어서, 지연 제어 회로는 위상 비교 결과에 따라서 제1 상태로 전환되기 때문에 확실한 타이밍 조정이 소정의 타이밍을 달성할 수 있다.
본 발명의 다른 측면에 따라, 상술된 반도체 장치에 있어서, 지연 제어 전환 회로는 위상 비교 회로의 위상 비교 결과가 동기한(lock-on) 상태를 나타내거나 지연의 시프트 방향이 역전되었음을 나타내면 지연 제어 회로를 제1 상태로 설정한다.
상술한 반도체 장치에 있어서, 지연 제어 회로는 위상 비교 결과가 타이밍 안정화 회로가 동기한 상태(lock on state)임을 나타내거나, 또는 지연의 시프트 방향이 역전되었음을 나타내면 제1 상태로 전환된다. 따라서, 지연된 클록 신호의 타이밍은 소망의 타이밍을 달성하도록 용이하게 조정된다.
본 발명의 다른 목적 및 특징은 도면을 참조하는 이하 상세한 설명으로부터 명백하다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예가 설명된다.
도 2는 본 발명에 따른 DLL 회로를 이용하여 데이터 출력 타이밍을 조정하는 반도체 장치의 블록도이다.
도 2의 반도체 장치는 입력 회로(11), 가변 지연 회로(12), 출력 회로(13), 위상 비교 회로(14), 지연 제어 회로(15), 더미 가변 지연 회로(16), 더미 출력 회로(17) 더미 입력 회로(18) 및 전환 신호 발생 회로(19)를 포함한다.
입력 회로(11)에 입력되는 클록 신호 CLK는 기준 전압 레벨과 비교되어 클록 신호 c-clk로서 입력 회로(11)로부터 출력된다. 클록 신호 c-clk는 가변 지연 회로(12)에 의해 적당한 지연량만큼 지연되고, 출력 회로(13)에 공급된다. 출력 회로(13)는 공급된 내부 클록 신호를 동기 신호로서 이용하여 반도체 장치로부터 출력될 데이터 DATA를 래치한다. 래치된 데이터 DATA는 데이터 DQ로서 출력 회로(13)로부터 반도체 장치의 외부로 출력된다.
클록 신호 CLK의 입력 노드로부터 출력 회로(13)까지의 신호 경로에는 회로 고유의 지연이 발행하기 때문에, 반도체 장치의 외부로 출력되는 데이터 DQ는 클록 신호 CLK와는 타이밍이 어긋나게 된다. 출력 회로(13)로부터 출력된 데이터 DQ가 외부로 제공되는 클록 신호 CLK와 소정의 타이밍 관계에 있도록 조정하기 위해, 위상 비교 회로(14), 지연 제어 회로(15) 및 더미 가변 지연 회로(16)로 구성된 DLL 회로가 주로 채용된다.
클록 신호 c-clk는 더미 가변 지연 회로(16)에 또한, 공급된다. 더미 가변 지연 회로(16)는 가변 지연 회로(12)와 동일한 지연량만큼 클록 신호 c-clk를 지연시키도록 제어된다. 더미 가변 지연 회로(16)로부터 출력된 지연된 클록 신호는 출력 회로(13)를 모방하는 더미 출력 회로(17)에 공급된다. 더미 출력 회로(17)로부터 출력된 클록 신호는 더미 클록 신호 d-i-clk로서 입력 회로(11)와 동일한 지연 특성을 갖는 더미 입력 회로(18)를 통해 위상 비교 회로(14)에 공급된다.
위상 비교 회로(14)는 클록 신호 c-clk와 더미 클록 신호 d-i-dlk를 위상에 관해서 비교한다. 양 클록 신호가 동일한 위상을 갖도록 하기 위해, 위상 비교 회로(14)는 더미 가변 지연 회로(16)의 지연량을 지연 제어 회로(15)를 통해 제어한다. 이러한 방식으로, 더미 출력 회로(17)로부터 출력된 클록 신호는 입력 클록 신호 CLK와 소정의 타이밍 관계에 있도록 조정된다.
가변 지연 회로(12)와 출력 회로(13)의 총 지연량은 더미 가변 지연 회로(16)와 더미 출력 회로(17)의 총 지연량과 동일하다. 이러한 방식으로, 더미 출력 회로(17)로부터 출력된 클록 신호는 입력 클록 신호 CLK와 소정의 타이밍 관계에 있으면, 출력 회로(13)로부터 반도체 장치의 외부로 출력되는 클록 신호는 입력 클록 신호 CLK와 소정의 타이밍 관계에 있게 된다.
이러한 구성에서, 입력 회로(11), 가변 지연 회로(12) 및 출력 회로(13)의 특성이 전원 전압 및/또는 온도의 변동에 의해 변화하더라도, 더미 입력 회로(18), 더미 가변 지연 회로(16) 및 더미 출력 회로(17)의 특성도 역시 동일한 양태로 변화하기 때문에, 출력 회로(13)로부터 반도체 장치의 외부로 출력되는 데이터 DQ는 전원 전압 변화 및/또는 온도 변동에 관계 없이, 항상 입력 클록 신호 CLK와 동일한 타이밍 관계를 유지한다.
위상 비교 회로(14)가 지연 제어 회로(15)에 공급하는 신호는 지연 시프트 방향 지시 신호와 시프트 단수 전환 신호를 포함한다. 지연 시프트 방향 지시 신호는 지연량을 증가시켜야 하는지 또는 감소시켜야 하는지를 나타내는 펄스 신호이다. 지연 시프트 방향 지시 신호는 종래에 사용되고 있으며, 도 1에 도시된 종래 구성에서는 위상 비교 회로(504)로부터 지연 제어 회로(505)로 공급된다. 도 1의 구성에서는, 단지 지연 시프트 방향 지시 신호가 지연량을 1단씩 증가시킬 것인지 또는 1단씩 감소시킬 것인 지를 제어하는데 사용된다. 본 발명은 이 지연 시프트 방향 지시 신호 이외에, 시프트 단수 전환 신호를 이용하여 지연량을 지연 소자의 복수단만큼 시프트시킬 것인지 아니면 종래와 동일하게 1단씩 시프트시킬 것인지를 선택할 수 있다.
이하, 지연을 1단씩 시프트시키는 방식을 "싱글 시프트 방식"이라 하고, 지연을 복수단씩 시프트시키는 방식을 "멀티 시프트 방식"이라고 한다. 채용되는 싱글 시프트 방식 또는 멀티 시프트 방식은 전환 신호 발생 회로(19)로부터 위상 비교 회로(14)로 공급되는 전환 신호 K에 의해 결정된다.
도 3은 전환 신호 K를 발생시키는 전환 신호 발생 회로(19)의 구성을 나타낸다.
전환 신호 발생 회로(19)는 전원 투입 검출 회로(20), 전원 복귀 검출 회로(21) 및 NOR 회로(22)를 포함한다. 전원 투입 검출 회로(20) 는 전원 전압 VDD를 수신하여, 전원 전압 VDD가 0V에서 3.3V로 변화하면 하이 펄스를 발생시킨다. 전원 복귀 검출 회로(21)는 예컨대, 칩 선택 신호 CS를 수신하고 칩 선택 신호 CS가 로우에서 하이로 변화하면 하이 펄스를 발생시킨다. 이 예에 있에서, 칩 선택 신호 CS의 신호 레벨은 반도체 장치가 파워 다운 모드에 있는지 또는 통상 동작 모드에 있는 지를 체크하는데 사용된다. 즉, 로우 칩 선택 신호 CS는 파워 다운 모드를 나타내고, 하이 칩 선택 신호 CS는 통상 동작 모드를 특정한다. 이러한 모드 선택은 칩 선택 신호 CS보다는 다른 제어 신호에 의해 이루어지며, 이는 설계시 선택 사항이다. 전원 투입 검출 회로(20) 및 전원 복귀 검출 회로(21)는 종래 기술의 범위 내에 있으며, 그 설명을 생략한다.
전원 투입 검출 회로(20) 및 전원 복귀 검출 회로(21)에 의해 발생된 하이 신호는 NOR 회로(22)에 공급된다. NOR 회로(22)의 출력은 전환 신호 K와 같이 도 2의 위상 비교 회로(14)에 공급된다. 즉, 전원이 투입되거나 또는 파워 다운 모드로부터 복귀한 경우에, 로우 펄스는 전환 신호 K로서 위상 비교 회로(14)에 공급된다.
도 4는 위상 비교 회로(14)의 구성을 나타내는 블록도이다.
위상 비교 회로(14)는 위상 비교부(25)와 지연 제어 전환 회로부(26)를 포함한다.
위상 비교부(25)는 클록 신호 c-clk와 더미 클록 신호 d-i-clk의 위상을 비교하고, 지연량이 증가하는 방향으로 변화할지 감소하는 방향으로 변화할지를 나타내는 지연 시프트 방향 지시 신호 øSE, øSO, øRE 및 øRO를 출력한다. 지연 시프트 방향 지시 신호 øSE, øSO는 지연량이 증가하는 경우 하이 펄스를 교대로 나타내는 반면, 지연 시프트 방향 지시 신호 øRE 및 øRO는 지연량이 감소하는 경우 교대로 하이 펄스를 나타낸다. 위상 비교부(25)는 또한, 클록 신호 c-clk와 더미 클록 신호 d-i-clk가 동일한 위상을 가지면, DLL 회로가 동기한(lock on) 상태에 있음(즉, 타이밍이 안정화되었음)을 나타내는 로크(lock) 신호 JST를 발생시킨다.
지연 제어 전환 회로부(26)는 제2도의 전환 신호 발생 회로(19)로부터 전환 신호 K를 수신하고, 또한 위상 비교부(25)로부터 지연 시프트 방향 지시 신호 øSE, øSO, øRE 및 øRO를 수신한다. 이들 수신된 신호에 기초하여, 지연 제어 전환 회로부(26)는 시프트 단수 전환 신호 A를 출력한다. 시프트 단수 전환 신호 A는 전술한 바와 같이, 지연량이 지연 소자의 복수단분 시프트시킬 것인지, 또는 종래와 같이 1단분만 시프트시킬 것인지를 지정한다.
지연 시프트 방향 지시 신는 øSE, øSO, øRE 및 øRO 및 시프트 단수 전환 신호 A는 도 2의 지연 제어 회로(15)에 공급된다.
도 5는 위상 비교부(25)의 회로 구성을 나타내는 회로도이다.
도 5의 위상 비교부(25)는 엣지 타이밍 비교 회로(30), 바이너리 카운터(60) 및 펄스 생성 회로(80)를 포함한다.
엣지 타이밍 비교 회로(30)는 NAND 회로(31~44), 인버터(45~48), NOR 회로(49) 및 AND 회로(50)를 포함한다. 바이너리 카운터(60)는 NAND 회로(61~68), 인버터(69~71)를 포함한다. 펄스 생성 회로(80)는 NAND 회로(81~86) 및 인버터(87~92)를 포함한다.
엣지 타이밍 비교 회로(30)는 입력 신호 S1 및 S2를 수신하고, 입력 신호 S1 및 S2중 어느 신호의 상승 엣지가 먼저인지를 판단한다. 입력 신호 S1 및 S2중 한쪽이 더미 클록 신호 d-i-clk에 대응하고 다른 한쪽이 클록 신호 c-clk에 대응한다.
입력 신호 S1의 상승 엣지가 입력 신호 S2의 상승 엣지에 앞선 경우, NAND 회로(31,32)로 구성된 래치는 각각 로우 및 하이의 출력 L1 및 L2를 갖는다. 또한, NAND 회로(33,34)에 의해 형성된 래치는 각각 로우 및 하이인 출력 L3 및 L4를 발생시킨다.
그 후, 입력 신호 S1 및 S2의 입력 신호 모두는 하이가 되어, NAND 회로(36)의 출력을 로우로 변화시킨다. 이것은 NOR 회로(49)가 소정의 시간 기간 동안 하이 출력을 발생시키도록 한다. NOR 회로(49)의 하이 출력은 NAND 회로(37~40)의 게이트를 개방시켜서, 래치 출력 L1~L4는 반전되고 NAND 회로(41~44)로 구성된 2개의 래치에 입력된다. 따라서, NAND 회로(41,42)로 구성된 래치는 각각 하이 및 로우인 øb 및 øc를 출력한다. 또한, NAND 회로(43,44)로 구성된 래치는 각각 하이 및 로우인 ød 및 øe를 출력한다.
이러한 방식으로 입력 신호 S1이 선행하는 엣지를 갖는 경우에는 펄스 발생 회로(80)의 NAND 회로(81)가 그 출력을 로우로 변화시킨다.
입력 신호 S2의 상승 엣지가 입력 신호 S1의 상승 엣지보다 충분히 선행하는 경우, 래치 출력 øb 및 øc는 각각 로우 및 하이가 되고, 또한 래치 출력 ød 및 øe는 각각 로우 및 하이가 된다. 따라서, 이러한 경우 펄스 생성 회로(80)의 NAND 회로(82)는 그 출력을 로우로 변화시킨다.
입력 신호 S2의 상승 엣지가 입력 신호 S1의 상승 엣지보다 약간 앞선 경우, NAND 회로(33,34)로 구성된 래치는 NAND 회로(35)와 인버터(48)에 의해 유도된 신호 지연으로 인해 각각 로우 및 하이인 출력 L3 및 L4를 발생시킨다. 이러한 경우, 래치 출력 øb 및 øc는 각각 로우 및 하이가 되는 반면, 래치 출력 ød 및 øe는 각각 하이 및 로우가 된다. 따라서, NAND 회로(81,82)는 그 출력이 변화하지 않고, 이들 출력은 하이 레벨을 유지한다.
이와 같이, 입력 신호 S1과 입력 신호 S2 사이의 상승 엣지의 타이밍차가 매우 적으면, 즉 상승 엣지가 동일한 타이밍을 갖는 것으로 간주되면, 도 5의 위상 비교부(25)는 출력을 발생시키지 않는다.
바이너리 카운터(60)는 엣지 타이밍 비교 회로(30)의 NAND 회로(36)로부터의 신호를 수신하면, 이 신호를 1/2로 분주한다. 바이너리 카운터(60)는 인버터(71)로부터의 분주 신호 D1을 출력하고, 인버터(70)로부터 분주 신호 D2를 출력한다. NAND 회로(36)로부터의 신호는 입력 신호 S1 및 S2와 동일한 주기를 갖는다. 이 때문에, 바이너리 카운터(60)로부터 출력된 분주 신호 D1은 예컨대, 입력 신호의 짝수번째의 주기 동안 하이가 된다. 이 경우, 분주 신호 D2는 홀수번째의 주기 동안 하이가 된다.
펄스 생성 회로(80)에서, NAND 회로(81)의 출력은 전술한 바와 같이, 입력 신호 S1이 입력 신호 S2보다 선행하는 경우에는 로우가 된다. 반면, 입력 신호 S2가 충분히 선행하는 경우에는 NAND 회로(82)의 출력이 로우가 된다.
입력 신호 S1이 선행하는 경우, NAND 회로(81)의 출력은 인버터(87)에 의해 반전되고, NAND 회로(83,84)에 하이 신호로서 공급된다. NAND 회로(83)는 분주 신호 D1을 더 수신하고, NAND 회로(84)는 분주 신호 D2를 더 수신한다. 그러므로, 이 경우 펄스 생성 회로(80)가 신호 øSE 또는 신호 øSO로서 교대로 하이 펄스를 생성한다.
입력 신호 S2가 충분히 선행하는 경우에는, NAND 회로(82)의 출력이 인버터(88)에 의해 반전되고, NAND 회로(85,86)에 하이 신호로서 공급된다. NAND 회로(85)는 분주 신호 D1을 더 수신하고, NAND 회로(86)는 분주 신호 D2를 더 수신한다. 그러므로, 이 경우 펄스 생성 회로(80)는 신호 øRO 및 øRE로서 하이 신호를 교대로 생성한다.
엣지 타이밍 비교 회로(30)의 AND 회로(50)는 신호 øc 및 ød를 그 2개의 입력으로서 수신한다. 전술된 바와 같이, 엣지 타이밍 비교 회로(30)가 2개의 신호 사이의 타이밍 차를 비교하고, 이들 2개의 신호 사이의 타이밍 차가 소정의 범위내인 경우에는, 신호 øc 및 ød는 모두 하이가 된다. 이것은 클록 신호가 동기한 상태임을 나타낸다.
따라서, 엣지 타이밍 비교 회로(30)에서 신호 신호 øc 및 ød를 수신하는 AND 회로(50)는 클록 신호가 동기한 상태일 때 로크 신호 JST로서 하이 신호를 발생시킨다.
도 6은 지연 제어 전환 회로부(26)의 회로 구조를 나타내는 회로도이다. 도 7의 (a)~(l)은 지연 제어 전환 회로부(26)의 동작을 나타내는 타이밍도이다.
도 6에 도시된 것과 같은 지연 제어 전환 회로부(26)는 NOR 회로(201~204), NAND 회로(205~211) 및 인버터(212~215)를 포함한다. NAND 회로(205,206)는 함께 래치 L1를 구성하고, NAND 회로(307,208)는 함께 래치 L2를 구성한다. 또한, NAND 회로(210,211)는 함께 래치 L3를 구성한다. 래치 L1은 지연 시프트 방향 지시 회로 신호 øSE 또는 øSO로서 하이 펄스가 공급되면 신호 S1을 하이로 래치한다. 래치 L2는 지연 시프트 방향 지시 신호 øRE 또는 øRO로서 하이 펄스가 공급되면 신호 R1을 하이로 래치한다. L3는 전환 신호 K로서 로우 펄스가 공급되면 지연량을 복수단 시프트시키는 멀티 시프트 방식을 실행하기 위하여 신호 C를 하이로 래치한다.
이하, 도 6 및 도 7의 (a)~(l)을 참조하여 지연 제어 전환 회로부(26)의 동작을 설명한다.
초기 상태에 있어서, 래치 L1 및 L2는 출력 S1 및 R1을 로우로 유지하고 있다. 따라서, NAND 회로(209)로부터 출력된 신호 SR은 하이이다. 또한 초기 상태에 있어서, 래치 L3는 출력 C를 로우 레벨로 유지하고 있다. 전환 신호 K의 로우 펄스가 래치 L3에 공급되면, 래치 L3는 출력 C를 하이로 래치한다. 이것에 의해, 신호 B는 로우가 되고, NOR 회로(204)의 출력인 시프트 단수 전환 신호 A는 하이가 된다. 이 시프트 단수 전환 신호 A의 하이 레벨은 멀티 시프트 방식이 사용됨을 나타낸다.
지연 시프트 방향 지시 신호 øSE(øSO)가 입력되면, 래치 L1은 출력 S1을 하이로 래치한다. 지연 시프트 방향 지시 신호 øSE 및 øSO가 공급되는 동안은 동기한 상태에 도달할 때까지 가능한 빠르게 증가되어야 하기 때문에, 멀티 시프트 방식의 사용을 나타내는 시프트 단수 전환 신호 A는 하이 레벨에서 유지된다. 즉, 지연 시프트 방향 지시 신호 øSE 및 øSO가 공급되는 한, 멀티 시프트 방식이 실행된다.
지연량이 동기한 상태를 위한 적절한 지연량을 초과한 경우(멀티 시프트 방식의 복수단 시프트가 동기한 상태를 위한 적절한 지연량을 초과한 지연량이 될 수 있다), 지연 시프트 방향 지시 신호 øRE(또는 øRO)가 지연을 감소시키기 위해 공급되어 매우 큰 지연량을 역으로 보상한다. 이 지연 시프트 방향 지시 신호 øRE(또는 øRO)가 공급되면, 래치 L2는 출력 R1을 하이로 래치한다. 따라서, NAND 회로(209)의 출력 SR이 로우로 변화하여 래치 L3의 상태가 반전된다. 즉, 래치 L3의 출력 C가 로우로 되돌아간다. 이 후, 지연 소자(인버터)(212~215)의 총 지연량에 대응하는 시간 기간이 경과한 후, 신호 B가 하이로 되돌아간다. 따라서, 시프트 단수 전환 신호 A는 로우로 되돌아간다.
즉, 지연량이 멀티 시프트 방식으로 인해 지나치게 커져서, 지연량을 감소시킬 필요가 있으면, 시프트 단수 전환 신호 A는 싱글 시프트 방식을 채택하도록 로우로 변화된다. 여기에서, 래치 L1 및 L2는 시프트 단수 전환 신호 A가 로우가 되면 초기 상태로 설정된다.
이와 같이, 멀티 시프트 방식은 지연량이 동기한 상태에 근접하게 될 때까지는 가능한 빠르게 지연량을 시프트하도록 채용되고, 지연량이 동기한 상태에 근접하게 도달한 후에는, 지연량을 1단씩 시프트하도록 싱글 시프트 방식이 채용된다. 이것에 의해, 비교적 짧은 시간 기간 내에 DLL 회로의 확실한 동기한 상태를 성립할 수 있다.
도 6에 도시된 바와 같이, 로크 신호 JST는 NOR 회로(204)의 2개의 입력중 한쪽의 입력에 공급되고 있다. 그러므로, 동기한 상태가 멀티 시프트 방식을 통해 정확히 달성된다면, 로크 신호 JST의 하이로의 변화는 NOR 회로(204)로부터 출력된 시프트 단수 전환 신호 A를 로우로 되돌림으로써 싱글 시프트 방식으로 전환될 수 있다.
도 8은 지연 제어 회로(15)의 회로 구성의 일부를 나타내는 회로도이다. 도 9는 지연 제어 회로(15)의 회로 구성의 나머지 부분을 도시하는 회로도이다. 지연 제어 회로(15)는 지연 시프트 방향 지시 신호 øSE, øSO, øRE 및 øRO와, 위상 비교 회로(14)로부터의 시프트 단수 전환 신호 A를 수신하고, 가변 지연 회로를 제어하는데 사용되는 신호 TCI~TC8를 생성한다.
도 8에 도시된 지연 제어 회로(15)는 인버터(120), NOR 회로(121-1~121-8), 인버터(122-1~122-8), NAND 회로(123-1~123-8), NMOS 트랜지스터(124-1~124-8), NMOS 트랜지스터(125-1~125-8), NMOS 트랜지스터(127-1~127-8), NMOS 트랜지스터(128-1~128-8) 및 NMOS 트랜지스터(129-1~129-8)를 포함한다.
도 9에 도시된 지연 제어 회로(15)는 NMOS 트랜지스터(130-1∼130-8), NMOS 트랜지스터(131-1∼131-8), NMOS 트랜지스터(132-1∼132-4), NMOS 트랜지스터(133-1∼133-4), NMOS 트랜지스터(134-1∼134-4) 및 NMOS 트랜지스터(135-1∼135-4)를 포함한다. 도 9에 도시된 회로 부분에서 출력되는 신호 N1∼N16은 도 8에 도시된 회로 부분에 공급된다.
도 8 및 도 9에는 가변 지연 회로의 지연 소자열 8단분에 해당하는 구성만이 도시되어 있다. 실제로, 예컨대 256단의 지연 소자열을 이용한다면, 도 8 및 도 9에 도시된 구성이, 지연 제어 회로의 256단을 제공하도록 도면의 왼쪽으로 반복된다.
도 8을 참조하면, 시프트 단수 전환 신호 A가 로우인 경우, 즉 싱글 시프트 방식으로 동작하는 경우를 설명한다.
이 경우, 인버터(120)의 출력은 시프트 단수 전환 신호 A를 입력으로 수신하기 때문에, 하이가 된다. NMOS 트랜지스터(128-1∼128-8) 및 NMOS 트랜지스터(129-1∼129-8)는 모두 온이 된다. 따라서, NMOS 트랜지스터(130-1∼130-8) 및 NMOS 트랜지스터(131-1∼131-8)가 모두 오프 상태가 되기 때문에, 신호 N1∼N16은 도 8의 회로 동작에 영향을 주지 않는다.
도 8에 있어서, 리셋 신호 R이 로우가 되면, 지연 제어 회로(15)는 리셋된다. 즉, 리셋 신호 R이 로우가 되면, NAND 회로(123-1∼123-8)의 출력이 하이가 되고, 인버터(122-1∼122-8)의 출력이 로우가 된다. 각 하나의 NAND 회로(123-1∼123-8)와 대응하는 하나의 인버터(122-1∼122-8)로 이루어진 각 쌍은 쌍중 한쪽 소자가 다른쪽 소자의 출력을 입력으로서 수신하므로써 래치를 형성한다. 따라서, 상기 리셋 신호 R로 설정된 초기 상태는 리셋 신호 R이 하이로 되돌아가더라도 유지된다.
이 초기 상태에서는 도 8에 도시된 바와 같이, NOR 회로(121-1)의 출력 TC1은 하이이고, 나머지 NOR 회로(121-2∼121-8)의 출력 TC2∼TC8은 로우이다. 즉, 출력 TC1∼TC8중 출력 TC1만이 하이이다.
위상 조정 대상의 신호에 관해서 지연량을 크게 할 필요가 있는 경우에는, 신호선 A 및 B에 교대로 하이 펄스를 공급한다. 신호 øSE의 하이 펄스가 신호선 A에 공급되면, NMOS 트랜지스터(124-1)가 온이 된다. 이 때 NMOS 트랜지스터(126-1)가 온이기 때문에, NAND 회로(123-1)의 출력이 접지로 접속되어, 강제적으로 하이에서 로우로 변화된다. 따라서 인버터(122-1)의 출력은 하이가 되고, 이 상태가 NAND 회로(123-1)와 인버터(122-1)로 이루어지는 래치에 유지된다. 이 때 출력 TC1은 하이에서 로우로 변화하고, 출력 TC2는 로우에서 하이로 변화한다. 따라서 이 상태에서는, 출력 TC2만이 하이가 된다.
이어서 신호 øSO의 하이 펄스가 신호선 B에 공급되면, NMOS 트랜지스터(124-2)가 온이 된다. 이 때 NMOS 트랜지스터(126-2)는 이미 온으로 되어 있기 때문에, NAND 회로(123-2)의 출력이 접지로 접속되어, 강제적으로 하이에서 로우로 변화되고, 그에 따라 인버터(122-2)의 출력은 하이가 된다. 이 상태는 NAND 회로(123-2)와 인버터(122-2)로 구성되는 래치에 의해 유지된다. 그 결과, 출력 TC2는 하이에서 로우로 변화하고, 출력 TC3은 로우에서 하이로 변화한다. 따라서 이 상태에서는, 출력 TC3만이 하이가 된다.
전술한 바와 같이, 신호선 A 및 B에 교대로 하이 펄스를 공급함으로써, 출력 TC1 내지 TC8중에, 1개만 하이인 출력의 위치를 하나씩 오른쪽으로 시프트시킬 수 있다.
지연량을 1단씩 작게 할 필요가 있는 경우에는, 신호선 C 및 D에 교대로 øRE 및 øRO의 하이 펄스를 공급한다. 이 경우의 동작은, 전술한 동작과 반대이기 때문에, 상세한 설명은 생략한다. 이렇게하여 생성된 출력 신호 TC1∼TC8을 가변 지연 회로(더미 가변 지연 회로를 포함)에 공급함으로써, 위상 조정 대상인 신호의 지연량을 지연 소자의 1단씩 조정할 수 있다.
이어서 도 8 및 도 9를 참조하여, 시프트 단수 전환 신호 A가 하이인 경우, 즉, 멀티 시프트 방식이 실행되는 경우를 설명한다.
시프트 단수 전환 신호 A가 하이인 경우, 도 8에 도시된 NMOS 트랜지스터(128-1∼128-8) 및 NMOS 트랜지스터(129-1∼129-8)는 모두 오프 상태가 되기 때문에, 신호선 A 내지 D에 하이 펄스가 공급되더라도 회로 동작에는 영향을 주지 않는다. 또한 도 9에 도시된 NMOS 회로(130-1∼130-8) 및 NMOS 회로(131-1∼131-8)이 모두 온이기 때문에, 신호 N1∼N16이 도 8의 제어 신호 TC1∼TC8이 결정하는 중요한 인자가 된다.
전술한 바와 같은 방식에서, 리셋 신호 R이 로우로 설정되면, 지연 제어 회로(15)는 리셋된다. 리셋 동작 직후의 초기 상태에서는, NOR 회로(121-1)의 출력 TC1은 하이이고, NOR 회로(121-2∼121-8)의 출력 TC2∼TC8은 각각 로우이다. 즉, 출력 TC1∼TC8 중 출력 TC1만이 하이이다.
위상 조정 대상의 신호에 대해서 지연량을 크게 할 필요가 있는 경우에는, 신호선 E 및 F에 교대로 하이 펄스를 공급한다. 신호 øSE의 하이 펄스가 신호선 E에 공급되면, NMOS 트랜지스터(132-1)가 온이 된다. 이 때 NMOS 트랜지스터(134-1)가 온 상태이기 때문에, 신호 N1 및 N3이 접지로 접속되고, 그에 따라 NAND 회로(123-1,123-2)의 출력이 접지로 접속되어, 강제적으로 하이에서 로우로 변화되어 진다. 또한, 인버터(122-1,122-2)의 출력은 하이가 된다. 결과적으로, 출력 TC1는 하이에서 로우로 변화하고, 출력 TC3은 로우에서 하이로 변화한다. 따라서 이 상태에서는, 출력 TC3만이 하이가 된다.
신호 øSO의 하이 펄스가 신호선 F에 공급되면, NMOS 트랜지스터(132-2)가 온이 된다. 이 때 NMOS 트랜지스터(134-2)가 이미 온 상태로 되어 있기 때문에, 신호 N5 및 N7이 접지로 접속되고, 그에 따라 NAND 회로(123-3,123-4)의 출력은 접지로 접속되어, 강제적으로 하이에서 로우로 변화되어 진다. 또한, 인버터(122-3, 122-4)의 출력은 하이가 된다. 결과적으로, 출력 TC3은 하이에서 로우로 변화하고, 출력 TC5가 로우에서 하이로 변화한다. 따라서 이 상태에서는, 출력 TC5만이 하이가 된다.
이와 같이, 신호선 E 및 F에 하이 펄스를 교대로 공급함으로써, 출력 TC1∼TC8 중에, 1개만 하이인 출력의 위치를 오른쪽으로 2단씩 시프트시킬 수 있다.
지연량을 한 번에 2단씩 작게 할 필요가 있는 경우에는, 신호선 G 및 H에 교대로 øRE 및 øRO의 하이 펄스를 공급한다. 이 경우의 동작은, 상술한 동작과 반대이기 때문에, 상세한 설명은 생략한다. 이러한 방식으로 생성된 제어 신호 TC1 내지 TC8을 가변 지연 회로(더미 가변 지연 회로를 포함)에 공급함으로써, 위상 조정 대상인 신호의 지연량을 한 번에 2단씩 조정할 수 있다.
전술된 바와 같이, 도 8 및 도 9에 도시된 지연 제어 회로(15)는 제어 신호 TC1 내지 TC8 중에 하나만 하이인 신호의 위치를 제어하여, 그 위치를 싱글 시프트 방식일 때에는 한 번에 1단씩 오른쪽 또는 왼쪽으로 시프트하고, 멀티 시프트 방식일 때에는 2단씩 오른쪽 또는 왼쪽으로 시프트할 수 있다.
도 10는 가변 지연 회로의 회로 구성을 도시하는 회로도이다. 가변 지연 회로(12) 및 더미 가변 지연 회로(16)는 도 10에 도시된 것과 동일한 회로 구성을 가진다. 도 10에 도시되는 것은 지연 소자열 8단으로 구성된 것이며, 실제로는 예컨대, 256단으로 구성될 수 있다.
도 10의 가변 지연 회로는 복수의 인버터(201), 복수의 인버터(202), 복수의 인버터(203), 복수의 NAND 회로(204) 및 복수의 NAND 회로(205)를 포함한다. 어느 하나의 인버터(203)와 대응하는 하나의 NAND 회로(205)는 1단의 지연 소자를 구성하여, 복수의 인버터(203)와 복수의 NAND 회로(205)는 복수 지연단을 가진 지연 소자열을 구성한다. 각 NAND 회로(204)에 공급되는 제어 신호 TC1∼TC8은 1개만이 하이이고 나머지는 로우인 신호이다.
입력 신호 SI는 복수의 인버터(201)를 통해, 복수의 NAND 회로(204)에 공급된다. 입력 신호 SI는 제어 신호 TC1∼TC8 중 하이인 신호를 수신하는 NAND 회로(204)를 통해, 복수의 인버터(203)와 복수의 NAND 회로(205)로 구성되는 지연 소자열로 입력된다. 입력 신호 SI는 지연 소자열을 전파하여, 복수의 인버터(202)를 통과한 후에 출력 신호 SO로서 출력된다. 따라서, 제어 신호 TC1∼TC8중 하나만 하이인 신호의 위치에 따라서, 입력 신호 SI가 통과하는 지연 소자의 단수가 다르게 된다. 이 위치를 제어함으로써, 입력 신호 SI를 어느 정도 지연시킬 것인지를 조정할 수 있다.
싱글 시프트 방식이 실행될 때에는, 제어 신호 TC1∼TC8 중에 1개만 하이인 신호의 위치가 한 번에 1단씩 시프트된다. 따라서 지연량은 지연 소자 1단분씩 조정될 수 있다. 또한, 멀티 시프트 방식인 경우에는 제어 신호 TC1∼TC8 중에 1개만 하이인 신호의 위치가 한 번에 2단씩 시프트된다. 따라서 지연량은 지연 소자 2단분씩 조정될 수 있다.
또 전술한 실시예에서는 멀티 시프트 방식인 경우에 지연량을 지연 소자 2단분씩 조정하는 구성으로 하였다. 그러나, 1회의 시프트 지연량을 지연 소자의 2단분 이상으로 설정하는 것도 용이하다. 예컨대 3단분씩 지연량을 변화시키는 경우에, 도 9의 회로는 신호 N1이 접지에 접속되었을 때에, 신호 N3 및 N5가 동시에 접지에 접속되는 것 같이, 약간 변형될 수 있다. 또한 4단분씩 지연량을 변화시킬 필요가 있을 경우에는, 신호 N1이 접지에 접속되었을 때에, 신호 N3, N5 및 N7이 동시에 접지로 접속되는 것 같은 회로 구성으로 하면 좋다.
이하, 본 발명의 다른 실시예가 설명된다. 본 발명이 해결하고자 하는 문제를 명확히 하기 위해 이들 문제를 먼저 기술한다.
본 발명은 외부로부터 공급되는 외부 클록 신호의 위상을 조정하여 소정의 위상만큼 지연시킨 내부 클록 신호를 출력하는 DLL(Delay Locked Loop) 회로 등의 클록 위상 조정 회로를 구비한 반도체 장치에 관한 것이다. 더욱 상세히 말하자면, 본 발명은 회로 특성, 주위 온도, 또는 전원 전압 등의 변동에 관계없이 외부 클록 신호에 대하여 소정의 위상 타이밍에서 정확하게 데이터를 수신하고 출력하는 기능을 구비한 반도체 장치에 관한 것이다. 이를 위해, 외부 클록 신호에 대하여 소정수의 클록 주기 예컨대, 1 클록 주기분만큼 지연시킨 내부 클록 신호를 생성하고, 다이나믹 랜덤 액세스 메모리와 같은 디바이스에 데이터를 입력할 때 이 데이터를 동기시키는데 이용된다.
통상, 반도체 집적 회로(LSI)는 외부로부터의 입력 신호로서 데이터를 수신하고, 이 수신된 데이터에 따른 적절한 처리 동작을 수행하여 원하는 데이터를 출력한다. 일반적으로, 범용의 LSI에서는 회로 특성, 주위 온도, 또는 전원 전압 등의 변동에 관계없이 안정된 데이터 출력을 달성하기 위해서는, 입력 데이터의 타이밍과 관련된 중요한 인자로서 데이터 출력 타이밍을 요한다. 이를 위해, 사양의 부분으로서 데이터 출력 타이밍을 규정하는 것이 필수적이다. 예컨대, DRAM에서는, 어드레스 신호의 최대 주파수, 어드레스 신호의 엣지 타이밍과 관련된 데이터 출력 타이밍이나, 데이터를 기록하기 위한 데이터 셋업 시간 등이 미리 규정되어 있다.
최근, 컴퓨터 시스템에 있어서의 CPU(중앙 처리 장치)에 사용되는 클록 신호의 고속화, 또는 다른 여러 가지의 전자 회로의 처리 속도의 고속화에 수반하여, CPU내의 주기억 장치나 인터페이스 장치도 더 고속으로 동작하도록 요망되고 있다. 현재, 클록 신호가 100MHz 이상의 CPU도 출현하고 있지만, 주기억 장치로서 널리 사용되는 범용의 DRAM은 현행의 CPU의 클록 신호보다도 1자리수 빠른 액세스 속도나 데이터 전송 속도로 동작시킬 필요가 있다. 이에 따라, 100MHz 이상의 클록 속도를 능가하는 데이터 전송 속도를 가능하게 하는 싱크로너스 DRAM(통상, SDRAM이라 약식 기재된다) 등의 새로운 DRAM이 여러가지 제안되어져 있다.
이러한 고속으로 동작하는 SDRAM 등의 새로운 DRAM에 있어서는, 외부로부터 입력되는 고속의 외부 클록 신호에 대하여 정확한 위상 타이밍으로 데이터의 입출력을 행할 필요가 있다. 이 때문에, 통상은 외부 클록 신호의 위상을 조정하여 외부 클록 신호로부터 내부 클록 신호를 획득하는 기능을 갖는 DLL 회로 등의 클록 위상 조정 회로를 DRAM에 제공한다. 이 클록 위상 조정 회로에서 생성된 내부 클록 신호의 위상과, DRAM에 입력되는 데이터의 위상을 동기시키도록 하고 있다.
도 11은 상기와 같은 기능을 구비한 종래의 클록 위상 조정 회로를 구비한 반도체 장치의 구성을 도시하는 회로 블록도이다.
도 11에 도시한 종래의 클록 위상 조정 회로는 외부로부터 입력 버퍼(800)를 통해 입력되는 외부 클록 신호 CLK에 적절한 지연량을 부여하여 소정의 위상만큼 지연시킨 내부 클록 신호를 생성하기 위한 제1 가변 지연 회로(210) 및 제2 가변 지연 회로(220)를 포함한다. 또한, 클록 위상 조정 회로는 상기 외부 클록 신호 CLK의 위상과 제2 가변 지연 회로(220)로부터 더미 데이터 출력 버퍼(290) 및 더미 입력 버퍼(280)를 통해 공급되는 신호의 위상을 비교하는 위상 비교 회로(300)와, 이 위상 비교 회로부(300)에 의한 위상 비교 결과에 기초하여, 제1 및 제2 가변 지연 회로(210, 220)의 지연량을 결정하는 지연 제어 회로(400)를 포함한다.
더욱 상세히 설명하면, 외부 클록 신호 CLK는 입력 버퍼(800)에 의해 소정의 전압 레벨까지 증폭된 후에, 제1 가변 지연 회로(210) 및 제2 가변 지연 회로(220)에 공급된다. 또, 입력 버퍼(800)로부터의 외부 클록 신호 CLK는 위상 비교 회로(300)에 제1 입력 신호로서 공급된다.
위상 비교 회로(300)의 입력측에 있어서 입력 버퍼(800)에 의한 외부 클록 신호 CLK의 위상 지연을 상쇄하기 위해서, 더미 입력 버퍼(280)가 제공되어 있다. 더욱이, 제1 가변 지연 회로(210)에 의해 생성된 내부 클록 신호에 동기하여 데이터 DATA를 출력할 때 데이터 출력 버퍼(900)에 의한 내부 클록 신호의 위상 지연을 상쇄하기 위해서, 더미 데이터 출력 버퍼(290)가 제공되어 있다. 그러므로, 제2 가변 지연 회로(220)에 입력된 외부 클록 신호 CLK는 더미 데이터 출력 버퍼(290) 및 더미 입력 버퍼(280)를 통해 위상 비교 회로(300)에 제2 입력 신호로서 공급되게 된다.
이 위상 비교 회로(300)는 상기 제1 입력 신호와 제2 입력 신호를 위상에 관해서 비교하고, 이들 2개의 입력 신호의 위상의 비교 결과를 지연 제어 회로(400)에 공급한다. 이 지연 제어 회로(400)는 외부 클록 신호 CLK와 내부 클록 신호간의 위상차가 소정의 클록 주기분, 예컨대 1 클록 주기(360。)가 되도록, 제1 및 제2 가변 지연 회로(210,220)의 지연량을 선택한다. 이 결과, 제1 가변 지연 회로(210)에 입력된 외부 클록 신호 CLK는 지연 제어 회로(400)에 의해 조정된 지연량을 갖는 신호로서 데이터 출력 버퍼(900)에 공급된다. 이 데이터 출력 버퍼(900)는 제1 가변 지연 회로(210)로부터 공급된 내부 클록 신호에 동기하여 데이터 DATA를 수취하고, 출력 신호 OUT로서 반도체 장치의 외부로 출력한다.
종래의 클록 위상 조정 회로를 갖는 반도체 장치에 있어서는, 외부 클록 신호와 내부 클록 신호간의 위상차가 소정의 클록 주기분, 예컨대, 360도가 될 때까지(즉, 록 온의 상태가 될 때까지) 제1 및 제2 가변 지연 회로(210, 220)의 지연량을 1단씩 변화시킴으로써, 외부 클록 신호의 위상을 조정하고 있다. DRAM 등이 통상의 동작 모드로 되어 있는 경우 즉, 활성 상태에 있는 경우에는, 회로 특성이나 전원 전압 또는 주위 온도의 변화에 의한 외부 클록 신호의 클록 주기의 변동이 작기 때문에, 지연량을 1단씩 변화시키는 방식에 의해 외부 클록 신호의 위상을 조정하여도 문제는 생기지 않는다. 그렇지만, 하기의 (1) 및 (2)의 경우에는 동기한 상태를 달성하기 위해 적절한 지연량으로 설정할 때까지 많은 시간이 필요하게 되고, 데이터의 판독/기록 등의 실제의 동작이 개시되기까지 시간이 증대한다고 하는 문제가 발생한다.
(1) 전원 투입시
전원 투입시에는, 가변 지연 회로의 지연량을 초기 상태로 리셋한 후, 외부 클록 신호에 대한 위상 조정을 행하도록 하고 있다. 이 때문에, 가변 지연 회로가 동기한 상태가 될 때까지 많은 시간이 걸린다.
(2) 동작 모드의 전환시(예컨대, 대기 모드로부터의 복귀시)
DRAM 등이 대기 모드로 되어 있을 때는, 소비 전력을 절감하기 위해서 외부 클록 신호의 클록 주파수를 낮게 하거나 전원 전압을 저하시키고 있다. 이 때문에, 대기 모드에서 가변 지연 회로의 지연량은 통상의 활성 상태에서 사용되는 지연량에서 크게 벗어나 있다. 이 때문에, 상기 대기 모드로부터 복귀할 때에는 가변 지연 회로가 동기한 상태가 될 때까지 많은 시간이 걸린다.
따라서, 전원 투입시 또는 대기 모드로부터의 복귀시와 같이, DRAM 등이 통상의 동작 모드로 되어 있지 않은 경우라도, 가변 지연 회로 등의 지연량을 조정하여 동기한 상태로 될 때까지 필요한 시간 기간을 종래보다도 단축할 수 있는 반도체 장치가 요망되고 있다.
도 12는 본 발명의 원리에 따른 구성을 도시하는 블록도이다. 여기서는, 위상 조정 회로를 구비한 반도체 장치의 구성을 간략화하여 도시한다.
상기 문제점을 해결하기 위해서, 도 12에 도시한 본 발명의 반도체 장치는 외부로부터 공급되는 외부 클록 신호 CLK의 위상을 조정하여 내부 클록 신호를 생성하는 클록 위상 조정 회로(1001)를 구비하고 있다.
이 클록 위상 조정 회로(1001)는 외부 클록 신호 CLK의 지연량(더 상세히는, 클록 입력 회로(1008)에 의한 제1 클록 입력 신호 CLK1의 지연량)을 선택하고, 외부 클록 신호 CLK를 지연시켜 내부 클록 신호로서 출력하는 지연 회로(1002)를 포함한다. 또한, 클록 위상 조정 회로(1001)는 외부 클록 신호 CLK와 내부 클록 신호에 응답하는 신호를 위상에 대해 비교하는 위상 비교 회로(1003)와, 이 위상 비교 회로(1003)에 의한 위상 비교 결과에 기초하여, 지연 회로(2)의 지연량을 제어하는 지연 제어 회로(1004)와, 외부 클록 신호 CLK의 소정의 주기분에 해당하는 지연량을 측정하고, 이 지연량의 측정 결과를 상기 지연 제어 회로(1004)에 공급하는 클록 주기 측정부(1005)를 포함한다.
지연 제어 회로(1004)는 위상 비교 회로(1003)에 외부 클록 신호 CLK가 공급되는 기간 동안에, 외부 클록 신호 CLK의 소정의 주기분에 해당하는 지연량을 지연 회로(1002)에 설정한다.
바람직하게, 본 발명의 반도체 장치는, 이 반도체 장치의 전원 투입시부터 소정의 시간 기간동안 위상 비교 회로(1003)에의 외부 클록 신호 CLK의 공급을 정지시키고, 외부 클록 신호 CLK의 소정의 클록 주기분에 해당하는 지연량의 측정 결과를 지연 제어 회로(1004)에 공급하는 것을 가능하게 하는 클록 위상 조정 회로 제어부(1006)를 포함한다.
또한, 본 발명의 반도체 장치는, 이 반도체 장치의 동작 모드의 전환시부터 소정의 시간 기간동안 위상 비교 회로(1003)에의 외부 클록 신호 CLK의 공급을 정지시키고, 외부 클록 신호 CLK의 소정의 클록 주기분에 해당하는 지연량의 측정 결과를 상기 지연 제어 회로(1004)에 공급하는 것을 가능하게 하는 클록 위상 조정 회로 제어부(1006)를 포함한다.
더욱 상세히 설명하면, 클록 위상 조정 회로(1001)의 입력측에는, 입력 버퍼(800)(도 11)와 거의 동일한 기능을 가지는 클록 입력 회로(1008)가 제공되어 있다. 또한, 클록 위상 조정 회로(1001)의 입력측에는 데이터 출력 버퍼(900)(도 11)와 거의 동일한 기능을 가지는 데이터 출력 회로(1009)가 제공되어 있다. 위상 비교 회로(1003)에 외부 클록 신호 CLK의 공급되고 있는 동안, 클록 입력 회로(1008)는 외부 클록 신호 CLK를 소정의 레벨이 될 때까지 증폭하고, 제1 클록 입력 신호 CLK1로서 출력한다. 이 제1 클록 입력 신호 CLK1는 클록 위상 조정 회로(1001)내의 지연 회로(1002)에 공급됨과 동시에, 클록 위상 조정 회로 제어부(1006)를 통해 위상 비교 회로(1003)에 제1 입력 신호로서 공급된다(예컨대, 제2 클록 입력 신호 CLK2).
여기서는, 위상 비교 회로(1003)의 입력측에 있어서 클록 입력 회로(1008)에 의한 외부 클록 신호 CLK의 위상 지연을 상쇄하기 위하여, 더미 입력 회로(1018)가 제공되어 있다. 더욱이, 데이터 출력 회로(1009)에 의한 내부 클록 신호의 위상 지연을 상쇄하기 위하여, 더미 출력 회로부(1019)가 마련되어 있다. 그러므로, 지연 회로(1002)에 입력된 외부 클록 신호 CLK는 더미 출력 회로(1019) 및 더미 입력 회로부(1018)를 통해, 위상 비교 회로(1003)에 공급된다. 이 위상 비교 회로(1003)는 입력되는 2개의 입력 신호의 위상을 비교하고, 위상 비교 결과를 지연 제어 회로(1004)에 공급한다.
바람직하게, 본 발명의 반도체 장치는 이 반도체 장치의 전원을 투입한 직후에, 클록 주기 측정부(1005)에 의한 지연량의 측정 결과에 기초하여 외부 클록 신호 CLK의 위상 조정을 먼저 실행하고 이어서, 상기 위상 비교 회로(1003)에 의한 위상 비교 결과에 기초하여 외부 클록 신호 CLK의 위상 조정을 행한다.
또한, 본 발명의 반도체 장치는, 이 반도체 장치가 대기 모드로부터 복귀한 직후에, 클록 주기 측정부(1005)에 의한 상기 지연량의 측정 결과에 기초하여 외부 클록 신호 CLK의 위상 조정을 실행하고 이어서, 위상 비교 회로(1003)에 의한 위상 비교 결과에 기초하여 외부 클록 신호 CLK의 위상 조정을 행한다.
요약하면, 본 발명의 반도체 장치에 있어서는, 클록 주기 측정부(5) 및 클록 위상 조정 회로 제어부(1006)가 종래의 구성에 추가하여 제공된다. 이 클록 위상 조정 회로 제어부(1006)는 반도체 장치의 전원 투입시부터 일정 기간, 또는 대기 모드로부터의 복귀와 같은 반도체 장치의 동작 모드의 전환시부터 일정 기간 동안, 지연 회로(1002) 및 위상 비교 회로(1003)로의 외부 클록 신호 CLK의 공급을 정지하고, 클록 주기 측정용 제어 신호 Ss를 외부 클록 신호 CLK에 동기하여 클록 주기 측정부(1005)에 공급한다. 이 클록 주기 측정용 제어 신호 Ss는, 외부 클록 신호의 소정의 클록 주기분에 해당하는 지연량의 측정 개시를 나타내는 스타트 신호 START, 상기 지연량의 측정 종료를 나타내는 스톱 신호 STOP 및 지연량의 측정 결과를 지연 제어 회로(1004)에 공급하기 위한 게이트 신호 GATE를 포함한다. 반도체 장치의 전원 투입의 타이밍, 또는 반도체 장치의 동작 모드의 전환 타이밍은 제어 신호 Sc에 의해 클록 위상 조정 회로 제어부(DLL 제어 회로)(1006)에 통지된다.
클록 주기 측정부(1005)는 반도체 장치의 전원 투입시부터 일정 기간, 또는 반도체 장치의 동작 모드의 전환시부터 일정 기간 동안, 외부 클록 신호 CLK의 소정의 주기분 예컨대, 1 클록 주기분에 해당하는 지연량을 측정하고, 이 지연량의 측정 결과를 지연 제어 회로(1004)에 공급한다. 이 동작은 클록 주기 측정 제어 신호 Ss에 응답하여 실행된다. 지연 제어 회로(1004)는 외부 클록 신호 CLK의 1클록 주기분에 해당하는 지연량을 지연 회로(1002)에 설정한다. 이러한 클록 주기 측정부(1005) 및 클록 위상 조정 회로 제어부(1006)의 동작에 의해, 전원 투입 직후 또는 반도체 장치의 동작 모드의 전환 직후에, 지연 회로의 지연량이 동기한 상태를 달성하는 데 필요한 지연량의 근방에 설정될 수 있다.
이리하여, 본 발명에서는 전원 투입시 또는 대기 모드로부터의 복귀시와 같이, DRAM 등이 활성 상태에 있지 않은 경우라도, 가변 지연 회로 등을 동기한 상태를 달성할 때까지 필요한 시간 기간을 종래보다도 대폭 단축할 수 있다.
이하, 첨부 도면을 참조하면서 본 발명의 바람직한 실시예를 설명한다.
여기서는, 본 발명의 바람직한 실시예의 구성 및 특징을 용이하게 이해할 수 있도록, 본 발명의 실시예가 적용되는 SDRAM의 구성 및 그 동작을 먼저 설명하기로 한다.
도 13은 본 발명의 반도체 장치가 적용되는 싱크로너스 DRAM의 개략적 구성을 도시하는 블록도이고, 도 14의 (a) 내지 (c)는 도 13의 싱크로너스 DRAM의 동작을 설명하기 위한 타이밍도이다.
도 13의 싱크로너스 DRAM(SDRAM)으로 이루어지는 반도체 칩은 클록 버퍼(1101), 커맨드 디코더(1102), 어드레스 버퍼/레지스터 및 뱅크 셀렉터(1103), I/O 데이터 버퍼/레지스터(1104), 제어 신호 래치(1105a,1105b), 모드 레지스터(1106), 열 어드레스 카운터(1107a,1107b) 및 DRAM 코어(1108a,1108b)로 구성되어 있다.
DRAM 코어(1108a,1108b)는 칩내의 메모리 영역을 구성하는 복수의 뱅크(예컨대, 뱅크 No.0, No.1)를 갖는 2048비트×2048비트 구성을 갖는다. 제어 신호 래치(1105a,1105b)는 이들 DRAM 코어(1108a,1108b)와 관련된 행 어드레스 제어 신호 RAS, 열 어드레스 신호 CAS 및 기록 인에이블 신호 WE와 같은 다양한 제어 신호를 기억한다. 모드 레지스터(106)는 SDRAM의 동작 모드를 특정하기 위한 것이다. 열 어드레스 카운터(107a,107b)는 열 어드레스를 카운트하여 데이터를 액세스하는 데 사용된다.
클록 버퍼(1101)는 클록 인에이블 신호 CKE에 응답하여 클록 신호(즉, 외부 클록 신호) CLK를 유지하고 이 신호를 다른 회로에 공급한다. 클록 신호 CLK는 싱크로너스 DRAM의 동작을 제어하기 위한 기준이 된다. 커맨드 디코더(1102)는 칩 선택 신호/CS, 행 어드레스 스트로브 신호/RAS, 열 어드레스 스트로브 신호/CAS 및 기록 인에이블 신호/WE 등의 각종 커맨드 신호를 디코드하고, 디코드된 신호를 상기 제어 신호 래치(1105a,1105b) 및 모드 레지스터(1106)에 공급한다. 어드레스 버퍼/레지스터 및 뱅크 셀렉터(1103)는 행 어드레스 및 열 어드레스를 포함하는 메모리 어드레스 신호 A0∼A10 및 뱅크 어드레스 신호 A11을 유지하고, 이들 신호를 모드 레지스터(1106), 열 어드레스 카운터(1107a,1107b) 및 DRAM 코어(1108a, 1108b)에 공급한다. I/O 데이터 버퍼/레지스터(104)는 각종 데이터 DQ(DQ0∼DQ7 및 DQM)를 유지하고 DRAM 코어의 I/O부에 공급한다.
도 13에 있어서, 칩 선택 신호/CS, 행 어드레스 스트로브 신호/RAS, 열 어드레스 스트로브 신호/CAS 및 기록 인에이블 신호/WE 등의 커맨드 신호는 동작 모드를 결정하는데 사용된다. 이들 커맨드 신호의 다양한 조합은 각종 커맨드를 특정한다. 이들 커맨드는 커맨드 디코더(1102)에 의해 디코드되고, 특정된 동작 모드에 따라서 각 회로를 제어하는데 사용된다. 또한, 상기 칩 선택 신호/CS, 행 어드레스 스트로브 신호/RAS, 열 어드레스 스트로브 신호/CAS 및 기록 인에이블 신호/WE는 제어 신호 래치(1105a,1105b)에 입력되고, 다음 커맨드가 입력될 때까지 현재의 커맨드 신호의 상태가 래치된다.
또, 메모리 어드레스 신호 A0∼A10 및 뱅크 어드레스 신호 A11은 어드레스 버퍼/레지스터 및 뱅크 셀렉터(1103)에 의해 증폭되어 각 뱅크의 로드(load) 어드레스로서 사용되는 동시에, 열 어드레스 카운터(1107a,1107b)의 초기값으로서 사용된다. DRAM 코어(1108a,1108b)로부터 판독된 신호는 I/O 데이터 버퍼/레지스터(1104)에 의해 증폭되고, 외부 클록 신호 CLK의 상승 엣지에 동기하여 출력된다. 데이터 입력에 대해서도 같은 동작이 행해지고, I/O 데이터 버퍼/레지스터(1104)에 입력된 데이터가 DRAM 코어(1108a,1108b)에 기억된다.
도 14의 (b)에 도시한 타이밍도에 있어서, 각종 제어 신호가 도 14의 (a)에 도시된 외부 클록 신호 CLK의 상승 엣지에 동기하여 DRAM 코어에 입력되어, 이 DRAM 코어에 기억된 데이터가 판독된다. 먼저, 메모리 코어 매트릭스의 행 어드레스(row address)가 DRAM 코어와 관련하여 선택된다. 그런 후, 소정의 시간 기간(행 어드레스 액세스 시간 tRCD)이 경과한 뒤에 열 어드레스(column address)가 선택되어 데이터 판독 동작이 개시된다.
더욱 상세히 설명하면, SDRAM으로부터 데이터를 독출하는 경우, 전술한 각종 커맨드 신호의 특정 조합을 선택함으로써 활성 커맨드(ACT)가 커맨드 노드에 입력되고, 어드레스 노드에는 행 어드레스가 입력된다. 이러한 커맨드 및 행 어드레스가 입력되면, SDRAM은 활성 상태가 되어 행 어드레스에 의해 지시된 워드선을 선택하고, 이 선택된 워드선 상의 셀 데이터를 비트선으로 출력한다. 이 비트선 상의 데이터는 센스 증폭기에 의해 증폭한다. 또한, 전술된 행 어드레스의 액세스의 동작에 대응하는 시간 기간(행 어드레스 액세스 시간 tRCD)이 경과한 뒤에, 판독 커맨드(READ) 및 열 어드레스를 입력한다. 열 어드레스에 따라서, 선택된 센스 증폭기의 데이터는 데이터 버스로 출력되어, 데이터 버스 증폭기에 의해 증폭된다. 이 데이터는 출력 버퍼에 의해 더욱 증폭되어 출력 노드로부터 데이터 DQ로서 출력된다.
이들 일련의 동작은 범용의 DRAM의 동작과 완전히 동일하지만, SDRAM의 경우, 열 어드레스에 관계하는 회로가 파이프라인 동작을 하도록 되어 있고, 판독된 데이터는 매사이클 연속하여 출력된다. 이로써, 데이터 전송 주기는 외부 클록 신호 CLK의 주기와 동일하게 된다.
SDRAM에 관련한 액세스 시간에는 3종류가 있다. 이들 3종류의 액세스 시간은 모두 외부 클록 신호 CLK의 상승 엣지를 기준으로 하여 정의된다. 도 14의 (a)∼(c)에 있어서, 행 어드레스 액세스 시간 tRAC는 행 어드레스 액세스에 관한 동작이 실행되는 동안의 시간 기간을 나타내고, 열 어드레스 액세스 시간 tCAC은 열 어드레스의 액세스에 관한 동작이 실행되는 동안의 시간 기간을 나타낸다. 또한, 클록 액세스 시간 tAC는 외부 클록 신호 CLK의 기준 타이밍에 대한 데이터 출력의 시간 지연을 나타내고 있다. SDRAM을 고속의 메모리 시스템에서 사용하는 경우, 커맨드 입력으로부터 데이터 출력까지의 시간 기간을 각각 나타내는 tRAC나 tCAC도 중요하지만, 데이터의 전송 속도를 높이기 위해서는 클록 액세스 시간 tAC도 중요하다.
더욱이, 도 14의 (a)∼(c)에 있어서, 출력 데이터 유지 시간 tOH는 데이터가 이전 사이클 또는 다음 사이클에 관해 유지되는 시간 주기를 가리킨다. 회로 특성의 격차, 온도 의존성 및 전원 전압 의존성으로 인해, tAC와 tOH는 일치하지 않고 어느 정도의 시간 폭을 가지게 된다. 이 시간 폭에 해당하는 시간 동안, 출력 노드로부터 출력되는 데이터는 유효하지 않다. 이와 같이 데이터가 유효하지 않은 시간 기간, 즉 데이터 비유효 시간은 어떠한 데이터가 출력될지 확실하지 않은 시간을 의미한다. 즉, 메모리 시스템은 동작을 위해 이 시간 주기를 사용할 수 없다.
이러한 데이터 비유효 시간은 SDRAM의 특성의 격차나 온도 및 전원 전압 등의 변화에 의해 변동하는 경향이 있다. 이러한 경우라도, 정확한 타이밍에서의 데이터의 적절한 출력은 데이터가 외부 클록 신호 CLK에 대하여 일정한 위상 관계로 출력될 때 달성될 수 있다. 즉, 클록 액세스 시간 tAC가 항상 일정할 것이 요구된다. 예컨대, 데이터의 출력이 내부 클록 신호의 상승 엣지에 동기하는 경우, 외부 클록 신호 CLK와 내부 클록 신호의 위상차는 항상 소정의 클록 주기분, 예컨대, 360도를 유지하여야 한다. 이를 달성하기 위해, 클록 위상 조정 회로(도 12 참조)의 지연 회로의 지연량을 설정할 필요가 있다.
도 15는 본 발명에 따른 일실시예의 구성을 도시하는 블록도이다. 이후, 전술한 구성 요소와 동일한 것에 대해서는, 동일한 참조 번호를 덧붙이고 그 설명을 생략한다.
도 15에 도시한 실시예에 있어서, DLL 회로(1010)가 도 12의 클록 위상 조정 회로(1001)로서 기능하도록 제공된다. DLL 회로(1010)는 외부 클록 신호 CLK의 지연량(위상)을 조정하여 소정 클록 주기분만큼 지연시킨 내부 클록 신호를 발생시킨다.
DLL 회로(1010)는 외부로부터 입력 버퍼(1080)를 통해 입력되는 외부 클록 신호 CLK(즉, 제1 입력 클록 신호 CLK1)를 적절히 지연시킴으로써 외부 클록 신호 CLK에 대해 소정의 위상 지연량을 가진 내부 클록 신호를 생성하는 제1 가변 지연 회로(1021) 및 제2 가변 지연 회로(1022)를 포함한다. 제1 가변 지연 회로(1021) 및 제2 가변 지연 회로(1022)는 도 12의 지연 회로(1002)에 해당한다. DLL 회로(1010)는 외부 클록 신호 CLK의 위상과, 제2 가변 지연 회로(1022)로부터 더미 데이터 출력 버퍼(1029) 및 더미 입력 버퍼(1028)를 통해 공급되는 신호의 위상을 비교하는 위상 비교 회로(1030)를 포함한다. 위상 비교 회로(1030)는 도 12의 위상 비교 회로(1003)(도 1 참조)에 해당한다.
DLL 회로(1010)는 위상 비교 회로부(1030)에 의한 위상 비교 결과에 기초하여, 제1 및 제2 가변 지연 회로(1021,1022)의 지연량을 결정하는 지연 제어 회로(1040)를 포함한다. 지연 제어 회로(1040)는 도 12의 지연 제어 회로(1004)로서 기능한다. 또한, DLL 회로(1010)는 위상 비교 회로(1030)로의 외부 클록 신호 CLK(제2 클록 입력 신호 CLK2)의 공급이 정지되는 동안에, 외부 클록 신호 CLK의 소정의 주기분에 해당하는 지연량을 측정하고, 이 측정 결과를 지연 제어 회로(1040)에 공급하는 클록 주기 측정부(1050)를 포함한다. 이 클록 주기 측정부(1050)는 도 12의 클록 주기 측정부(1004)로서 기능한다.
또한, 도 15에 도시한 실시예에 있어서는, DLL 제어 회로(1060)가 도 1의 클록 위상 조정 회로 제어부(1006)로서 기능하도록 제공된다. 이 DLL 제어 회로(1060)는 DRAM 등의 반도체 장치의 전원 투입시, 또는 동작 모드의 전환시부터 소정의 시간 기간 동안, 위상 비교 회로(1030)로의 제2 입력 클록 신호 CLK2의 공급을 정지시킴으로써, 클록 주기 측정부(1050)가 지연 제어 회로(1040)에 상기 지연량의 측정 결과를 공급할 수 있도록 한다. 이 DLL 제어 회로(1060)는 입력 버퍼(1080)로부터 공급된 제1 입력 클록 신호 CLK1에 기초하여 제2 클록 입력 신호 CLK2를 생성하고, 이 제2 입력 클록 신호 CLK2를 위상 비교 회로(1030)에 그 한쪽의 입력으로서 공급한다. 반도체 장치의 전원 투입을 나타내는 전원 상승 신호 Spo 또는 반도체 장치의 대기 모드로부터의 복귀를 나타내는 파워 다운 복귀 신호 Spr이 DLL 제어 회로(1060)에 공급되면, 제2 입력 클록 신호 CLK2의 위상 비교 회로(30)에 대한 공급을 정지시킨다. 상기 정지 동안, 지연량의 측정 개시를 나타내는 스타트 신호 START, 지연량의 측정 종료를 나타내는 스톱 신호 STOP, 지연량의 측정 결과를 지연 제어 회로(1040)에 전송하기 위한 게이트 신호 GATE를 클록 주기 측정 회로(50)에 공급한다.
도 15에 도시한 실시예에는, 종래의 입력 버퍼(800)(도 11 참조)와 거의 동일한 기능을 갖는 입력 버퍼(1080)와, 종래의 데이터 출력 버퍼(900)(도 11 참조)와 거의 동일한 기능을 갖는 데이터 출력 버퍼(1090)가 제공되어 있다. 위상 비교 회로(1030)의 입력측에 있어서 입력 버퍼(1080)에 의한 외부 클록 신호 CLK의 위상 지연을 상쇄하기 위해서, 더미 입력 버퍼(1028)가 제공된다. 또, 데이터 출력 버퍼(1090)에 의한 내부 클록 신호의 위상 지연을 상쇄하기 위해서 더미 데이터 출력 버퍼(1029)가 제공된다.
이들 더미 입력 버퍼(1028) 및 더미 데이터 출력 버퍼(1029)는 각각 종래의 더미 입력 버퍼(280) 및 더미 데이터 출력 버퍼(290)와 거의 동일한 기능을 실행한다. 따라서, 제2 가변 지연 회로(1022)에 입력된 외부 클록 신호 CLK는 더미 입력 버퍼(1028) 및 더미 데이터 출력 버퍼(1029)를 통해 위상 비교 회로(1030)에 공급된다. 이 위상 비교 회로(1030)는 상기 2개의 입력 신호의 위상을 비교하고, 위상 비교 결과를 지연 제어 회로(1040)에 공급한다.
도 15에 있어서, DRAM 등의 반도체 장치가 통상의 동작 모드로 되어 있는 경우, 본 실시예의 DLL 회로(1010)는 도 11에 도시한 종래의 위상 조정 회로와 동일하게 동작한다. 이러한 통상의 동작 모드에서는, 외부 클록 신호 CLK는 입력 버퍼(1080)에 의해 증폭되고, 제1 입력 클록 신호 CLK1로서 제1 가변 지연 회로(1021) 및 DLL 제어 회로(1060)에 공급된다.
DLL 제어 회로(1060)에 공급된 제1 입력 클록 신호 CLK1는 제2 가변 지연 회로(1022)에 공급되는 동시에, 위상 비교 회로(1030)에 그 한쪽의 입력으로서 공급된다. 이 신호는 제2 클록 입력 신호 CLK2로서 나타난다. 제2 가변 지연 회로(1022)에 공급된 제2 입력 클록 신호 CLK2는 더미 데이터 출력 버퍼(1029) 및 더미 입력 버퍼(1028)를 통해, 위상 비교 회로(1030)에 다른쪽의 입력으로서 공급된다. 위상 비교 회로(1030)는 상기 2개의 입력 신호의 위상을 비교하고, 이 위상 비교 결과를 지연 제어 회로(1040)에 공급한다.
지연 제어 회로(1040)는 위상 비교 회로(10)로부터 공급되는 위상 비교 결과에 따라, 제1 가변 지연 회로(1021) 및 제2 가변 지연 회로(1022)의 지연량을 제어한다. 이 결과, 제1 가변 지연 회로(1021)에 공급된 제1 클록 입력 신호 CLK1는 지연 제어 회로(1040)에 의해 조정된 지연량을 부여 받게 되고, 데이터 출력 버퍼(1090)에 공급된다. 데이터 출력 버퍼(1090)는 내부 클록 신호, 즉 지연 제어 회로(1040)에 의해 조정된 지연량을 부여받은 제1 입력 클록 신호 CLK1에 동기하여 데이터 DATA를 수취하고, 이 데이터를 출력 신호 OUT로서 외부에 출력한다.
도 15를 참조하여, 반도체 장치의 전원을 투입한 직후의 동작, 또는 대기 모드로부터 복귀한 직후의 동작에 대하여 설명한다.
반도체 장치의 전원 투입시에는 전원 상승 신호 Spo가 고전압 레벨("H(High)" 레벨)이 되고, 반도체 장치의 대기 모드로부터의 복귀시에는 파워 다운 복귀 신호 Spr이 "H" 레벨이 된다. 이 때에, 후술하는 바와 같이 제2 입력 클록 신호 CLK2는 소정의 시간 기간 동안 저전압 레벨("L(Low)" 레벨)이 되고, 외부 클록 신호가 제2 가변 지연 회로(1022) 및 지연 제어 회로(1040)에 공급되지 않게 된다.
제2 가변 지연 회로(1022) 및 지연 제어 회로(1040)에 대한 외부 클록 신호의 공급이 정지되어 있는 동안에, 스타트 신호 START, 스톱 신호 STOP 및 게이트 신호 GATE가 제1 입력 클록 신호 CLK1과 동기하여 클록 주기 측정부(1050)에 공급된다. 이 클록 주기 측정부(50)는 이들 스타트 신호 START, 스톱 신호 STOP 및 게이트 신호 GATE를 이용하여 외부 클록 신호의 1 클록 주기분의 지연량을 측정하고, 획득된 측정 결과를 지연 제어 회로(1040)에 출력한다. 지연 제어 회로(1040)는 상기 측정 결과에 따라서 제1 가변 지연 회로(1021) 및 제2 가변 지연 회로(1022)의 지연량을 결정하여, 이 지연량을 가변 지연 회로의 동기한 상태를 달성하기 위한 적절한 지연량의 근방에 설정한다. 그 후, 제2 가변 지연 회로(1022) 및 위상 비교 회로(1030)로의 외부 클록 신호 CLK의 공급이 개시한다. 이 이후의 DLL 회로 등의 동작은 전술한 통상시의 동작 모드에 있어서의 동작과 동일하다.
요약하면, 본 발명의 실시예에서는, 반도체 장치의 전원을 투입한 직후 또는 대기 모드로부터 복귀한 직후와 같이, DRAM 등의 반도체 장치가 통상의 동작 모드로 되어 있지 않은 경우에는, 최초의 클록 주기의 입력시 외부 클록 신호의 클록 주기를 측정하는 수단(예컨대, 클록 주기 측정부(1050))을 구비하고 있다. 이러한 수단을 사용함으로써, 제1 및 제2 가변 지연 회로(1021,1022)의 지연량을 1단씩 변화시키지 않고 이들 가변 지연 회로(1021,1022)의 동기한 상태를 달성하는 데 필요한 지연량의 근방에 지연 회로부의 지연량을 신속히 설정할 수 있다. 다음 클록 주기 이후는 위상 비교 회로(1030)에 외부 클록 신호를 공급함으로써, 지연 회로부의 지연량을 1단씩 변화시켜 내부 클록 신호의 위상을 보다 정밀도 좋게 조정한다. 이것에 의해 가변 지연 회로의 동기한 상태가 달성된다.
그러므로, 본 발명의 실시예에 의하면, DRAM 등의 반도체 장치가 통상의 동작 모드로 되어 있지 않은 경우라도, 가변 지연 회로를 록 온의 상태로 할 때까지 필요한 시간 기간을 대폭 단축할 수 있다.
도 16은 도 15의 DLL 제어 회로의 일구성예를 도시하는 회로도이고, 도 17의 (a)∼(m)은 도 16에 도시된 DLL 제어 회로의 동작을 설명하기 위한 타이밍도이다. 또한, 도 18의 (a)∼(e)는 도 16에 도시된 DLL 제어 회로의 동작을 설명하기 위한 추가 타이밍도이다.
도 16에 도시한 바와 같이, 본 발명의 실시예에 따른 DLL 제어 회로(1060)는 전원 상승 신호 Spo 또는 파워 다운 복귀 신호 Spr의 전압 레벨의 변화에 응답하여 스타트 신호 START, 스톱 신호 STOP 및 게이트 신호 GATE를 생성하는 제1 D플립플롭(1007-1)∼제6 D플립플롭(1007-6)으로 이루어지는 복수단의 D플립플롭(예컨대, 6단의 D플립플롭)을 포함한다. 여기에서, 전원 상승 신호 Spo는 반도체 장치의 전원이 투입된 것을 나타내며, 파워 다운 복귀 신호 Spr은 대기 모드로부터의 복귀를 나타낸다. 또, DLL 제어 회로(1060)는 전원 상승 신호 Spo 또는 파워 다운 복귀 신호 Spr의 전압 레벨의 변화에 따라서 제2 클록 입력 신호 CLK2를 위상 비교 회로(1030)에 공급할 것인 지를 결정하는 제7 D플립플롭(1007-7)을 포함한다.
도 17의 (a)∼(m)의 타이밍도에 있어서, 전원 투입시에 하이 레벨인 전원 상승 신호 Spo(노드 N11)는 NOR 게이트(1061)를 통해 노드 N8에 공급된다. 또는, 대기 모드로부터의 복귀시에 하이 레벨인 파워 다운 복귀 신호 Spr(노드 N12)이 NOR 게이트(1061)를 통해 노드 N8에 공급된다. 이 때에, 2개의 NAND 회로(1061,1062)로 구성되는 RS 플립플롭의 출력측(노드 N1)은 하이 레벨이 되고, 이 하이 레벨 신호는 제1 D플립플롭(1007-1)에 공급된다. 전원 투입시에, 전원 상승 신호 Spo(노드 N11)가 실제로 공급될 때까지 반도체 장치의 전원이 상승하는 동안 RS 플립플롭의 출력(노드 N1)의 상태가 결정되지 않을 가능성이 있다.
본 실시예에서는, 콘덴서(1063c)를 통해 노드 N1을 접지함으로써, 전원 상승 신호 Spo(노드 N11)가 공급될 때까지 노드 N1은 로우 레벨을 유지한다.
제1 D플립플롭(1007-1)은 외부 클록 신호 CLK에 대응하는 제1 클록 입력 신호 CLK1에 동기하여 하이 레벨의 신호를 제2 D플립플롭(1007-2)에 출력한다(노드 N2). 마찬가지로, 제1 D플립플롭(1001-1)에 직렬로 접속된 제2∼제6 D플립플롭(1007-2∼1007-6)도, 제1 클록 입력 신호 CLK1에 동기하여 노드 N3∼노드 N6에 나타난 것과 같이, 하이 레벨의 신호를 다음단 플립플롭에 출력한다. 이 때에, 제2∼제4 D플립플롭(1007-2∼1007-4)으로부터 출력되는 신호(노드 N3∼노드 N5)는, 도 18의 (c)∼(e)에 도시한 바와 같은 신호 파형을 각각 갖는 스타트 신호 START, 스톱 신호 STOP 및 게이트 신호 GATE를 생성하는데 이용된다. 이들 신호는 클록 주기 측정부(1050)에 공급된다. 이 경우, 스타트 신호 START는 NAND 게이트(1070) 및 인버터(1071)를 통해 출력되고, 스톱 신호 STOP는 NAND 게이트(1072) 및 인버터(1073)를 통해 출력된다. 또, 게이트 신호 GATE는 3개의 인버터(1075∼1077), NAND 게이트(1078) 및 인버터(1079)를 통해 출력된다.
제6 플립플롭(1007-6)으로부터 출력되는 하이 레벨의 신호는 인버터(1064)에 의해 로우 레벨의 신호로 변환되어(노드 N7), 상술된 RS 플립플롭 회로의 리셋 입력 노드에 공급된다. 이 로우 레벨 신호에 의해 RS 플립플롭의 출력 노드(노드 N1)는 로우 레벨이 된다.
노드 N1 및 노드 N7에 나타나는 신호는 NAND 게이트(1066) 및 인버터(1067)를 통해 제7 D플립플롭(1007-7)의 세트 입력 노드(노드 N9)에 공급된다. 이 제7 D플립플롭(1007-7)은 인버터(1065)로부터 공급된 제1 입력 클록 신호 CLK1의 반전 신호(/CLK1)에 동기하여, 그 반전 출력 노드(/Q)에 로우 레벨의 신호를 출력한다. 이 로우 레벨의 출력 신호(노드 N10) 및 제1 입력 클록 신호(CLK1)는 NAND 게이트(1068) 및 인버터(1069)에 공급되어 제2 입력 클록 신호 CLK2(도 18의 (b))로 변환되고, 제2 가변 지연 회로(1022) 및 위상 비교 회로(1030)에 공급된다. 노드 N1 및 노드 N7에서의 신호가 하이 레벨일 때에, 제7 D플립플롭(1007-7)의 출력 신호(노드 N10)는 로우 레벨이 되고, 이 로우 레벨의 신호는 제2 입력 클록 신호 CLK2로서 출력된다. 즉, 전원 투입 직후 또는 대기 모드로부터의 복귀 직후의 일정 기간 동안, 외부 클록 신호의 공급은 제2 가변 지연 회로(1022) 및 위상 비교 회로(1030)에 대해 정지된다.
도 19는 도 15의 클록 주기 측정부의 구성을 나타내는 회로도이고, 도 20의 (a)∼(e)는 도 19에 도시된 클록 주기 측정부의 동작을 설명하기 위한 타이밍도이다. 또한, 도 21의 (a)∼(f)는 도 16에 도시된 클록 주기 측정부의 동작을 설명하기 위한 추가 타이밍도이다.
도 19에 도시한 바와 같이, 본 발명의 실시예에 따른 클록 주기 측정부(1050)는 더미 입력 버퍼의 지연량과 더미 데이터 출력 버퍼의 지연량의 합에 해당하는 지연량을 갖는 기본 지연 회로(1025)를 포함한다. 클록 주기 측정부(1050)는 또한, DLL 제어 회로(1060)로부터 공급되는 스타트 신호 START 및 스톱 신호 STOP에 기초하여 외부 클록 신호의 1 주기분에 해당하는 지연량을 카운트하기 위한 복수단의 지연 회로 및 복수의 전송 게이트와, 게이트 신호 GATE에 기초하여 상기 카운트된 지연량을 유지하기 위한 복수의 다이오드와 전송 게이트로 구성된 래치 회로를 포함한다.
도 20의 (a)∼(d)에 나타난 바와 같이, 반도체 장치의 전원 투입시 또는 대기 모드로부터의 복귀시부터 소정 시간 기간 동안, DLL 제어 회로(1060)에 의해 생성된 스타트 신호 START, 스톱 신호 STOP 및 게이트 신호 GATE가 제1 입력 클록 신호 CLK1에 동기하여 클록 주기 측정부(1050)에 공급된다.
스타트 신호 START는 기본 지연 회로(1025)를 경유하여, 각 단이 NAND 게이트 및 인버터로 구성된 복수단(n단, n은 임의의 양의 정수)의 지연 회로군으로 전파해 나간다(즉, 스타트 신호 START는 노드 N10, N20, N30, N40 …, Nn0를 따라 전파한다). 기본 지연 회로(1025)의 지연량은 도 15에 있어서의 더미 입력 버퍼(1028)의 지연량과 더미 데이터 출력 버퍼(1029)의 지연량의 합에 해당한다. 1번째단의 지연 회로군은 2개의 NAND 게이트(1050-1,1050-3) 및 2개의 인버터(1050-2,1050-4)에 의한 지연량을 갖고 있다. 2번째단의 지연 회로군은 NAND 게이트(1050-5) 및 인버터(1050-6)에 의한 지연량을 포함하고, 3번째단의 지연 회로군은 NAND 게이트(1050-7) 및 인버터(1050-8)에 의한 지연량을 포함하고, 4번째단의 지연 회로군은 NAND 게이트(1050-9) 및 인버터(1050-10)에 의한 지연량을 포함한다. 이하 동일하게, n번째단의 지연 회로군은 NAND 게이트(1050-n-4) 및 인버터(1050-n-3)에 의한 지연량을 포함한다.
지연 회로군에서의 1단의 지연량은 도 15에 있어서의 제1 가변 지연 회로(1021) 및 제2 가변 지연 회로(1022)의 1단분의 지연량과 동일하다. 또, 이들 가변 지연 회로의 상세한 회로 구성은 후술한다. 노드 N10∼Nn0에 나타나는 신호는 이들 노드 N10∼Nn0에 각각 접속된 복수의 전송 게이트(1005-1∼1005-n-5)를 통해 이들 신호를 교대로 래치하는 복수의 래치 회로에 공급된다. 래치 회로에 의해 래치된 신호는 노드 N11, N21, N31, N41, …, Nn1에 나타난다.
복수의 래치 회로의 1번째단의 래치 회로는 다른쪽 입력에 그 각 출력이 접속된 한쌍의 인버터(1050-14,1050-15)와, 인버터(1050-15)로부터 출력되는 신호를 반전하는 인버터(1050-16)와, 이 인버터(1050-16)의 출력(노드 N11)에 접속되는 전송 게이트(1005-6)를 포함한다. 이 복수의 래치 회로의 2번째단의 래치 회로는 다른쪽 입력에 그 각 출력이 접속된 한쌍의 인버터(1050-17,1050-18)와, 인버터(1050-18)로부터 출력되는 신호를 반전하는 인버터(1050-19)와, 이 인버터(1050-19)의 출력(노드 N21)에 접속되는 전송 게이트(1005-7)를 포함한다.
복수의 래치 회로의 3번째단의 래치 회로는 다른쪽 입력에 그 각 출력이 접속된 한쌍의 인버터(1050-20,1050-21)와, 인버터(1050-21)로부터 출력되는 신호를 반전하는 인버터(1050-22)와, 이 인버터(1050-22)의 출력(노드 N31)에 접속되는 전송 게이트(1005-8)를 포함한다. 복수의 래치 회로의 4번째단의 래치 회로는 다른쪽 입력에 그 각 출력이 접속된 한쌍의 인버터(1050-23,1050-24)와, 인버터(1050-24)로부터 출력되는 신호를 반전하는 인버터(1050-25)와, 인버터(1050-25)의 출력(노드 N41)에 접속되는 전송 게이트(1005-8)를 포함한다. 이하 마찬가지로, 상기 복수의 래치 회로의 n번째단의 래치 회로는 다른쪽 입력에 그 각 출력이 접속된 인버터(1050-n-2,1050-n-1)와, 인버터(1050-n-1)로부터 출력된 신호를 반전하는 인버터(1050-n-1)와, 이 인버터(1050-n-1)의 출력(노드 Nn1)에 접속되는 전송 게이트(1005-n)을 포함한다.
도 19에 있어서, 복수의 전송 게이트 중 n번째단의 전송 게이트(1005-n-5)는 인버터(1050-13)를 통해 1번째단의 전송 게이트(1005-1)에 접속된다. 또한, 복수단의 래치 회로중의 n번째단의 전송 게이트(1005-n)는 인버터(1050-26)를 통해 1번째단의 전송 게이트(1005-6)에 접속된다.
도 20의 (a)∼(c)에 도시된 바와 같이, 스톱 신호 STOP는 스타트 신호 START로부터 제1 입력 클록 신호 CLK1의 1 클록 주기분 늦게 공급되고, 각 노드 N10∼노드 Nn0에 접속된 전송 게이트(1005-1∼1005-n-5)를 폐쇄한다. 본 실시예에서는, 도 20의 (a)∼(e) 내지 도 21의 (a)∼(f)에 도시한 바와 같이, 스타트 신호 START는 스톱 신호 STOP가 공급된 시점까지 노드 N30에 이미 도달하고 있기 때문에, 외부 클록 신호의 1 클록 주기분에 해당하는 지연량은 지연 회로군의 4단분으로 간주된다. 전송 게이트(1005-1∼1005-n-5)가 폐쇄된 후, 래치 회로는 노드 N11∼노드 N31를 하이 레벨로 유지한다. 또한, 래치 회로는 노드 N41 이후를 로우 레벨로 유지된다.
게이트 신호 GATE는 도 20의 (a) 내지 도 21의 (f)에 도시된 바와 같이, 스타트 신호 START에서부터는 제1 입력 클록 신호 CLK1의 2 클록 주기분, 스톱 신호 STOP에서부터는 1클록 주기분 늦게 공급된다. 각 노드 N11∼노드 Nn1에 접속된 전송 게이트(1005-6∼1005-n)를 일시적으로 개방시킨다. 이들 전송 게이트(1005-6∼1005-n)를 통과한 신호는 지연 제어 회로(1040)에(각 노드 N1∼Nn1를 통해) 공급된다.
이어서, DLL 제어 회로 및 클록 주기 측정부 이외의 구성 요소의 구체적인 회로 구성 및 동작에 대하여 설명한다. 구체적으로, 제1 및 제2 가변 지연 회로, 지연 제어 회로 및 위상 비교 회로의 구체적인 회로 구성 및 동작에 대해 설명한다.
도 22는 도 15의 가변 지연 회로의 일부분을 나타내는 회로도이다. 더욱 상세히 말하면, 도 22는 각 제1 가변 지연 회로(1021) 및 제2 가변 지연 회로(1022)(이하, 단지 가변 지연 회로라고 부르기로 한다)에 있어서의 지연 소자의 1단분에 해당하는 일부 지연 회로를 나타낸다. 도 23의 (a)∼(f)는 1단분의 지연 소자의 동작을 설명하기 위한 타이밍도를 나타내며, 도 24는 1단의 지연 소자를 직렬로 접속한 경우의 회로 구성을 나타낸 회로도이다.
도 22에 도시한 바와 같이, 1단분의 지연 회로는 2개의 NAND 회로(1201, 1202) 및 인버터(1203)로 구성된다. 이 1단분의 지연 회로의 동작은 도 23의 (a)∼(f)를 참조하여 이하 설명한다. 입력 신호 øE는 활성화 신호로서, 하이 레벨(전원 전압 Vcc의 레벨)일 때에 1단의 지연 회로가 동작한다. 도 23의 (a)는 입력 신호 øE가 하이 레벨로 되므로써, 1단의 지연 회로가 다른 입력 신호를 수신 가능하게 된 상태를 나타내고 있다. 도 23의 (b)에 도시된 신호 IN은 상기 다른 입력 신호를 나타낸다. øN은 복수단이 직렬로 접속한 경우, 우측의 인접단으로부터 공급되는 신호를 나타내고, OUT는 1단분의 지연 회로의 출력 신호를 나타낸다. 도 23의 (c) 및 (e)(2a-1 및 2a-2)는 도 22의 대응 내부 노드에서의 신호를 나타내고 있다. 여기에서, 신호 OUT는 다음단의 신호 øN이 된다.
신호 øN이 로우 레벨이면, 출력 신호 OUT는 항상 로우 레벨이다. 신호 øN이 하이 레벨이고 입력 신호 øE가 로우 레벨일 때에는, 출력 신호 OUT는 하이 레벨이다. 신호 øN이 하이 레벨이고 입력 신호 øE가 하이 레벨일 때에는, 입력 신호 IN이 로우 레벨이면 출력 신호 OUT는 하이 레벨이 되고, 입력 신호 IN이 하이 레벨이면 출력 신호 OUT는 로우 레벨이 된다. 도 23의 (a)∼(f)는 øE가 하이 레벨, øN이 하이 레벨인 상태에서, 입력 신호 IN이 로우 레벨에서 하이 레벨로 반전되고, NAND 게이트(1201,1202) 및 인버터(1203)를 통해 출력측으로 전파하여 최종적으로 출력 신호 OUT이 되는 것을 나타낸다.
도 24는 도 22의 1단분의 지연 회로를 직렬로 복수단 종속 접속한 지연 회로의 회로 구성을 나타낸다. 도 24에는 3단밖에 나타내고 있지 않지만, 실제로는 복수단에 접속되어 있다. 활성화 신호 øE를 전달하는 신호선은 각 단마다 설치되고, 그에 따라 복수의 활성화 신호 øE-1, øE-2 및 øE-3가 공급된다. 이들 활성화 신호는 지연 제어 회로(1040)에 의해 제어된다.
도 24에 도시된 실시예에서, 활성화 신호 øE-2가 하이 레벨이기 때문에, 도면의 중앙에 위치한 1단의 지연 회로가 활성화되어 있다. 이 경우, 입력 신호 IN이 로우 레벨에서 하이 레벨로 변화하면, 왼쪽 단의 지연 회로와 지연 회로의 활성화 신호 øE-1 및 øE-3이 입력 신호와 함께 로우 레벨이기 때문에, 굵은 실선으로써 도시한 바와 같이, 입력 신호 IN은 NAND 회로(1201-1,1201-3)에서 정지되어 버린다. 중앙의 1단분의 지연 회로의 활성화 신호 øE-2는 하이 레벨이기 때문에, 입력 신호 IN은 NAND 회로(1201-2)를 통과한다. 우측의 1단분의 지연 회로의 출력 신호 OUT는 하이 레벨이기 때문에, 입력 신호 IN은 NAND 회로(1202-2)도 통과하게 된다. 따라서, 입력 신호 IN은 출력측에는 로우 레벨의 출력 신호 OUT로서 전달되게 된다. 전술한 바와 같이, 활성화 신호 øN이 로우 레벨일 때에는, 주어진 단의 출력 신호 OUT는 항상 로우 레벨이 된다. 이 로우 레벨의 출력 신호 OUT는 다음 단에 전달되어, 최종 출력 신호로서 출력될 때까지 NAND 회로 및 인버터로 구성된 복수단을 전파한다.
이와 같이, 입력 신호 IN은 활성화된 1단의 지연 회로에 입력된 후에 복수단을 통해 전파하고, 최종적인 출력 신호 OUT가 된다. 따라서, 어느 부분의 활성화 신호 øE를 하이 레벨로 할 것인가에 따라, 최종 출력 신호 OUT에 유도되는 지연량을 제어할 수 있다. 1단분의 지연량은 NAND 회로와 인버터를 통해 전달되는 신호의 전체 신호 전파 시간으로 결정되고, 이 시간이 DLL 회로의 지연량의 단위 시간이 된다. DLL 회로에 의한 전체의 지연량은 1단분의 지연량(단위 시간)에 신호가 전파하는 단수를 승산한 지연량이다.
도 25는 도 15의 지연 제어 회로의 구성을 나타낸 회로도이고, 도 26의 (a)∼(n)은 도 25의 지연 제어 회로의 동작을 설명하기 위한 타이밍도이다.
도 25에 도시한 바와 같이, 지연 제어 회로는 점선으로 둘러싼 1단분의 지연 제어 회로(1400-2)를 직렬로 종속 접속한 복수단으로 구성된다. 각 단의 출력은 지연 회로의 각 대응 단에 공급되는 활성화 신호 øE가 된다.
1단분의 지연 제어 회로(1400-2)는 플립플롭을 구성하는 NAND 게이트(1402-2)와 인버터(403-2)를 포함한다. 이 1단분의 지연 제어 회로(1400-2)는 플립플롭의 양단에 직렬로 접속된 트랜지스터(1405-2,1408-2,1407-2,1409-2)와 NOR 게이트 회로(1401-2)를 구비한다. 트랜지스터(1408-2)의 게이트 노드는 좌측 인접단의 노드(4a-2)에 접속되고 트랜지스터(1409-2)의 게이트 노드는 우측의 인접단의 노드(4a-5)에 접속되기 때문에, 이들 게이트 노드는 좌우 인접단으로부터의 신호를 수신한다. 또, 트랜지스터(1405-2,1407-2)에는 세트 신호 øSE와 리셋 신호 øSO를 각각 수신하는 게이트 노드가 있다. 도면에 도시된 바와 같이, 인접단의 대응 트랜지스터는 각각 다른 세트 신호 øSE 및 리셋 신호 øSO에 접속되어 있다. 이와 같이, 모든 짝수번째 단의 트랜지스터는 세트 신호 øSE와 리셋 신호 øSO에 접속되고, 모든 홀수번째 단의 트랜지스터는 세트 신호 øSO와 리셋 신호 øRO에 접속되어 있다. NOR 회로(1401-2)에는 좌측의 NAND 게이트(1402-1)의 노드(4a-1)로부터 하나의 입력을 수신하고, 현재의 단의 노드(4a-4)로부터 다른 입력을 수신한다. 리셋 신호 øR은 지연 제어 회로를 리셋하는 신호로서, 전원 투입후에 일시적으로 로우 레벨이 되고, 그 후는 하이 레벨로 고정된다.
도 25에 있어서는, 클록 주기 측정부(1050)(도 19 참조)의 노드 N1∼N3에 나타나는 신호가 인버터(1403-1∼1403-3)의 출력 노드에 각각 공급된다(여기서는, 도면에 3단만 나타나 있기 때문에 3개의 신호만을 나타낸다). 본 실시예에서는, 노드 N1∼N3은 하이 레벨을 나타내고, 노드 N4와 그 이후의 노드는 로우 레벨이 되기 때문에, NOR 회로(1401-4)(도시되지 않음)의 출력측의 활성화 신호 øE-4는 하이 레벨이 된다. 따라서, 제1 가변 지연 회로(1021)는 외부 클록 신호의 1 클록 주기분에 해당하는 지연량으로서, 지연 회로의 4단분이 설정된다.
도 26의 (a)∼(n)의 타이밍도에 있어서, 리셋 신호 øR은 먼저 일시적으로 로우 레벨이 되고, 노드 4a-1, 4a-3 및 4a-5가 하이 레벨로 리셋되며, 노드 4a-2, 4a-4 및 4a-6가 로우 레벨로 리셋된다. 카운트 업 할 때에는, 카운트 업 신호인 세트 신호 øSE와 øSO가 교대로 하이 레벨과 로우 레벨로 전환된다. 세트 신호 øSE가 로우 레벨에서 하이 레벨이 되면, 노드 4a-1은 접지되어 로우 레벨로 변화한다. 그에 따라 노드 4a-2는 하이 레벨로 변화한다. 노드 4a-2의 변화에 응답하여, 활성화 신호 øE-1이 하이 레벨에서 로우 레벨로 변화한다. 이 상태는 플립플롭에 의해 래치되기 때문에, 세트 신호 øSE가 로우 레벨로 되돌아 가더라도, 활성화 신호 øE-1은 로우 레벨을 유지한다.
또, 노드 4a-1에서 로우 레벨로 변화하는 신호에 응답하여, 활성화 신호 øE-2가 로우 레벨에서 하이 레벨로 변화한다. 노드 4a-2가 하이 레벨로 변화하기 때문에 트랜지스터(1408-2)는 온 상태가 된다. 세트 신호 øSO가 로우 레벨에서 하이 레벨이 되면, 노드 4a-3는 접지되어 로우 레벨로 변화하고, 노드 4a-4는 하이 레벨로 변화한다. 노드 4a-4가 하이 레벨로 변화한 것에 응답하여, 활성화 신호 øE-2는 하이 레벨에서 로우 레벨로 변화한다. 이 상태는 플립플롭에 유지되기 때문에, 세트 신호 øSO가 로우 레벨로 되돌아 가더라도, 활성화 신호 øE-2는 로우 레벨을 유지한다.
그리고, 노드 4a-3에서 로우 레벨로 변화하는 신호에 응답하여, 활성화 신호 øE-3이 로우 레벨에서 하이 레벨로 변화한다. 도 26의 (a)∼(n)에서, 세트 신호 øSE 및 øSO로서 단지 1개의 펄스 또는 2개의 펄스를 공급하고 있다. 지연 제어 회로는 실제로 복수단으로 구성되어 있기 때문에, 세트 신호 øSE 및 øSO가 교대로 하이 레벨과 로우 레벨로 반복하여 전환되면, 활성화 신호 øE가 하이 레벨이 되는 단의 위치가 순차 우측으로 시프트한다. 즉, 예를 들면 위상 비교 회로(1030)의 위상 비교 결과에 따라 지연량을 증가시킬 필요가 있는 경우에는, 교대로 세트 신호 øSE 및 øSO로서 펄스를 공급한다.
만약, 카운트 업하기 위한 세트 신호 øSE 및 øSO와 카운트 다운하기 위한 리셋 신호 øRE 및 øRO가 출력되지 않으면 즉, 로우 레벨 상태를 유지하면 활성화 신호 øE가 하이 레벨이 되는 단의 위치는 고정된다. 따라서, 예컨대 위상 비교 회로(1030)의 위상 비교 결과에 따라 현재의 지연량을 유지해야 하는 경우에는, 세트 신호 øSE와 øSO 및 리셋 신호 øRE와 øRO로서 펄스를 공급하지 않도록 한다.
카운트 다운할 경우에, 리셋 신호 øRE와 øRO의 펄스가 입력된다. 이 경우, 활성화 신호 øE가 하이 레벨이 되는 단의 위치는 순차 좌측으로 시프트되는데, 즉 카운트 업 동작이 실행될 때와는 반대로 이동한다.
이와 같이, 도 25의 지연 제어 회로는, 공급된 펄스에 응답하여 활성화 신호 øE가 하이 레벨이 되는 단의 위치를 1개씩 시프트시킨다. 도 24에 도시된 가변 제어 회로를 제어하는데 활성화 신호 øE를 이용함으로써, 지연량을 1단위씩 조정할 수 있다.
이하, 지연 회로 및 지연 제어 회로에 대하여 더욱 상세히 설명한다. 전술한 실시예에서, 도 24에 도시된 것과 같은 지연 회로를 도 25에 도시하는 것 같은 지연 제어 회로로 제어하고 있다. 지연량을 단위량씩 조정할 수 있는 회로를 실현하기 위해서는, 직렬로 접속된 복수의 단을 가지고, 이 복수단으로부터 선택적으로 신호를 출력함으로써 지연량을 선택할 수 있는 지연 라인을 사용하는 것이 일반적이다. 이러한 지연 라인에 있어서, 지연량을 변화시키기 위해서 2개의 인접하는 단으로부터 신호가 출력되도록 변화시키는 과도적 상태이더라도, 어느쪽의 신호 경로도 선택되지 않는 상태는 피할 필요가 있다. 이 때문에, 상기와 같은 지연 라인을 제어하는 지연 제어 회로는, 과도적 상태이더라도 적어도 어느 하나의 신호 경로를 선택하는 신호를 항상 출력해야 한다.
도 25의 지연 제어 회로에서, 각 단의 플립플롭은 2개의 상보적인 신호를 출력한다. 즉, NAND 게이트의 출력과 인버터의 출력은 상보 신호이다. 어느 단까지는 2개의 상보 신호의 소정의 조합이 출력되고, 그 이후의 단은 반전한 상보 신호조합이 출력된다. 이러한 구성에 있어서, 반전한 상보 신호 조합을 최초로 출력하는 단이 시프트하도록 되어 있다. 다시 말하면, 도 25의 지연 제어 회로는 시프트 레지스터와 같은 동작을 행한다. 도 25의 지연 제어 회로에서, NOR 게이트는 2개의 신호의 논리합의 반전을 산출하는데 이용되는데, 이 2개의 신호중 한쪽 신호는 소정단의 2개의 상보 신호중 제1 신호이고, 2개의 신호중 다른쪽 신호는 인접단의 2개의 상보 신호중 제2 신호이다. NOR 게이트의 출력은 도 24의 가변 지연 회로의 대응하는 단에 공급된다. 본 발명의 실시예에 사용되는 MOS 트랜지스터에서는, 하이 레벨의 논리치로부터 로우 레벨의 논리치로의 하강쪽이 로우 레벨의 논리치로부터 하이 레벨의 논리치로의 상승보다 신호 변화 속도가 빠르다. 도 25의 지연 제어 회로에서, 지연 라인의 선택 위치를 지시하고 있는 NOR 게이트의 2개의 입력은 로우 레벨이다. NOR 게이트가 지연 라인의 새로운 선택 위치를 지시하면, NOR 게이트의 2개의 입력 중 한쪽은 비교적 저속으로 하이 레벨로 변화하고, 다음 NOR 게이트로의 입력은 비교적 고속으로 로우 레벨로 변화한다. 이 때문에, 새로운 선택 위치를 지시하는 NOR 게이트는 이전의 선택 위치를 지시하는 NOR 게이트가 선택 신호를 출력하는 것을 정지하기 전에 새로운 선택 위치를 지시하게 된다. 따라서, 어느쪽의 NOR 게이트도 선택 위치를 지시하지 않는 상태를 회피할 수 있다.
이어서, 도 15의 위상 비교 회로(1030)의 구체적인 구성 및 동작에 대하여 설명한다. 위상 비교 회로(1030)는 위상 비교부와 증폭 회로의 2개의 회로 부분으로 구성된다.
도 27은 위상 비교 회로(1030)의 위상 비교부의 구성예를 도시하는 회로도이고, 도 28의 (a)∼(m)은 위상 비교 회로(1030)의 위상 비교부의 동작을 설명하기 위한 타이밍도이고, 도 29의 (a)∼(m)은 위상 비교 회로(1030)의 위상 비교부의 동작을 설명하기 위한 추가 타이밍도이다. 도 30의 (a)∼(m)은 위상 비교부의 동작을 설명하기 위한 또하나의 추가 타이밍도이다. 도 31은 위상 비교 회로(1030)의 증폭 회로부의 일구성예를 도시하는 회로도이고, 도 32의 (a)∼(l)은 위상 비교 회로(1030)의 증폭 회로부의 동작을 설명하기 위한 타이밍도이다. 또한, 도 33의 (a)∼(k)는 위상 비교 회로(1030)의 증폭 회로부의 카운트 업 동작을 설명하기 위한 타이밍도이고, 도 34의 (a)∼(k)는 위상 비교 회로(1030)의 증폭 회로부의 카운트 유지 동작을 설명하기 위한 타이밍도이고, 도 35의 (a)∼(k)는 위상 비교 회로(1030)의 증폭 회로부의 카운트 다운 동작을 설명하기 위한 타이밍도이다.
도 27에 있어서, 일반적인 위상 비교 회로의 구성 및 동작을 설명하기 위해서, 위상 비교 회로(1030)에서 비교해야 할 2개의 신호를 출력 신호 øout(내부 클록 신호에 해당)와 외부 클록 신호 øext(제2 클록 입력 신호 CLK2에 해당)에 의해 지시되어 있다.
외부 클록 신호 øext를 기준으로서, 출력 신호 øout의 위상이 판정되고, 신호 øa∼øe는 상기 증폭 회로부에 공급되는 출력 신호를 나타내고 있다. 도 27에 도시한 바와 같이, 위상 비교 회로(1030)내의 위상 비교부는 2개의 NAND 게이트에 의해 구성된 플립플롭 회로(1301,1303)와, 플립플롭 회로(1301,1303)로부터 공급된 신호를 래치하는 래치 회로(1305,1306)를 포함한다. 또, 위상 비교부는 이들 래치 신호를 활성화하는 신호를 생성하는 회로(1304)와, 외부 클록 신호 øext의 위상 허용치를 제공하는 지연 회로(1302)를 포함한다.
도 28의 (a)∼(m)에 있어서, 비교 대상 신호인 출력 신호 øout가 비교 기준이 되는 외부 클록 신호 øext보다도 위상이 앞서 있고, 출력 신호 øout가 외부 클록 신호 øext보다도 먼저 로우 레벨에서 하이 레벨이 되는 경우를 나타내고 있다. 출력 신호 øout 및 외부 클록 신호 øext가 모두 로우 레벨일 때에는, 플립플롭 회로(1301,1303)의 노드 3a-2, 3a-3, 3a-4 및 3a-5는 모두 하이 레벨이 되어 있다. 출력 신호 øout가 로우 레벨에서 하이 레벨로 변화하면, 노드 3a-2 및 3a-4는 하이 레벨에서 로우 레벨로 각각 변화한다. 그 후, 외부 클록 신호 øext가 로우 레벨에서 하이 레벨이 되고, 노드 3a-1은 단위의 지연량만큼 지연되어 로우 레벨에서 하이 레벨로 변화한다. 플립플롭의 상태는 이미 확정되어 있기 때문에, 아무런 변화도 일어나지 않는다.
결국에, 노드 3a-2, 3a-3, 3a-4 및 3a-5는 각각 로우 레벨, 하이 레벨, 로우 레벨 및 하이 레벨이 된다. 외부 클록 신호 øext가 로우 레벨에서 하이 레벨로 변화함에 따라서, 회로(1304)의 출력 신호 øa는 로우 레벨에서 하이 레벨로 변화하고, 노드 3a-6는 일시적으로 하이 레벨이 되는 펄스를 수신한다. 이 노드 3a-6의 신호는 래치 회로(1305,1306)의 NAND 게이트에 공급되기 때문에, 이들 NAND 게이트는 일시적으로 활성 상태가 된다. 따라서, 플립플롭 회로(1301,1303)의 출력 전압 레벨은 래치 회로(1305,1306)에 수취된다. 최종적으로는, 출력 신호 øb, øc, ød, 및 øe는 각각 하이 레벨, 로우 레벨, 하이 레벨 및 로우 레벨이 된다.
도 29의 (a)∼(m)은 비교 대상 신호인 출력 신호 øout은 비교 기준이 되는 외부 클록 신호 øext와 위상이 거의 동일하고, 이들 2개의 신호는 거의 동시에 로우 레벨에서 하이 레벨이 되는 경우를 나타내고 있다. 즉, 외부 클록 신호 øext의 상승 엣지와 노드 3a-1에서의 상승 엣지의 시간차내에 출력 신호 øout가 로우 레벨에서 하이 레벨로 변화한 경우이다. 이 경우, 우선, 외부 클록 신호 øext가 먼저 로우 레벨에서 하이 레벨로 변화하고, 플립플롭 회로(1301)의 노드 3a-3가 하이 레벨에서 로우 레벨로 변화한다. 이 때, 노드 3a-1가 여전히 로우 레벨에서 유지되기 때문에, 플립플롭 회로(1303)의 노드 3a-4는 하이 레벨에서 로우 레벨로 변화한다. 그 후, 노드 3a-1이 로우 레벨에서 하이 레벨로 변화한다. 그러나, 플립플롭 회로(1303)의 상태는 이미 결정되어 있기 때문에 아무 변화도 일어나지 않는다. 그 후에, 노드 3a-6이 일시적으로 하이 레벨이 되기 때문에, 래치 회로에는 플립플롭 회로의 이 고정 상태가 기억된다. 결국, 출력 신호 øb, øc, ød 및 øe는 각각 로우 레벨, 하이 레벨, 하이 레벨 및 로우 레벨이 된다.
도 30의 (a)∼(m)은 비교 대상 신호인 출력 신호 øout가 비교 기준이 되는 외부 클록 신호 øext보다도 위상이 지연되어 있고, 출력 신호 øout가 외부 클록 신호 øext의 변화 후에 로우 레벨에서 하이 레벨이 되는 경우를 나타내고 있다. 이 경우, 2개의 플립플롭 회로(1301,1303)의 상태가 외부 클록 신호 øext에 의해 변화하여 노드 3a-3, 3a-5는 하이 레벨에서 로우 레벨로 변화한다. 그리고, 최종적으로는, 출력 신호 øb, øc, ød 및 øe는 각각 로우 레벨, 하이 레벨, 로우 레벨 및 하이 레벨이 된다.
이와 같이, 외부 클록 신호 øext를 기준으로 하여, 출력 신호 øout이 그 이전에 하이 레벨이 되었는지, 거의 동시였는지, 또는 지연되어 하이 레벨이 되었는지를 검출할 수 있게 된다. 이들 검출 결과는 출력 신호 øb, øc, ød 및 øe를 발생시키기 위해 래치된다. 이들 출력 신호에 기초하여 지연 제어 회로를 카운트 업 할 것인지 또는 카운트 다운할 것인지를 판정한다.
도 31은 위상 비교 회로(1030)(도 15)의 증폭 회로부의 회로 구성을 도시한다. 증폭 회로부는 JK 플립플롭(1307)과, NAND 게이트 및 인버터로 구성되는 증폭부(1308)로 구성된다. JK 플립플롭(1307)는 도 27의 위상 비교부로부터 출력 신호 øa를 수신하고, 이 출력 신호 øa가 로우 레벨인지 하이 레벨인지에 따라서 노드 5a-9 및 5a-11의 전위가 교대로 로우 레벨과 하이 레벨이 되도록 신호를 출력한다. 증폭 회로부(1308)는 JK 플립플롭(1307)으로부터 출력된 신호와, 위상 비교부로부터 공급된 출력 신호 øb∼ød를 수신하고 이들 수신된 신호에 기초하여 출력을 발생시킨다.
JK 플립플롭(1307)의 동작은 도 32의 (a)∼(l)의 타이밍도를 참조하여 설명된다. 시간 T1에서, 출력 신호 øa가 하이 레벨에서 로우 레벨로 변화하면, 노드 5a-1 및 5a-10가 로우 레벨에서 하이 레벨로 변화한다. 노드 5a-1에서의 신호 레벨 변화에 따라서, 노드 5a-5, 5a-6 및 5a-7에 상태의 변화가 일어나지만, 출력 신호 øa가 로우 레벨이기 때문에, 노드 5a-8에는 변화가 생기지 않는다. 따라서, 노드 5a-9의 출력 레벨은 변화하지 않고, 노드 5a-11만이 하이 레벨에서 로우 레벨로 변화한다.
이어서, 시간 T2에서 출력 신호 øa가 로우 레벨에서 하이 레벨로 변화하면 시간 T1에서의 움직임과는 반대로, 노드 5a-8이 하이 레벨에서 로우 레벨로 변화하지만, 노드 5a-7이 변화하지 않기 때문에 노드 5a-10은 변화하지 않는다. 따라서, 노드 5a-9는 로우 레벨에서 하이 레벨로 변화하고, 노드 5a-11은 변화하지 않는다. 이후, 시간 T3, T4 에서의 동작도 동일하다. 이와 같이, JK 플립플롭 회로(1307)는 출력 신호 øa의 신호 레벨 변화에 따라서 노드 5a-9 및 노드 5a-11에서의 신호가 교대로 하이 레벨과 로우 레벨이 되도록 한다.
다음에, 증폭 회로부(1308)의 동작을 도 33의 (a)∼(k), 도 34의 (a)∼(k) 및 도 35의 (a)∼(k)를 참조하여 설명한다. 도 33의 (a)∼(k)는 비교 대상 신호인 출력 신호 øout이 비교 기준의 외부 클록 신호 øext보다 먼저, 로우 레벨에서 하이 레벨로 변화하는 경우를 나타내고 있다. 이 경우, 위상 비교부로부터 공급되는 출력 신호 øb, øc, ød 및 øe는 각각 하이 레벨, 로우 레벨, 하이 레벨 및 로우 레벨이다.
이 경우, 노드 5a-12는 하이 레벨로 고정되고, 노드 5a-13은 로우 레벨로 고정된다. 따라서, 세트 신호 øSO 및 øSE는 JK 플립플롭(1307)의 상태 변화에 따라서 변화하지만, 리셋 신호 øRO 및 øRE는 노드 5a-13이 로우 레벨이기 때문에 변화하지 않는다.
도 34의 (a)∼(k)는 비교 대상 신호인 출력 신호 øout가 비교 기준 신호인 외부 클록 신호 øext와 거의 동시에 로우 레벨에서 하이 레벨로 변화하는 경우를 나타내고 있다. 이 경우, 위상 비교부로부터 공급되는 출력 신호 øb, øc, ød 및 øe는 각각 로우 레벨, 하이 레벨, 하이 레벨 및 로우 레벨이다. 이들 출력 신호 øb, øc, ød 및 øe에 있어서, 노드 5a-12 및 5a-13은 로우 레벨로 고정된다. 이 때문에, 세트 신호 øSO 및 øSE와, 리셋 신호 øRO 및 øRE는 JK 플립플롭(1307)의 상태 변화에 의해 영향받지 않고 ,로우 레벨을 유지한다.
도 35의 (a)∼(k)는 비교 대상 신호인 출력 신호 øout가 비교 기준이 되는 외부 클록 신호 øext의 상승 엣지 후에 로우 레벨에서 하이 레벨로 변화하는 경우를 도시하고 있다. 이 경우에, 위상 비교부로부터 공급되는 출력 신호 øb, øc, ød 및 øe는 각각 로우 레벨, 하이 레벨, 로우 레벨 및 하이 레벨이다. 이들 출력 신호 øb, øc, ød 및 øe에 있어서, 노드 5a-12가 로우 레벨로 고정되고, 노드 5a-13이 하이 레벨로 고정된다. 이 때문에, 리셋 신호 øRO 및øRE는 JK 플립플롭(1307)의 상태 변화에 따라서 변화하지만, 세트 신호 øSO 및 øSE는 노드 5a-13가 로우 레벨이기 때문에 변화하지 않는다.
이상으로, 본 발명의 클록 위상 조정 회로가 DLL 회로로서 구현되고 SDRAM 등의 고속 메모리 시스템에 적용된 경우에 대하여 설명하였다. 그러나, 본 발명은 이러한 특정한 회로 구성에 한정되는 것이 아니라, 모든 반도체 장치에 적용될 수 있다.
본 발명의 반도체 장치에 의하면, 반도체 장치가 통상의 동작 모드로 되어 있지 않은 경우라도, 클록 주기 측정부에 의해 외부 클록 신호의 소정의 클록 주기분에 해당하는 지연량을 측정하여 가변 지연 회로 등의 동기한 상태를 달성하는 데 적절한 지연량의 근방에 상기 지연량을 설정하도록 하고 있기 때문에, 록 온의 상태를 달성할 때까지 필요할 시간 기간을 대폭 단축할 수 있게 된다.
또한, 본 발명의 반도체 장치에 의하면, 반도체 장치의 전원 투입시부터 일정 기간 동안, 지연 회로부 및 위상 비교 회로부에 대한 외부 클록 신호의 공급을 정지시키고, 외부 클록 신호의 소정의 클록 주기분에 해당하는 지연량을 측정하여 가변 지연 회로등의 동기한 상태를 달성하는 데 적절한 지연량의 근방에 상기 지연량을 설정하도록 하고 있기 때문에, 반도체 장치의 전원 상승에 의한 DLL 회로 등의 오동작을 일으키는 일없이 가변 지연 회로 등을 동기한 상태로 할 때까지 필요한 시간 기간을 대폭 단축할 수 있다.
또, 본 발명의 반도체 장치에 의하면, 반도체 장치의 동작 모드의 전환시부터 일정 기간만큼, 지연 회로부 및 위상 비교 회로부로의 외부 클록 신호의 공급을 정지시키고, 외부 클록 신호의 소정의 클록 주기분에 해당하는 지연량을 측정하여 가변 지연 회로 등의 동기한 상태를 달성하는 데 적절한 지연량의 근방에 상기 지연량을 설정하도록 하고 있기 때문에, 반도체 장치의 동작 모드의 전환에 의하여 DLL 회로 등에 악영향을 미치지 않고 가변 지연 회로 등을 동기한 상태로 할 때까지 필요한 시간 기간을 대폭 단축할 수 있다.
또한, 본 발명의 반도체 장치에 의하면, 반도체 장치의 전원 투입 직후만, 가변 지연 회로의 지연량을 동기한 상태를 달성하는 데 적절한 지연량의 근방으로 일시에 조정하고, 이어서 가변 지연 회로 등을 사용하여 상기 지연량을 미세하게 조정하고 있기 때문에, 반도체 장치의 전원 상승에 의한 DLL 회로 등의 오동작을 일으키는 일 없이 내부 클록 신호의 위상을 고정밀도로 신속히 조정할 수 있다.
더욱이, 본 발명의 반도체 장치에 의하면, 반도체 장치가 대기 모드로부터 복귀한 직후만, 가변 지연 회로의 지연량을 동기한 상태를 달성하는 데 적절한 지연량의 근방으로 일시에 조정하고, 이어서 가변 지연 회로 등을 사용하여 상기 지연량을 미세하게 조정하고 있기 때문에, 반도체 장치의 대기 모드로부터의 복귀에 의해 발생하는 DLL 회로 등의 오동작을 일으키는 일 없이 내부 클록 신호의 위상을 고정밀도로 또한 신속히 조정할 수 있다.
본 발명은 상술된 실시예에 한정되지 않고, 다양한 변형 및 수정이 본 발명이 범위 내에서 가능하다.

Claims (13)

  1. 입력 클록 신호가 통과하는 지연 소자수를 변화시킴으로써 입력 클록 신호의 지연량을 조정하여 지연된 클록 신호를 생성하는 가변 지연 회로와,
    상기 지연 소자수를 제1 상태에서는 1단씩, 제2 상태에서는 복수단씩 변화시켜 상기 지연량을 제어하는 타이밍 안정화 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 타이밍 안정화 회로는 반도체 장치로의 전원 투입과 반도체 장치의 동작 모드의 전환중 적어도 한쪽에 응답하여, 제2 상태에서 동작하도록 설정되는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 타이밍 안정화 회로는 상기 제2 상태에서 지연 소자수를 복수단씩 연속 시프트시켜 지연량이 소망의 지연량의 근방에 근사되면 제2 상태에서 제1 상태로 전환되는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상기 반도체 장치로의 전원 투입을 검출하고 이 전원 투입을 나타내는 신호를 생성하는 전원 투입 검출 회로를 더 포함하며, 상기 타이밍 안정화 회로는 상기 전원 투입 검출 회로로부터의 신호에 응답하여 상기 제2 상태로 설정되는 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서, 전원 소비 감소 모드에서 통상 동작 모드로의 복귀를 검출하는 복귀 검출 회로를 더 포함하며, 상기 타이밍 안정화 회로는 상기 복귀 검출 회로로부터의 신호에 응답하여 제2 상태로 설정되는 것을 특징으로 하는 반도체 장치.
  6. 제3항에 있어서, 상기 타이밍 안정화 회로는, 상기 가변 지연 회로와 동일한 지연량으로 설정되는 더미 가변 지연 회로와,
    상기 더미 가변 지연 회로로부터 공급된 클록 신호를 지연시키는 더미 회로와,
    상기 더미 회로로부터 공급되는 클록 신호의 위상과 상기 입력 클록 신호의 위상을 비교하는 위상 비교 회로와,
    상기 위상 비교 회로의 위상 비교 결과에 따라서 상기 가변 지연 회로 및 더미 가변 지연 회로에 대해 지연 소자수를 제1 상태에서는 1단씩, 제2 상태에서는 복수단씩 변화시킴으로써 지연량을 제어하는 지연 제어 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 타이밍 안정화 회로는 상기 전원 투입과 동작 모드의 전환중 적어도 한쪽에 응답하여 상기 지연 제어 회로를 제2 상태로 설정하고, 상기 위상 비교 회로의 위상 비교 결과에 따라 상기 지연 제어 회로를 제1 상태로 설정하는 지연 제어 전환 회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 지연 제어 전환 회로는 상기 위상 비교 회로의 위상 비교 결과가 동기한 상태를 나타내거나 상기 지연의 시프트 방향이 역전되었음을 나타내면 상기 지연 제어 회로를 제1 상태로 설정하는 것을 특징으로 하는 반도체 장치.
  9. 외부에서 공급되는 외부 클록 신호의 위상을 조정하여 내부 클록 신호를 발생시키는 클록 위상 조정 회로를 구비한 반도체 장치에 있어서,
    상기 클록 위상 조정 회로는,
    상기 외부 클록 신호를 조정 가능한 지연량만큼 지연시켜 상기 내부 클록 신호를 발생시키는 지연 회로부와,
    상기 외부 클록 신호를 상기 내부 클록 신호와 위상에 대해 비교하는 위상 비교 회로부와,
    상기 위상 비교 회로부에 의한 위상 비교 결과에 따라서 상기 조정 가능한 지연량을 조정하는 지연 제어 회로부와,
    상기 외부 클록 신호의 소정의 클록 주기분에 해당하는 지연량을 측정하고, 상기 지연량의 측정 결과를 상기 지연 제어 회로부에 공급하는 클록 주기 측정부를 포함하고,
    상기 지연 제어 회로부는 상기 위상 비교 회로부로의 상기 외부 클록 신호의 공급이 정지한 동안, 상기 조정 가능한 지연량을 상기 외부 클록 신호의 소정의 클록 주기분에 해당하는 지연량으로 설정하는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 반도체 장치로의 전원 투입으로부터 소정의 시간 기간 동안, 상기 위상 비교 회로부로의 상기 외부 클록 신호의 공급을 정지하는 클록 위상 조정 회로 제어부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서, 상기 반도체 장치의 동작 모드의 전환으로부터 소정의 시간 기간 동안, 상기 위상 비교 회로부로의 상기 외부 클록 신호의 공급을 정지하는 클록 위상 조정 회로 제어부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서, 상기 외부 클록 신호의 위상 조정은 상기 전원 투입 직후에는 상기 지연량의 측정에 기초하여 이루어지고, 그 이후는 상기 위상 비교 회로부에 의한 위상 비교 결과에 기초하여 이루어지는 것을 특징으로 하는 반도체 장치.
  13. 제11항에 있어서, 상기 외부 클록 신호의 위상 조정은 상기 대기 모드로부터의 복귀 직후에는 상기 지연량의 측정에 기초하여 이루어지고, 그 이후는 상기 위상 비교 회로부에 의한 위상 비교 결과에 기초하여 이루어지는 것을 특징으로 하는 반도체 장치.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101138833B1 (ko) * 2010-05-27 2012-05-11 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동 방법
KR20170041781A (ko) * 2014-08-05 2017-04-17 애플 인크. 전용 회로 및 메모리를 제어하기 위한 동적 마진 튜닝
KR20210012188A (ko) * 2019-07-24 2021-02-03 현대오트론 주식회사 라이다 시스템 및 이의 신호 처리 방법

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3973308B2 (ja) * 1998-11-27 2007-09-12 富士通株式会社 セルフタイミング制御回路を内蔵する集積回路装置
KR100304705B1 (ko) * 1999-03-03 2001-10-29 윤종용 포스티드 카스 레이턴시 기능을 가지는 동기식 반도체 메모리 장치 및 카스 레이턴시 제어 방법
US6164369A (en) * 1999-07-13 2000-12-26 Lucent Technologies Inc. Door mounted heat exchanger for outdoor equipment enclosure
US6549046B1 (en) * 2000-12-29 2003-04-15 Cisco Technology, Inc. Method and apparatus for phase aligning two clock signals utilizing a programmable phase adjustment circuit
US6518811B1 (en) 2000-12-29 2003-02-11 Cisco Technology, Inc. Software programmable delay circuit
DE10101553C1 (de) * 2001-01-15 2002-07-25 Infineon Technologies Ag Halbleiterspeicher mit Verzögerungsregelkreis
GB0111300D0 (en) * 2001-05-09 2001-06-27 Mitel Knowledge Corp Method and apparatus for synchronizing slave network node to master network node
JP3727889B2 (ja) * 2002-02-19 2005-12-21 株式会社東芝 半導体装置
JP4104886B2 (ja) * 2002-03-20 2008-06-18 株式会社ルネサステクノロジ 半導体装置
DE10215583B4 (de) * 2002-04-10 2008-09-11 Qimonda Ag Spannungsgeneratorvorrichtung und Steuerverfahren
US7319728B2 (en) * 2002-05-16 2008-01-15 Micron Technology, Inc. Delay locked loop with frequency control
US6801070B2 (en) * 2002-05-16 2004-10-05 Micron Technology, Inc. Measure-controlled circuit with frequency control
WO2004055989A2 (en) * 2002-12-13 2004-07-01 Koninklijke Philips Electronics N.V. Low lock time delay locked loops using time cycle supppressor
US6927429B2 (en) * 2003-02-14 2005-08-09 Freescale Semiconductor, Inc. Integrated circuit well bias circuity
US7477716B2 (en) * 2003-06-25 2009-01-13 Mosaid Technologies, Inc. Start up circuit for delay locked loop
US7855584B2 (en) * 2003-12-09 2010-12-21 St-Ericsson Sa Low lock time delay locked loops using time cycle suppressor
JP4583042B2 (ja) * 2004-02-13 2010-11-17 凸版印刷株式会社 Ｄｌｌ回路
JP4583043B2 (ja) * 2004-02-13 2010-11-17 凸版印刷株式会社 半導体メモリ
JP4558347B2 (ja) * 2004-02-27 2010-10-06 凸版印刷株式会社 Ｄｌｌ回路
US7421606B2 (en) 2004-05-18 2008-09-02 Micron Technology, Inc. DLL phase detection using advanced phase equalization
US7149145B2 (en) 2004-07-19 2006-12-12 Micron Technology, Inc. Delay stage-interweaved analog DLL/PLL
US7088156B2 (en) * 2004-08-31 2006-08-08 Micron Technology, Inc. Delay-locked loop having a pre-shift phase detector
JP4611015B2 (ja) * 2004-12-27 2011-01-12 富士通株式会社 半導体集積回路装置
US7190201B2 (en) * 2005-02-03 2007-03-13 Mosaid Technologies, Inc. Method and apparatus for initializing a delay locked loop
US20060193417A1 (en) * 2005-02-25 2006-08-31 Tellabs Operations, Inc. Systems and methods for switching between redundant clock signals
US7319355B2 (en) * 2006-01-03 2008-01-15 Taiwan Semiconductor Manufacturing Co., Ltd. Pulse generator
US20080103708A1 (en) * 2006-10-13 2008-05-01 Sony Computer Entertainment Inc. Leakage power estimation
JP2009147829A (ja) * 2007-12-17 2009-07-02 Panasonic Corp Ｄｌｌ回路，撮像装置，メモリ装置
KR100902058B1 (ko) * 2008-01-07 2009-06-09 주식회사 하이닉스반도체 반도체 집적 회로 및 그의 제어 방법
JP2011061457A (ja) * 2009-09-09 2011-03-24 Elpida Memory Inc クロック生成回路及びこれを備える半導体装置並びにデータ処理システム
JP5672904B2 (ja) * 2010-09-28 2015-02-18 株式会社リコー 負荷駆動装置と画像読取装置および画像形成装置
KR101221234B1 (ko) * 2010-12-30 2013-01-11 에스케이하이닉스 주식회사 반도체 메모리 장치의 컬럼 어드레스 회로 및 컬럼 어드레스 생성 방법
US8514117B2 (en) * 2011-09-09 2013-08-20 Texas Instruments Incorporated Excess loop delay compensation for a continuous time sigma delta modulator
GB2499374A (en) * 2012-01-30 2013-08-21 St Microelectronics Grenoble 2 Circuit supplying two clock frequencies, while changing from one frequency to the other does not supply a clock signal.
US20150256164A1 (en) * 2014-03-07 2015-09-10 Kabushiki Kaisha Toshiba Timing measuring circuit
US20170206937A1 (en) * 2016-01-19 2017-07-20 Mediatek Inc. Hybrid system integrating package-on-package soc and embedded multi-chip package on one main circuit board
US11784651B2 (en) * 2021-10-27 2023-10-10 Nxp B.V. Circuitry and methods for fractional division of high-frequency clock signals

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05266663A (ja) * 1992-03-19 1993-10-15 Fujitsu Ltd 半導体記憶装置
JP2705590B2 (ja) * 1994-10-28 1998-01-28 日本電気株式会社 半導体記憶装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101138833B1 (ko) * 2010-05-27 2012-05-11 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동 방법
KR20170041781A (ko) * 2014-08-05 2017-04-17 애플 인크. 전용 회로 및 메모리를 제어하기 위한 동적 마진 튜닝
KR20210012188A (ko) * 2019-07-24 2021-02-03 현대오트론 주식회사 라이다 시스템 및 이의 신호 처리 방법

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Publication number Publication date
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