KR20170041781A - 전용 회로 및 메모리를 제어하기 위한 동적 마진 튜닝 - Google Patents

전용 회로 및 메모리를 제어하기 위한 동적 마진 튜닝 Download PDF

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Abstract

전용 회로 또는 메모리 내의 개별적인 로직 경로들의 지연을 선택적으로 튜닝하도록 허용할 수 있는 방법의 실시예들이 개시된다. 회로부는 전용 회로 또는 메모리에 결합되는 전력 공급원의 전압 레벨을 모니터하도록 구성될 수 있다. 전용 회로 또는 메모리 내의 지연 유닛의 지연량은 전력 공급원의 전압 레벨이 변경되었다는 결정에 응답하여 변경될 수 있다.

Description

전용 회로 및 메모리를 제어하기 위한 동적 마진 튜닝{DYNAMIC MARGIN TUNING FOR CONTROLLING CUSTOM CIRCUITS AND MEMORIES}
본 명세서에 기재된 실시예들은 집적 회로에 관한 것으로, 더 구체적으로, 집적 회로 내의 회로 경로를 튜닝하기 위한 기술에 관한 것이다.
프로세서, 메모리, 및 다른 유형들의 집적 회로는 통상적으로 반도체 기판 상에 제조된 상호연결 트랜지스터들로 구성된 다수의 로직 회로들을 포함한다. 그러한 로직 회로들은 다수의 상이한 회로 설계 스타일들에 따라 구성될 수 있다. 예를 들어, 조합 로직은 플립플롭 또는 래치와 같은 클록동작 상태 소자들 사이에 위치하는 클록동작하지 않는 정적 상보성 금속산화물 반도체(CMOS) 게이트들의 집합을 통해 구현될 수 있다. 대안적으로, 설계 요구조건들에 따라, 일부 조합 로직 함수들은 도미노 로직 게이트와 같은 클록동작 동적 로직을 이용하여 구현될 수 있다.
반도체 생산 프로세스에서 이용가능한 금속화 층들로 형성되는 배선들은 다양한 클록동작 상태 소자 및 로직 게이트들에 연결되는 데 사용될 수 있다. 칩마다의 생산 변동뿐만 아니라 배선들의 물리적 경유 차이로 인해 로직 게이트들 간의 전파 시간이 상이해질 수 있다.
동작 중에, 다양한 온칩 전력 공급원들의 전압 레벨이 달라질 수 있다. 그러한 변동은 로직 스위칭의 활동의 증가된 레벨 동안 기생 회로 소자들에 걸친 전압 강하의 결과물일 수 있다. 일부 경우들에서, 전력 공급원 전압 레벨의 변동은 칩, 모바일 디바이스 등의 동작 모드의 변화의 결과물일 수 있다. 활동 감소의 기간 동안, 전력 공급원 전압 레벨은 낮아질 수 있는데, 그 이유는 느린 회로 성능이 용인될 수 있기 때문이다.
회로 경로의 지연을 튜닝하기 위한 방법 및 장치의 다양한 실시예들이 개시된다. 광범위하게 말하자면, 기능 유닛이 복수의 회로 경로를 포함하고, 각각의 회로 경로는 적어도 하나의 지연 유닛을 포함하는 장치 및 방법이 고려된다. 회로부는 기능 유닛에 결합된 전력 공급원의 전압 레벨을 모니터하고, 전력 공급원의 전압 레벨의 변화의 검출에 응답하여, 주어진 회로 경로의 지연 유닛의 지연량을 조정하도록 구성될 수 있다.
일 실시예에서, 회로부는 전력 공급원의 전압 레벨의 변화의 검출에 응답하여 기능 블록의 동작을 일시정지하도록 추가로 구성된다.
추가적인 실시예에서, 회로부는, 지연 유닛의 지연량의 조정을 완료한 것에 응답하여, 기능 블록의 동작을 재개하도록 추가로 구성될 수 있다.
하기의 상세한 설명은 첨부 도면들을 참조하며, 이제 도면들이 간단히 기술된다.
도 1은 집적 회로의 실시예를 예시한다.
도 2는 로직 경로의 실시예를 예시한다.
도 3은 지연 유닛의 실시예를 예시한다.
도 4는 지연 유닛의 다른 실시예를 예시한다.
도 5는 메모리의 실시예를 예시한다.
도 6은 지연 유닛을 조정하기 위한 방법의 실시예의 다이어그램을 예시한다.
본 개시내용은 다양한 수정들 및 대안적인 형태들을 허용하지만, 그의 특정 실시예들은 도면들에서 예시로 도시되고, 본 명세서에서 상세하게 기술될 것이다. 그러나, 도면들 및 이에 대한 상세한 설명은 본 개시내용을 도시된 특정 형태로 제한하도록 의도되는 것이 아니며, 반대로, 첨부된 청구범위에 의해 한정되는 바와 같은 본 개시내용의 사상 및 범주 내에 속하는 모든 수정들, 등가물들 및 대안들을 포괄하려는 의도로 이해하여야 한다. 본 명세서에서 사용되는 표제들은 오직 구성을 위한 것이며 설명의 범주를 제한하기 위해 사용되는 것으로 의도되지 않는다. 본 출원 전반에 걸쳐 사용되는 바와 같이, "~일 수 있다(may)"라는 단어는 의무적인 의미(즉, "~이어야만 한다(must)"를 의미)라기보다 오히려 허용의 의미(즉, "~에 대해 가능성을 갖는다"는 의미)로 사용된다. 유사하게, "포함하다(include, includes)" 및 "포함하는(including)"이라는 단어는, 포함하지만 이로 제한되지 않음을 의미한다.
다양한 유닛들, 회로들 또는 기타 컴포넌트들이 태스크 또는 태스크들을 수행하도록 "구성되는 것"으로 설명될 수 있다. 그러한 맥락에서, "~하도록 구성되는"은 동작 동안에 태스크 또는 태스크들을 수행하는 "회로부를 가진"을 일반적으로 의미하는 구조의 광의의 설명이다. 이와 같이, 유닛/회로/컴포넌트는 유닛/회로/컴포넌트가 현재 온(on) 상태가 아닐 시에도 태스크를 수행하도록 구성될 수 있다. 일반적으로, "~하도록 구성되는"에 대응하는 구조를 형성하는 회로부는 하드웨어 회로들을 포함할 수 있다. 유사하게, 다양한 유닛들/회로들/컴포넌트들은 설명의 편의를 위해 태스크 또는 태스크들을 수행하는 것으로 설명될 수 있다. 그러한 설명은 "~하도록 구성된"이라는 문구를 포함하는 것으로 해석되어야 한다. 하나 이상의 태스크를 수행하도록 구성된 유닛/회로/컴포넌트를 언급하는 것은 그 유닛/회로/컴포넌트에 대해 35 U.S.C. § 112, (f) 문단의 해석을 적용하지 않고자 명확히 의도된다. 더 일반적으로, 임의의 요소의 언급은, 용어 "~하기 위한 수단" 또는 "~하는 단계"가 구체적으로 언급되지 않는 한, 그 요소에 대해 35 U.S.C. §112, (f)항의 해석을 적용하지 않고자 명확히 의도된다.
동적 전압 스케일링, 즉, 시스템온칩(SoC) 상의 하나 이상의 내부 전력 공급원의 전압 레벨의 조정은 모바일 디바이스 내의 동적 및 누설 전력을 감소시키는 데 이용될 수 있다. SoC의 부분들에 대한 활동 감소의 기간들이 검출될 수 있고, 식별된 부분들에 대한 대응하는 전력 공급원들의 전압 레벨은 감소될 수 있다. 식별된 부분들에 제공되는 클록 신호의 주파수도 또한 감소될 수 있다. 전력 공급원 전압 레벨 및 클록 신호 주파수에 대한 그러한 조정들은 전력 소비를 감소시킬 수 있다.
예컨대, 프로세서 또는 메모리와 같은 SoC 내의 개별적인 기능 블록들은 각각 다중 로직 게이트를 포함할 수 있는 다중 회로 경로(클록 및 데이터 경로 둘 모두)를 포함할 수 있다. 전력 공급원 전압 레벨이 동적 전압 스케일링에 응답하여 변경됨에 따라, 상이한 회로 경로들에 포함되는 신호들 간의 타이밍 관계가 변경될 수 있다. 일부 경우들에서, 신호들 간의 타이밍 관계의 그와 같은 변경으로 인해 SoC 내의 기능적 실패가 일어날 수 있다. 예를 들어, 데이터 경로가 연관 클록 경로에 대하여 지연되는 경우, 데이터는 충분한 셋업 시간을 갖는 플립플롭 또는 래치 회로에 도착 실패하여, 플립플롭 또는 래치 회로가 부정확한 데이터를 캡처하게 될 수 있다. 도면에 예시되고 아래에 기재된 실시예들은 전력 공급원 전압 레벨의 범위에 걸쳐 적절한 타이밍 마진을 유지하기 위하여 회로 경로 내의 지연을 부가 또는 차감하는 기술들을 제공할 수 있다.
시스템온칩 개요
집적 회로의 블록도가 도 1에 예시된다. 예시된 실시예에서, 집적 회로(100)는 내부 버스(105)를 통해 메모리 블록(102), 및 아날로그/믹스신호 블록(103), 및 I/O 블록(104)에 결합된 프로세서(101)를 포함한다. 다양한 실시예들에서, 집적 회로(100)는 데스크톱 컴퓨터, 서버, 또는, 예컨대, 태블릿 또는 랩톱 컴퓨터와 같은 모바일 컴퓨팅 애플리케이션에서의 사용을 위해 구성될 수 있다.
아래에 더 상세하게 기재되는 바와 같이, 프로세서(101)는, 다양한 실시예들에서, 연산 동작들을 수행하는 범용 프로세서를 대표할 수 있다. 예를 들어, 프로세서(101)는 마이크로프로세서와 같은 중앙 프로세싱 유닛(CPU), 마이크로콘트롤러, 주문형 집적 회로(ASIC), 또는 필드 프로그래머블 게이트 어레이(FPGA)일 수 있다. 일부 실시예들에서, 프로세싱 디바이스(101)는 하나 이상의 지연 유닛(106)을 포함할 수 있고, 이는, 예를 들어, 가변적인 지연을 제공함으로써 하나 이상의 로직 경로를 튜닝하는 것을 돕도록 구성될 수 있다.
메모리 블록(102)은 임의의 적합한 유형의 메모리, 예를 들어, 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 판독전용 메모리(ROM), 전기적 소거 및 프로그램가능 판독전용 메모리(EEPROM), 또는 플래시 메모리를 포함할 수 있다. 도 1에 예시된 집적 회로의 실시예에서, 단일 메모리 블록이 도시되어 있음을 주의해야 한다. 다른 실시예들에서, 임의의 적합한 수의 메모리 블록들이 이용될 수 있다.
아날로그/믹스신호 블록(103)은, 예를 들어, 크리스탈 오실레이터, 위상잠금 루프(PLL), 아날로그 디지털 변환기(ADC), 및 디지털 아날로그 변환기(DAC)(모두 미도시됨)를 포함하는 다양한 회로들을 포함할 수 있다. 다른 실시예들에서, 아날로그/믹스신호 블록(103)은 온칩 전력 공급원 및 전압 레귤레이터를 포함하는 전력 관리 태스크들을 수행하도록 구성될 수 있다. 아날로그/믹스신호 블록(103)은, 일부 실시예들에서, 무선 네트워크와 동작하도록 구성될 수 있는 무선 주파수(RF) 회로들을 또한 포함할 수 있다.
I/O 블록(104)은 집적 회로(100)와 하나 이상의 주변 디바이스 간의 데이터 전송을 조율하도록 구성될 수 있다. 그러한 주변 디바이스들은 저장 디바이스들(예컨대, 하드 드라이브, 테이프 드라이브, CD 드라이브, DVD 드라이브 등을 포함하는 자기 또는 광학 매체기반 저장 디바이스들), 오디오 프로세싱 서브시스템, 또는 임의의 다른 적합한 유형의 주변 디바이스들을 제한 없이 포함할 수 있다. 일부 실시예들에서, I/O 블록(104)은 범용 직렬 버스(USB) 프로토콜 또는 IEEE 1394(Firewire®) 프로토콜의 일정 버전을 구현하도록 구성될 수 있다.
I/O 블록(104)은 집적 회로(100)와, 네트워크를 통해 집적 회로(100)에 결합되는 하나 이상의 디바이스(예컨대, 다른 컴퓨터 시스템 또는 집적 회로들) 사이의 데이터 전송을 조율하도록 또한 구성될 수 있다. 일 실시예에서, I/O 블록(104)은 예를 들어, 기가비트 이더넷 또는 10-기가비트 이더넷과 같은 이더넷(IEEE 802.3) 네트워킹 표준을 구현하는 데 필요한 데이터 프로세싱을 수행하도록 구성될 수 있지만, 임의의 적합한 네트워킹 표준이 구현될 수 있음이 고려된다. 일부 실시예들에서, I/O 블록(104)은 다수의 별개의 네트워크 인터페이스 포트들을 구현하도록 구성될 수 있다.
도 1에 도시된 실시예는 단지 예시임을 주의해야 한다. 다른 실시예들에서, 상이한 기능성 블록들 및 상이한 구성들의 기능성 블록들이 가능하고 고려된다.
로직 경로 및 지연 유닛
로직 경로(본 명세서에서 "회로 경로"라고도 지칭됨)의 일부분의 예시가 도 2에 예시된다. 예시된 실시예에서, 플립플롭(201)은 로직 게이트(2-2)에 결합되고, 이는 이어서 로직 게이트(203)에 결합된다. 로직 게이트(203)는 지연 유닛(204)에 결합되고, 이는 이어서 다른 플립플롭(205)에 결합된다. 예시된 실시예는 "CLK"로 표시되는 클록 신호(206) 및 "CONTROL"로 표시되는 제어 입력(207)을 또한 포함한다. 클록 신호(206)는 지연 유닛(208)에 결합되고, 그것의 출력은 플립플롭(205)의 클록 입력에 결합된다. 일반적으로 말해서, 플립플롭들(201, 205)은 정적 또는 동적 플립플롭과 같은 임의의 적합한 상태 소자에 대응할 수 있다. 플립플롭들(201, 205)은 클록 신호(206)에 응답하여 입력 데이터를 캡처 및 저장하도록 동작할 수 있다. 예를 들어, 플립플롭들(201, 205)은 에지 트리거형 상태 소자일 수 있다.
로직 게이트들(202, 203)은 임의의 적합한 유형의 조합 로직 함수들(예컨대, AND, OR, NAND, NOR, XOR, 및 XNOR, 또는 임의의 적합한 불 연산식)을 구현하도록 구성될 수 있다. 로직 게이트들 중 어느 하나(202 또는 203)는 정적 또는 동적 로직을 이용하여 구현될 수 있다. 예를 들어, 동적 로직을 이용하여 구현되는 경우, 로직 게이트들(202, 203)은 또한 클록 입력(206)에 의해 클록동작될 수 있거나, 또는 클록 신호(206)로부터 유도되는 다른 클록 신호(미도시)에 의해 클록동작될 수 있다. 도 2에 도시된 로직 게이트들의 개수 및 연결성은 단지 예시적인 예일 뿐이며, 다른 실시예들에서, 게이트들 및 상태 소자들의 다른 개수 및 구성이 이용될 수 있음을 주의해야 한다.
아래에 더 상세하게 기재되는 바와 같이, 지연 유닛(204)은 로직 게이트(203)로부터의 출력의 전파를 지연시킴으로써, 205의 입력에서 로직 게이트(203)의 출력의 도착을 지연시키도록 구성될 수 있다. 추가적으로, 지연 유닛(208)은 플립플롭(201)의 클록 입력에서 플립플롭(205)의 클록 입력으로의 클록 신호(206)의 전파를 지연시키도록 구성될 수 있다. 다양한 실시예들에서, 조정, 즉, 지연 유닛들(204, 206)에 의해 제공되는 지연량의 증가 또는 감소가 가능할 수 있다. 제어 입력(207)은 다중 데이터 비트들을 포함할 수 있고, 그 값들은 디코딩되어 지연 유닛들(204, 206)의 각각에 대한 다양한 가능성있는 지연량들 중 하나를 선택할 수 있다. 다른 실시예들에서, 제어 입력(207)은 아날로그 바이어스 신호를 포함할 수 있고, 이는 지연 유닛(204)에 의해 로직 경로(200) 안으로 가해지는 지연량 및 로직 경로(200)의 클록 신호 경로 안으로 가해지는 지연량을 제어한다.
플립플롭들(201, 205), 로직 게이트들(202, 203), 및 지연 유닛들(204, 208)은 반도체 생산 프로세스 상에서 이용가능한 하나 이상의 배선층을 이용하여 결합될 수 있다. 예컨대, 저항성과 같은 물리적 특성들은 각 배선층마다 상이할 수 있다. 또한, 경유 경로, 배선 폭 등의 차이로 인해, 게이트들 간의 다양한 배선 연결들뿐만 아니라 상이한 로직 경로들에 대하여 시간 상수가 상이해질 수 있다.
배선 시간 상수들의 차이는 하나의 로직 경로로부터의 신호들이 다른 로직 경로로 전달될 때 타이밍 이슈들, 즉, 플립플롭 또는 래치들에 대한 셋업 또는 홀드 시간들의 위반을 일으킬 수 있다. 그러한 경우들에서, 예컨대, 지연 유닛(204) 또는 지연 유닛(208)과 같은 하나 이상의 지연 유닛에 대한 지연량들은 적절한 타이밍 마진을 제공하기 위하여 조정될 수 있다. 일부 실시예들에서, 전력 공급원의 전압 레벨이 변함에 따라 적절한 타이밍 마진을 제공하기 위하여, 지연량들은 로직 경로의 컴포넌트들에 결합되는 전력 공급원의 전압 레벨의 변화에 응답하여 조정될 수 있다.
도 2에 예시되는 로직 경로는 여러 상이한 유형의 디지털 로직 회로들 중 어느 것에도 대응할 수 있고, 일반적으로 상태 소자들에 의해 한정되는 게이트들의 임의의 직렬 연결을 포함할 수 있다. 일부 실시예들에서, 로직 경로(200)는 메모리에 대한 어드레스 디코드 경로 또는 데이터 입력/출력 경로의 일부분일 수 있다. 로직 경로(200)는, 다른 실시예들에서, 프로세싱 디바이스 내의 데이터경로의 일부분에 대응할 수 있다. 데이터경로는 가산기, 이동기, 멀티플라이어, 디바이더, 버퍼, 레지스터 파일, 기타 임의의 다른 유형의 회로 또는 명령어 실행의 코스 중에 데이터를 저장 또는 데이터를 조작하도록 동작하는 기능 유닛의 일부분일 수 있다. 로직 경로는 또한 프로세서 내의 데이터경로 또는 다른 소자들의 동작을 제어하는 신호들을 생성하는 프로세서 내의 제어 경로들에 대응할 수 있다. 그러나, 로직 경로들의 다른 구성들이 가능하고 고려됨을 주의해야 한다.
도 2에 예시된 로직 경로는 단지 예시임을 주의해야 한다. 다양한 실시예들에서, 상이한 개수의 로직 게이트, 다른 로직 경로들로부터의 입력, 및 상이한 로직 경로로의 추가적인 출력들이 이용될 수 있다.
도 3을 참조하여, 지연 유닛의 실시예가 예시된다. 지연 유닛(300)은, 다양한 실시예들에서, 도 2에 도시된 바와 같이 지연 유닛(204) 또는 지연 유닛(208) 중 어느 하나에 대응할 수 있다. 예시된 실시예에서, 지연 유닛(300)은 지연 회로들(301 내지 303), 멀티플렉스 회로(304)를 포함한다. 예시된 실시예는 "INPUT"으로 표시되는 입력 신호(305), "CONTROL"로 표시되는 제어 신호들(307) 및 "OUTPUT"으로 표시되는 출력 신호(306)를 또한 포함한다.
지연 회로들(301 내지 303) 각각은 다중 인버터를 포함한다. 예를 들어, 지연 회로(301)는 인버터들(308, 309)을 포함하고, 이들 각각은 게이트 지연, 즉, 신호가 게이트의 입력에서 게이트의 출력으로 전파되는 데 필요한 지연으로, 지연 회로(301)에 걸친 전체 지연에 기여한다. 지연 회로들(301 내지 303) 각각이 상이한 개수의 인버터들을 포함하는데, 각 지연 회로는 상이한 고유 지연량을 가지며, 이는 제어 신호(307)에 따라 멀티플렉스 회로(304)에 의해 선택될 수 있다. 인버터들이 도 3에 예시된 실시예에 도시되지만, 다른 실시예들에서, 임의의 적합한 로직 게이트가 이용될 수 있다. 또한, 예컨대, p채널 및/또는 n채널 MOSFET과 같은 추가적인 디바이스들을 이용하여 지연 회로 내의 각각의 게이트의 출력 상에서 고정 부하를 유지함으로써, 신호가 전환될 때 일관된 상승 및 하강 시간을 제공할 수 있다.
본 명세서에 도시되고 기재된 것들과 같은 정적 상보적 금속산화물 반도체(CMOS) 인버터들은 본 명세서에 기재된 회로들에 이용될 수 있는 반전 증폭기의 특정 실시예일 수 있음을 주의해야 한다. 그러나, 다른 실시예들에서, CMOS 이외의 기술을 이용하여 내장된 반전 증폭기를 포함하는, 신호의 로직 감지를 반전시킬 수 있는 반전 증폭기의 임의의 적합한 구성이 사용될 수 있다.
각각의 지연 회로들(301 내지 303)의 입력이 입력 신호(305)에 결합되고, 각각의 지연 회로들(301 내지 303)의 출력이 멀티플렉스 회로(304)의 각 입력에 결합된다. 동작 시, 제어 신호(307)는 각각의 지연 회로들(301 내지 303)의 출력이 멀티플렉스 회로(304)에 의해 선택될 수 있도록 설정될 수 있다. 입력 신호(305)가 전환함에 따라, 전환은 각각의 지연 회로들(301 내지 304)을 통해 전파되어, 각자 상이한 기간 이후에 멀티플렉스 회로(304)의 입력에 도착한다. 이어서 선택된 출력은 전파되어 306을 통해 출력된다. 다양한 실시예들에서, 다양한 지연 회로들로부터의 출력을 선택함으로써, 지연 유닛은, 예를 들어, 제어 신호(307)와 같은 제어 신호에 따라 상이한 지연량을 제공할 수 있다.
멀티플렉스 회로(304)는 다수의 설계 스타일들에 따라 설계될 수 있다. 예를 들어, 멀티플렉스 회로(304)는 제어 신호들(307)에 의해 제어되는 하나 이상의 패스 게이트를 포함할 수 있다. 각각의 패스 게이트의 출력은 와이어드OR 방식(wired-OR fashion)으로 서로 결합될 수 있다. 패스 게이트("트랜스미션 게이트"라고도 지칭됨)는 병렬로 연결된 n채널 금속산화물-반도체 전계효과 트랜지스터(MOSFET) 및 p채널 MOSFET을 포함할 수 있음을 주의해야 한다. 다른 실시예들에서, 단일 n채널 MOSFET 또는 단일 p채널 MOSFET이 패스 게이트로서 사용될 수 있다. 다양한 실시예들에서, "트랜지스터"는, 예를 들어, 접합형 전계효과 트랜지스터(JFET)와 같은 하나 이상의 트랜스컨덕턴스 소자에 대응할 수 있음을 추가로 주의해야 한다.
도 3에 도시된 실시예는 단지 예시일 뿐이다. 다른 실시예들에서, 상이한 개수의 지연 회로들이 이용될 수 있다.
지연 회로의 실시예가 도 4에 예시된다. 예시된 실시예에서, 지연 회로(400)는 제어형 인버터들(413, 414)을 포함한다. 제어형 인버터(413)의 출력이 제어형 인버터(414)의 입력에 결합되어 버퍼 회로, 즉, 입력 신호의 로직 상태(로우(low) 또는 하이(high))를 변경하지 않는 회로를 형성한다. 지연 회로(400)는 "BIASP"로 표시되는 p채널 바이어스 신호(409), "IN"으로 표시되는 데이터 입력 신호(410), "BIASN"으로 표시되는 n채널 바이어스 신호(411) 및 "OUT"으로 표시되는 데이터 출력 신호(412)를 추가로 포함한다.
"로우" 또는 "로우 로직 레벨"은 접지 전압 또는 접지에 가까운 전압을 지칭하고, "하이" 또는 "하이 로직 레벨"은 n채널 MOSFET을 턴 온하고 p채널 MOSFET을 턴 오프할 만큼 충분히 큰 전압 레벨을 지칭함을 주의해야 한다. 다른 실시예들에서, 상이한 기술을 이용함으로써 "로우" 및 "하이"에 대하여 상이한 전압 레벨을 만들 수 있다.
제어형 인버터(413)는 디바이스들(401 내지 404)을 포함하고, 제어형 인버터(414)는 디바이스들(405 내지 408)을 포함한다. 데이터 입력 신호(410)는 디바이스들(402, 403)을 제어하여, 그것들 중 하나를 입력 신호(410)의 로직 상태(하이 또는 로우 중 어느 하나)에 따라 활성화시킬 수 있다. p채널 바이어스 신호(409)는 디바이스(401)를 제어하고, n채널 바이어스 신호는 디바이스(404)를 제어한다. 일부 실시예들에서, p채널 바이어스 신호(409) 및 n채널 바이어스 신호(411)는 도 2에 예시된 바와 같이 제어 신호(207)에 대응할 수 있다.
동작 시, p채널 바이어스 신호(409) 및 n채널 바이어스 신호(411)는 디바이스들(401, 404)을 각각 부분적으로 활성화(또는 "턴 온")시키기 위하여 일정 전압 레벨로 설정될 수 있다. p채널 바이어스 신호(409) 및 n채널 바이어스 신호(411)는 다양한 회로 설계 기법들에 따라 다양한 아날로그 전압 레벨들로 설정될 수 있다. 예를 들어, 디바이스들(401, 404)을 통해 기준 전류, 또는 기준 전류의 스케일링된 버전을 미러링하는 데 전류 거울이 이용될 수 있다.
디바이스들(401, 404)을 부분적으로 활성화시킴으로써, 제어형 인버터(413)에 공급되고 그로부터 빠져나오는 전류가 제한될 수 있어서, 제어형 인버터(413)의 출력의 상승 또는 하강 시간을 증가시킬 수 있다. 제어형 인버터(413)의 출력의 상승 또는 하강 시간의 증가는 제어형 인버터(413)를 통과하는 신호 전파의 시간을 증가시켜서, 제어형 인버터(413)의 지연량을 증가시킬 것이다. 도 3에 예시된 지연 유닛을 이용하는 바와 같이, 지연 회로(400)는 p채널 바이어스 신호(409) 및 n채널 바이어스 신호(411)의 조정을 통해 다중 지연량을 제공할 수 있다. 제어형 인버터(414)는 제어형 인버터(413)와 유사한 방식으로 동작한다.
도 4에 예시된 지연 유닛의 실시예는 단지 예시일 뿐임을 주의해야 한다. 다른 실시예들에서, 상이한 디바이스들 및 디바이스들의 상이한 구성들이 가능하고 고려된다.
도 5를 참조하면, 메모리의 실시예의 기능 다이어그램이 예시된다. 예시된 실시예에서, 메모리(500)는 제어 블록(501), 어드레스 블록(502), 어레이(504), 및 데이터 블록(505)을 포함한다. 다양한 실시예들에서, 메모리(500)는 도 1에 예시된 바와 같이 SoC(100)의 메모리 블록(102)에 대응할 수 있다. 메모리(500)는 "CLK"로 표시되는 클록 신호(507), "ADD"로 표시되는 어드레스 신호들(509) 및 "DATA"로 표시되는 데이터 신호들(510)을 추가로 포함한다. 제어 블록(501)은 어드레스 블록(502)에 결합되고, 어드레스 블록(502)은 차례로 어레이(504)에 결합된다. 제어 블록(501)은 데이터 블록(505)에 추가로 결합되고, 데이터 블록(505)도 또한 어레이(504)에 결합된다.
어레이(504)는 여러 행 및 열에 배열되는 다중 메모리 셀들을 포함할 수 있다. 임의의 적합한 유형의 메모리 셀이 이용될 수 있다. 예를 들어, 어레이(504)는 정적 랜덤 액세스 메모리(SRAM) 셀, 동적 랜덤 액세스 메모리(DRAM) 셀 등을 포함할 수 있다. 일부 실시예들에서, 어레이(504)는 제어 블록(501), 어드레스 블록(502), 및 데이터 블록(505)에 결합된 전력 공급원으로부터 분리될 수 있는 전용 전력 공급원에 결합될 수 있다. 어레이(504)에 결합된 전용 전력 공급원의 전압 레벨은, 일부 실시예들에서, 다른 블록들에 결합된 전력 공급원의 전압 레벨보다 낮을 수 있다.
제어 블록(501)은 상태 머신 또는 상태 로직을 포함할 수 있고, 상태 머신 또는 상태 로직의 상태뿐만 아니라 클록 신호(507) 및 제어 신호들(508)에 따라 어드레스 블록(502) 및 데이터 블록(505)에 타이밍 신호들을 제공하도록 구성될 수 있다. 일부 실시예들에서, 제어 블록(501)은 제어 신호들(508)의 상태에 따라, 예컨대, 데이터 저장 또는 "쓰기" 동작과 같은 메모리(500)의 동작 모드를 결정하기 위하여 디코드 회로를 포함할 수 있다. 다른 실시예들에서, 제어 블록(501)은 다중 회로 경로를 포함할 수 있다.
어드레스 블록(502)은 행 선택 신호 및 열 선택 신호들을 어레이(504)에 제공하도록 구성될 수 있다. 일부 실시예들에서, 어드레스 블록(502)은 n-2n 디코딩 스킴(n은 어드레스 신호들(509)에 인코딩되는 어드레스 값의 비트의 수), 또는 임의의 적합한 디코딩 스킴을 이용하여 행 및 열 선택 신호들을 생성할 수 있다. 어드레스 블록(502)은 지연 유닛들(503)을 포함할 수 있다. 다양한 실시예들에서, 어드레스 블록(502) 내의 상이한 회로 경로는 하나 이상의 지연 유닛을 포함할 수 있고, 각각의 지연 유닛은 여러 가능성있는 지연량들 중 하나를 제공하도록 구성가능할 수 있다. 여러 지연량들을 제공함으로써, 전력 공급원 동작 전압 레벨의 범위에 걸친 원하지 않는 시간차가 교정될 수 있다.
데이터 블록(505)은 어레이(504) 내에 저장, 즉, 쓰여질 데이터를 수신하도록 구성될 수 있다. 또한, 데이터 블록(505)은 어레이(504)에 포함된 메모리 셀들 중 하나 이상에 저장된 데이터를 검색하는 데 필요한 증폭기들 및 관련 회로부를 포함할 수 있다. 데이터 블록(505)의 입력 및 출력 부분 둘 모두는 다중 회로 경로를 포함할 수 있고, 이들은 각각 지연 유닛들(506) 중 하나를 포함할 수 있다. 오직 하나의 블록 지연 유닛 블록이 도 5에 도시되지만, 임의의 적합한 수의 지연 블록들이 이용될 수 있음을 주의해야 한다. 어드레스 블록(502)의 지연 블록(503)을 이용하는 바와 같이, 지연 블록(506)은 복수의 지연량 중 하나를 제공하도록 구성될 수 있다.
도 5에 도시된 메모리의 실시예는 단지 예시일 뿐임을 주의해야 한다. 상이한 기능 블록들 및 기능 블록들의 상이한 조합이 다른 실시예들에서 이용될 수 있다.
도 6을 참조하여, 흐름도는 기능 블록의 회로 경로에 포함된 지연 유닛을 조정하기 위한 방법을 도시한다. 방법은 블록(601)에서 시작한다. 이어서 기능 블록에 결합된 전력 공급원의 전압 레벨이 체크될 수 있다(블록(602)). 일부 실시예들에서, 전력 공급원의 전압 레벨을 하나 이상의 기준 전압과 비교하는 데 아날로그 비교 회로가 이용될 수 있다. 전력 공급원은, 다양한 실시예들에서, SoC 또는 다른 집적 회로에서 내부적으로 생성될 수 있고, 공급 전압의 변화에 대하여 다른 회로들에 통지하기 위하여 하나 이상의 제어 신호가 생성될 수 있다.
이어서 방법은 전력 공급원의 전압 레벨에 따라 달라질 수 있다(블록 603). 일부 실시예들에서, 전압 레벨의 하나 이상의 샘플이 일정 기간 동안 추적될 수 있고, 샘플들은 전압 레벨이 변경되었음을 결정하기 위하여 미리 결정된 임계값과 비교될 수 있다. 전압 레벨은 증가 또는 감소할 수 있고, 다양한 실시예들에서, 전압 레벨이 증가 또는 감소되었는지에 따라 상이한 지연량들이 선택될 수 있다. 전압 레벨의 변화의 크기도 또한 결정될 수 있다. 전력 공급원의 전압 레벨의 변화가 검출되지 않은 경우, 방법은 블록(602)으로부터 위에서 기재한 바와 같이 계속된다.
전력 공급원의 전압 레벨의 변화가 검출되면, 예컨대, 도 5에 예시된 메모리(500)와 같은 기능 유닛 또는 기능 블록의 동작이 일시정지될 수 있다(블록 604). 다양한 실시예들에서, 기능 블록에서 내부적으로 생성되는 클록이 중단될 수 있다. 대안적으로, 외부 생성 회로에 의해 기능 블록에 제공되는 클록 신호는 기능 블록의 입력에서 차단되어 클록 신호가 기능 블록 안으로 전파되는 것을 방지할 수 있다. 일부 실시예들에서, 지연 유닛들의 임의의 조정 이전에 기능 블록의 동작을 일시정지함으로써, 기능 블록의 로직 상태는 보존될 수 있다.
동작이 일지정지되면, 다양한 회로 경로들의 하나 이상의 지연 유닛에 대한 지연량이 조정될 수 있다(블록(605)). 예를 들어, 메모리의 어드레스 디코더 내의 회로 경로들의 지연량이 조정될 수 있다. 회로 경로들은 디코더 내의 데이터 및 클록 경로 둘 모두를 포함할 수 있다. 조정된 지연량들은 전력 공급원의 전압 레벨의 변화가 전압 레벨을 증가시키는지 또는 감소시키는지에 따라 달라질 수 있다. 다른 실시예들에서, 변화의 크기는 또한 지연량들이 어떻게 조정되는지에 영향을 줄 수 있다. 새로운 지연량들이 퓨즈 또는 임의의 다른 적합한 비휘발성 메모리에 저장될 수 있고, 앞서 말한 기준에 따라 선택될 수 있다. 저장된 값들은 다양한 전력 공급원 전압 레벨들에서 회로 성능을 특성화하는 교정 동작의 결과일 수 있다. 그와 같은 교정 동작은 SoC 또는 집적 회로의 초기 테스트 동안 수행될 수 있다.
지연량들의 조정이 완료되면, 기능 블록의 동작은 재개될 수 있다(블록(606)). 위에서 기재된 바와 같이, 내부적으로 생성되는 클록은 다시 시작될 수 있거나, 또는 외부적으로 생성되는 클록 신호는 다시 기능 블록 안으로 전파되도록 허용될 수 있다. 기능 블록이 다시 동작하게 되면, 방법은 블록(607)에서 종료할 수 있다.
도 6에 예시된 방법에 도시된 동작들은 순차적인 방식으로 수행되는 것으로 도시된다. 다른 실시예들에서, 일부 또는 전체 단계가 병렬적으로 수행될 수 있다.
상기의 개시내용이 완전히 이해된다면, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서 다수의 변경들 및 수정들이 명백해질 것이다. 하기의 청구범위는 모든 그러한 변형들 및 수정들을 포괄하는 것으로 해석되는 것으로 의도된다.

Claims (20)

  1. 장치로서,
    복수의 회로 경로를 포함하는 기능 유닛 - 상기 복수의 회로 경로 중 각각의 회로 경로는 적어도 하나의 지연 유닛을 포함함 -; 및
    회로부를 포함하고, 상기 회로부는:
    전력 공급원의 전압 레벨을 모니터하고;
    상기 전력 공급원의 상기 전압 레벨이 변경되었다는 결정에 응답하여 상기 복수의 회로 경로 중 주어진 회로 경로의 상기 지연 유닛의 지연량을 조정하고;
    상기 전력 공급원의 상기 전압 레벨이 변경되었다는 결정에 응답하여 상기 기능 유닛의 동작을 일시정지하고;
    상기 주어진 회로 경로의 상기 지연 유닛의 상기 지연량이 조정되었다는 결정에 응답하여 동작을 재개하도록 구성된, 장치.
  2. 제1항에 있어서, 상기 복수의 회로 경로 중 상기 주어진 회로 경로의 상기 지연 유닛의 상기 지연량을 조정하기 위하여, 상기 회로부는 상기 전력 공급원의 상기 전압 레벨이 변경되었다는 결정에 응답하여 상기 기능 유닛의 동작을 일시정지하도록 추가로 구성된, 장치.
  3. 제2항에 있어서, 상기 복수의 회로 경로 중 상기 주어진 회로 경로의 상기 지연 유닛의 상기 지연량을 조정하기 위하여, 상기 회로부는 상기 주어진 회로 경로의 상기 지연 유닛의 상기 지연량이 조정되었다는 결정에 응답하여 상기 기능 유닛의 동작을 재개하도록 추가로 구성된, 장치.
  4. 제1항에 있어서, 상기 복수의 회로 경로 중 상기 주어진 회로 경로의 상기 지연 유닛은 적어도 하나의 버퍼 회로를 포함하고, 상기 지연 유닛의 값을 조정하기 위하여, 상기 회로부는 상기 적어도 하나의 버퍼 회로에 결합되는 바이어스 신호의 전압 레벨을 조정하도록 추가로 구성된, 장치.
  5. 제1항에 있어서, 상기 복수의 회로 경로 중 상기 주어진 회로 경로의 상기 지연 유닛은 복수의 지연 회로를 포함하고, 각각의 지연 회로는 일정 기간의 기간들 중 각각의 기간만큼 신호의 전파를 지연시키도록 구성되고, 어드레스 디코더에 포함된 상기 회로 경로에 포함된 상기 지연 유닛의 값을 조정하기 위하여, 상기 회로부는 복수의 지연 회로 중 주어진 지연 회로로부터의 출력을 선택하도록 추가로 구성된, 장치.
  6. 제1항에 있어서, 상기 주어진 회로 경로의 상기 지연 유닛의 상기 지연량을 조정하기 위하여, 상기 회로부는 신호가 상기 지연 유닛을 통해 전파되는 기간을 증가시키도록 추가로 구성된, 장치.
  7. 집적 회로에 포함된 기능 유닛을 동작시키기 위한 방법으로서, 상기 기능 유닛은 복수의 회로 경로를 포함하고, 상기 방법은:
    전력 공급원의 전압 레벨을 모니터하는 단계;
    상기 전력 공급원의 상기 전압 레벨의 변화를 검출하는 것에 응답하여 상기 기능 유닛의 동작을 일시정지하는 단계;
    상기 기능 유닛의 상기 동작이 일시정지되었다는 결정에 응답하여 상기 복수의 회로 경로 중 제1 회로 경로에 포함된 지연 유닛의 지연량을 조정하는 단계; 및
    상기 제1 회로 경로에 포함된 상기 지연 유닛의 상기 지연량이 조정되었다는 결정에 응답하여 동작을 재개하는 단계
    를 포함하는, 방법.
  8. 제7항에 있어서, 상기 복수의 회로 경로 중 상기 제1 회로 경로의 상기 지연 유닛의 상기 지연량이 조정되었다는 결정에 응답하여 상기 기능 유닛의 동작을 재개하는 단계를 추가로 포함하는, 방법.
  9. 제7항에 있어서, 상기 복수의 회로 경로 중 상기 제1 회로 경로에 포함된 상기 지연 유닛은 적어도 하나의 버퍼 회로를 포함하고, 상기 지연 유닛의 값을 조정하는 단계는 상기 적어도 하나의 버퍼 회로에 결합되는 바이어스 신호의 전압 레벨을 조정하는 단계를 포함하는, 방법.
  10. 제7항에 있어서, 상기 복수의 회로 경로 중 상기 제1 회로 경로에 포함된 상기 지연 유닛의 상기 지연 유닛은 복수의 지연 회로를 포함하고, 각각의 지연 회로는 일정 기간의 기간들 중 각각의 기간만큼 신호의 전파를 지연시키도록 구성되고, 상기 지연 유닛의 값을 조정하는 단계는 복수의 지연 회로 중 주어진 지연 회로로부터의 출력을 선택하는 단계를 포함하는, 방법.
  11. 제7항에 있어서, 상기 복수의 회로 경로 중 상기 제1 회로 경로의 상기 지연 유닛의 상기 지연량을 조정하는 단계는 신호가 상기 지연 유닛을 통해 전파되는 기간을 증가시키는 단계를 포함하는, 방법.
  12. 제7항에 있어서, 상기 복수의 회로 경로 중 상기 제1 회로 경로의 상기 지연 유닛의 상기 지연량을 조정하는 단계는 신호가 상기 지연 유닛을 통해 전파되는 기간을 감소시키는 단계를 포함하는, 방법.
  13. 제7항에 있어서, 상기 기능 유닛의 상기 동작이 일시정지되었다는 결정에 응답하여 상기 복수의 회로 경로 중 제2 회로 경로에 포함된 지연 유닛의 지연량을 조정하는 단계를 추가로 포함하는, 방법.
  14. 시스템으로서,
    프로세서; 및
    메모리를 포함하고, 상기 메모리는:
    전력 공급원의 전압 레벨을 모니터하고;
    상기 전력 공급원의 상기 전압 레벨의 변화의 검출에 응답하여 동작을 일시정지하고;
    상기 동작이 일시정지되었다는 결정에 응답하여 상기 메모리의 어드레스 디코더 유닛에 포함된 회로 경로에 포함된 지연 유닛의 지연량을 조정하고;
    상기 어드레스 디코더 유닛에 포함된 상기 회로 경로에 포함된 상기 지연 유닛의 상기 지연량이 조정되었다는 결정에 응답하여 동작을 재개하도록 구성된, 시스템.
  15. 제14항에 있어서, 상기 메모리는 상기 동작이 일시정지되었다는 결정에 응답하여 상기 메모리의 데이터 입력/출력 유닛의 회로 경로에 포함된 지연 유닛의 지연량을 조정하도록 추가로 구성된, 시스템.
  16. 제14항에 있어서, 상기 지연 유닛은 복수의 지연 회로를 포함하고, 상기 복수의 지연 회로 중 각각의 지연 회로는 복수의 기간 중 각각의 기간만큼 신호의 전파를 지연시키도록 구성되고, 상기 어드레스 디코더에 포함된 상기 회로 경로에 포함된 상기 지연 유닛의 값을 조정하기 위하여, 상기 메모리는 복수의 지연 회로 중 주어진 지연 회로로부터의 출력을 선택하도록 추가로 구성된, 시스템.
  17. 제14항에 있어서, 상기 지연 유닛은 적어도 하나의 버퍼 회로를 포함하고, 상기 어드레스 디코더에 포함된 상기 회로 경로에 포함된 상기 지연 유닛의 값을 조정하기 위하여, 상기 메모리는 상기 적어도 하나의 버퍼 회로에 결합되는 바이어스 신호의 전압 레벨을 조정하도록 추가로 구성된, 시스템.
  18. 제14항에 있어서, 상기 어드레스 디코더에 포함된 상기 회로 경로에 포함된 상기 지연 유닛의 값을 조정하기 위하여, 상기 메모리는 신호가 상기 지연 유닛을 통해 전파되는 기간을 감소시키도록 추가로 구성된, 시스템.
  19. 제14항에 있어서, 상기 어드레스 디코더에 포함된 상기 회로 경로에 포함된 상기 지연 유닛의 값을 조정하기 위하여, 상기 메모리는 신호가 상기 지연 유닛을 통해 전파되는 기간을 증가시키도록 추가로 구성된, 시스템.
  20. 제14항에 있어서, 상기 메모리는 클록 신호를 수신하고 상기 수신된 클록 신호에 따라 내부 클록 신호를 생성하도록 추가로 구성되고, 동작을 일시정지하기 위하여, 상기 메모리는 상기 내부 클록 신호를 중단하도록 추가로 구성된, 시스템.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10106049B2 (en) * 2016-05-18 2018-10-23 Nxp Usa, Inc. Battery monitoring device
US10175734B1 (en) * 2016-06-17 2019-01-08 Altera Corporation Techniques for adjusting latency of a clock signal to affect supply voltage
US10476490B2 (en) * 2016-10-18 2019-11-12 Taiwan Semiconductor Manufacturing Company Limited Selectable delay buffers and logic cells for dynamic voltage scaling in ultra low voltage designs
KR20180043626A (ko) * 2016-10-20 2018-04-30 삼성전자주식회사 버퍼를 포함하는 버스를 라우팅하기 위한 시스템 및 방법
JP6290468B1 (ja) * 2017-02-06 2018-03-07 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置およびデータセット方法
US10332574B2 (en) * 2017-03-24 2019-06-25 Mediatek Inc. Embedded memory with setup-hold time controlled internally or externally and associated integrated circuit
KR102567922B1 (ko) * 2018-07-03 2023-08-18 에스케이하이닉스 주식회사 지연회로 및 이를 이용한 반도체시스템
US20220406365A1 (en) * 2021-06-18 2022-12-22 Micron Technology, Inc. Write Timing Compensation

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990076489A (ko) * 1998-03-20 1999-10-15 아끼구사 나오유끼 조기 타이밍 안정화하는 반도체 장치
US6356158B1 (en) * 2000-05-02 2002-03-12 Xilinx, Inc. Phase-locked loop employing programmable tapped-delay-line oscillator
US7893739B1 (en) * 2009-08-27 2011-02-22 Altera Corporation Techniques for providing multiple delay paths in a delay circuit

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5796682A (en) * 1995-10-30 1998-08-18 Motorola, Inc. Method for measuring time and structure therefor
JP3842609B2 (ja) 2001-10-22 2006-11-08 株式会社東芝 Ｉｃカード用ｌｓｉ，ｉｃカード及びｉｃカードの動作方法
US7516379B2 (en) * 2004-04-06 2009-04-07 Avago Technologies General Ip (Singapore) Pte. Ltd. Circuit and method for comparing circuit performance between functional and AC scan testing in an integrated circuit (IC)
WO2008015495A1 (en) * 2006-08-03 2008-02-07 Freescale Semiconductor, Inc. Device and method for power management
US7639052B2 (en) 2007-04-06 2009-12-29 Altera Corporation Power-on-reset circuitry
JP2008306788A (ja) * 2007-06-05 2008-12-18 Ricoh Co Ltd スイッチングレギュレータ及びスイッチングレギュレータの動作制御方法
US8138814B2 (en) * 2008-07-29 2012-03-20 Qualcomm Incorporated High signal level compliant input/output circuits
TW201015282A (en) 2008-10-09 2010-04-16 Realtek Semiconductor Corp Circuit and method of adjusting system clock in low voltage detection, and low voltage reset circuit
KR101018690B1 (ko) * 2008-10-31 2011-03-04 주식회사 하이닉스반도체 반도체 장치
JP5528724B2 (ja) * 2009-05-29 2014-06-25 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置及びこれを制御するメモリコントローラ、並びに、情報処理システム
US7969232B2 (en) * 2009-08-31 2011-06-28 Himax Technologies Limited Booster and voltage detection method thereof
US8228106B2 (en) * 2010-01-29 2012-07-24 Intel Mobile Communications GmbH On-chip self calibrating delay monitoring circuitry
US8436670B2 (en) 2011-01-13 2013-05-07 Micron Technology, Inc. Power supply induced signal jitter compensation
US8643418B2 (en) * 2011-06-02 2014-02-04 Micron Technology, Inc. Apparatus and methods for altering the timing of a clock signal
US8717835B2 (en) * 2011-08-23 2014-05-06 Micron Technology, Inc. Apparatuses and methods for compensating for power supply sensitivities of a circuit in a clock path
US20130311792A1 (en) 2012-05-18 2013-11-21 Prahallada PONNATHOTA Voltage scaling architecture on system-on-chip platform
US8531225B1 (en) 2012-05-18 2013-09-10 Mediatek Singapore Pte. Ltd. Configurable critical path emulator
US8947963B2 (en) * 2013-01-11 2015-02-03 Apple Inc. Variable pre-charge levels for improved cell stability

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990076489A (ko) * 1998-03-20 1999-10-15 아끼구사 나오유끼 조기 타이밍 안정화하는 반도체 장치
US6356158B1 (en) * 2000-05-02 2002-03-12 Xilinx, Inc. Phase-locked loop employing programmable tapped-delay-line oscillator
US7893739B1 (en) * 2009-08-27 2011-02-22 Altera Corporation Techniques for providing multiple delay paths in a delay circuit

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