CN106575515A - 用于控制定制电路和存储器的动态裕量调谐 - Google Patents

用于控制定制电路和存储器的动态裕量调谐 Download PDF

Info

Publication number
CN106575515A
CN106575515A CN201580042128.7A CN201580042128A CN106575515A CN 106575515 A CN106575515 A CN 106575515A CN 201580042128 A CN201580042128 A CN 201580042128A CN 106575515 A CN106575515 A CN 106575515A
Authority
CN
China
Prior art keywords
circuit
delay
delay cell
circuit paths
paths
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201580042128.7A
Other languages
English (en)
Other versions
CN106575515B (zh
Inventor
A·K·巴提亚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Apple Inc
Original Assignee
Apple Computer Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Apple Computer Inc filed Critical Apple Computer Inc
Publication of CN106575515A publication Critical patent/CN106575515A/zh
Application granted granted Critical
Publication of CN106575515B publication Critical patent/CN106575515B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H03K5/134—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices with field-effect transistors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/0084—Arrangements for measuring currents or voltages or for indicating presence or sign thereof measuring voltage only
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/40—Testing power supplies
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/24—Resetting means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/30—Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations
    • G06F1/305—Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations in the event of power-supply fluctuations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2281—Timing of a read operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/229—Timing of a write operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
    • H03K2005/00032—Dc control of switching transistors
    • H03K2005/00039—Dc control of switching transistors having four transistors serially

Abstract

本发明提供了一种允许对定制电路或存储器内的各个逻辑路径的延迟选择性地进行调谐的方法的实施方案。电路可被配置为监视被耦接到该定制电路或存储器的电源的电压电平。响应于确定该电源的电压电平已改变而改变定制电路或存储器内的延迟单元的延迟量。

Description

用于控制定制电路和存储器的动态裕量调谐
技术领域
本文所述的实施方案涉及集成电路，并且更具体地涉及用于在集成电路内对电路路径进行调谐的技术。
背景技术
处理器、存储器和其他类型的集成电路通常包括由被构造在半导体基板上的互连晶体管构成的多个逻辑电路。此类逻辑电路可根据多种不同的电路设计样式来构建。例如，组合逻辑部件可经由位于钟控状态元件(诸如触发器或锁存器)之间的一系列非钟控静态互补金属氧化物半导体(CMOS)门来实现。另选地，根据设计要求，一些组合逻辑功能可使用钟控动态逻辑部件(诸如多米诺逻辑门)来实现。
可在半导体制造过程中使用金属化层来形成线，这样可用于连接各种钟控状态元件和逻辑门。芯片间的制造偏差以及物理布线的差异可导致逻辑门之间的不同的传播时间。
在操作期间，各种芯片上电源的电压电平可能不同。电压电平的此类差异可能是在逻辑开关的活动水平增大期间的寄生电路元件两端的电压降引起的。在一些情况下，电源电压电平的变化可能是由芯片、移动设备等的操作模式的变化引起的。在活动水平降低期间，可降低电源电压电平，这是因为较慢电路性能是可接受的。
发明内容
本发明公开了用于调整电路路径延迟的方法和装置的各种实施方案。广义上讲，所设想的装置和方法中的功能单元包括多条电路路径，其中每条电路路径包括至少一个延迟单元。电路可被配置为监视被耦接至功能单元的电源的电压电平，并响应于检测到电源的电压电平的变化而调整给定电路路径的延迟单元的延迟量。
在一个实施方案中，电路被进一步配置为响应于检测到电源的电压电平的变化而暂停功能块的操作。
在另一实施方案中，电路可被进一步配置为响应于完成延迟单元的延迟量的调整而恢复功能块的操作。
附图说明
下面的具体实施方式将参照附图进行描述，现在对附图进行简要说明。
图1示出了集成电路的一个实施方案。
图2示出了逻辑路径的一个实施方案。
图3示出了延迟单元的一个实施方案。
图4示出了延迟单元的另一个实施方案。
图5示出了存储器的一个实施方案。
图6示出了用于调整延迟单元的方法的实施方案的示意图。
尽管本公开容易作出各种修改形式和替代形式，但附图中以举例的方式示出并将在本文中详细描述其具体实施方案。然而，应当理解，附图及具体实施方式并非旨在将本公开限制于例示的特定形式，而正相反，其目的在于覆盖落在由所附权利要求书限定的本公开的实质和范围内的所有修改形式、等同形式和替代形式。本文所使用的标题仅用于组织的目的，并非意在用于限制说明书的范围。如在整个专利申请中所使用的那样，以允许的意义(即，意味着具有可能性)而不是强制的意义(即，意味着必须)来使用字词“可能”。类似地，字词“包括”(“include”,“including”，和“includes”)意味着包括但不限于。
各种单元、电路或其他部件可被描述为“被配置为”执行一项或多项任务。在此类上下文中，“被配置为”是一般表示“具有”在操作期间执行一个或多个任务的“电路”的结构的宽泛表述。如此，即使在单元/电路/部件当前未接通时，单元/电路/部件也可被配置为执行任务。通常，形成与“被配置为”对应的结构的电路可包括硬件电路。类似地，为了描述中方便，可将各种单元/电路/部件描述为执行一项或多项任务。此类描述应当被解释成包括短语“被配置为”。表述被配置为执行一项或多项任务的单元/电路/部件明确地旨在对该单元/电路/部件不援引对35U.S.C.§112第f段的解释。更一般地，对任何元件的表述明确旨在不援引35U.S.C.§112段落(f)针对该元件的解释，除非特别表述了“用于……的装置”或“用于……的步骤”的语言。
具体实施方式
可采用动态电压缩放(即，对片上系统(SoC)上的一个或多个内部电源的电压电平的调整)来降低移动设备内的动态功率和泄漏功率。可检测到SoC的部分的活动减少时段，并可降低用于所识别的部分的对应电源的电压电平。同样也可降低向所识别的部分提供的时钟信号的频率。可通过对电源电压电平和时钟信号频率的此类调整来降低功率消耗。
SoC内的各个功能块(诸如例如，处理器或存储器)可包括多条电路路径(时钟路径和数据路径两者)，多条电路路径中的每条路径可包括多个逻辑门。随着电源电压电平响应于动态电压缩放而改变，被包括在不同电路路径中的信号之间的时序关系可改变。在一些情况下，信号之间的时序关系的此类变化可导致SoC内的功能故障。例如，如果数据路径相对于相关联的时钟路径有所延迟，则即使准备时间充足，数据也可能无法到达触发器电路或锁存器电路。在附图中被示出并且在下文中所述的实施方案可提供在电路路径内增加或减少延迟以在整个电源电压电平范围内保持足够的时序裕量的技术。
片上系统概述
图1中示出了集成电路的框图。在例示的实施方案中，集成电路100包括通过内部总线105被耦接到存储块102、模拟/混合信号块103和I/O块104的处理器101。在各种实施方案中，集成电路100可被配置用于台式计算机、服务器，或用于移动计算应用，诸如例如平板电脑或膝上型计算机。
如下文所详述，各种实施方案中的处理器101可表示用于执行计算操作的通用处理器。例如，处理器101可为中央处理单元(CPU)，诸如微处理器、微控制器、专用集成电路(ASIC)、或现场可编程门阵列(FPGA)。在一些实施方案中，处理设备101可包括可被配置为例如通过提供可变延迟来帮助调整一条或多条逻辑路径的一个或多个延迟单元106。
存储块102可包括任何合适类型的存储器，诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、只读存储器(ROM)、电可擦可编程只读存储器(EEPROM)、或FLASH存储器。需注意，在图1所示的集成电路的实施方案中，示出了单个存储块。在其他实施方案中，可使用任何合适数量的存储块。
模拟/混合信号块103可包括多种电路，包括例如晶体振荡器、锁相回路(PLL)、模数转换器(ADC)、和数模转换器(DAC)(未全部示出)。在其他实施方案中，模拟/混合信号块103可被配置为通过在包括芯片上电源和稳压器的情况下执行电力管理任务。在一些实施方案中，模拟/混合信号块103也可包括可被配置用于与无线网络一起操作的射频(RF)电路。
I/O块104可被配置为协调集成电路100和一个或多个外围设备之间的数据传输。此类外围设备可包括但不限于存储设备(例如基于磁性介质或光介质的存储设备，包括硬盘驱动器、磁带驱动器、CD驱动器、DVD驱动器等)、音频处理子系统、或任何其他合适类型的外围设备。在一些实施方案中，I/O块104可被配置为执行通用串行总线(USB)协议或IEEE1394协议。
I/O块104还可被配置为协调集成电路100和经由网络而被耦接到集成电路100的一个或多个设备(例如，其他计算机系统或集成电路)之间的数据传输。在一个实施方案中，I/O块104可被配置为执行实施以太网(IEEE 802.3)联网标准(诸如，千兆以太网或10千兆以太网)所需的数据处理，尽管预期也可执行任何合适的联网标准。在一些实施方案中，I/O块104可被配置为实现多个分立网络接口端口。
需注意，图1所示的实施方案仅仅为示例。在其他实施方案中，也可能使用并设想了不同的功能块和不同的功能块配置。
逻辑路径和延迟单元
图2示出了逻辑路径(在本文中也被称为“电路路径”)的一部分的示例。在例示的实施方案中，触发器201被耦接到逻辑门2-2，该逻辑门202继而被耦接到逻辑门203。逻辑门203被耦接到延迟单元204，该延迟单元204继而被耦接到另一触发器205。例示的实施方案也包括被标记为“时钟”的时钟信号206和被标记为“控制”的控制输入端207。时钟信号206被耦接到延迟单元208，该延迟单元的输出端被耦接到触发器205的时钟输入端。一般来讲，触发器201和205可对应于任何合适的状态元件，诸如静态触发器或动态触发器。触发器201和205可响应于时钟信号206来操作，以捕捉并存储输入数据。例如，触发器201和205可为边缘触发状态元件。
逻辑门202和203可被配置为实现任何合适类型的组合逻辑功能(例如，AND(“与”)、OR(“或”)、NAND(“与非”)、NOR(“或非”)、XOR(“异或”)、XNOR(“异或非”)，或任何合适的布尔表达式)。逻辑门202或203中的任一个逻辑门可使用静态逻辑部件或动态逻辑部件来实现。例如，如果使用动态逻辑来实现，则逻辑门202和203也可被时钟输入端206钟控，或它们可被源于时钟信号206的另一时钟信号(未示出)钟控。需注意的是，图2中所示的逻辑门的数量和连接仅仅是例示性示例，并在其他实施方案中，可采用其他数量和配置的逻辑门和状态元件。
如下文所详述，延迟单元204可被配置为延迟传播来自逻辑门203的输出，从而使逻辑门203的输出延迟到达205的输入端处。另外，延迟单元208可被配置为延迟时钟信号206从触发器201的时钟输入端传播到触发器205的时钟输入端。在各种实施方案中，调整(即，增大或减少)由延迟单元204和206所提供的延迟量是可能的。控制输入端207可包括其值可被解码的多个数据位，以为延迟单元204和206中的每个延迟单元选择各种可能的延迟量中的一个延迟量。在其他实施方案中，控制输入端207可包括控制由延迟单元204引入到逻辑路径200中的延迟量和引入到逻辑路径200的时钟信号路径中的延迟量的模拟偏置信号。
触发器201和205、逻辑门202和203、以及延迟单元204和208可使用在半导体制造过程中得到的一个或多个布线层来连接。针对每个布线层，物理特性诸如例如电阻率可能是不同的。此外，布线路径、线宽等方面的差异可导致逻辑门之间的各种线连接的时间常数不同，并且可导致逻辑路径不同。
当信号从一条逻辑路径传递到另一条逻辑路径时，布线时间常数的差异可产生时序问题，例如违反触发器或锁存器的设置时间或保持时间。在此类情况下，可调整一个或多个延迟单元(诸如例如，延迟单元204或延迟单元208)的延迟量，以提供足够的时序裕量。在一些实施方案中，可响应于被耦接到逻辑路径的部件的电源电压的电平的变化来调整延迟量，以便随着电源的电压电平的改变而提供足够的时序裕量。
图2中所示的逻辑路径可对应于许多不同类型的数字逻辑电路中的任一个逻辑电路并可通常包括由状态元件界定的任何系列的门。在一些实施方案中，逻辑路径200可为地址解码路径或用于存储器的数据输入/输出路径的一部分。在其他实施方案中，逻辑路径200可对应于处理设备内的数据路径的一部分。数据路径可为加法器、移位器、倍增器、分频器、缓冲器、寄存器文件、或其他任何其他类型的电路或在执行指令期间用于存储或操作数据的功能单元的一部分。逻辑路径也可对应于处理器内的生成用于控制处理器内的数据路径或其他元件的操作的信号的控制路径。但需注意，也可能使用并设想逻辑路径的其他配置。
需注意，图2所示的逻辑路径仅仅为示例。在各种实施方案中，可采用不同数目的逻辑门、来自其他逻辑路径的输入端、以及通向不同逻辑路径的附加输出端。
转到图3，其示出了延迟单元的实施方案。在各种实施方案中，延迟单元300可对应于如图2所示的延迟单元204或延迟单元208。在例示的实施方案中，延迟单元300包括延迟电路301至303、复用电路304。例示的实施方案也包括被标记为“输入”的输入信号305、被标记为“控制”的控制信号307，以及被标记为“输出”的输出信号306。
延迟电路301至303中的每个延迟电路包括多个逆变器。例如，延迟电路301包括逆变器308和309，这些逆变器中的每个逆变器通过延迟电路301向总体延迟提供门延迟，即信号从门输入端传播到门输出端所需的延迟。由于延迟电路301至303中的每个延迟电路包括不同数量的逆变器，因此每个延迟电路具有不同的固有延迟量，可根据控制信号307由复用电路304来选择该固有延迟量。虽然逆变器示于图3所示的实施方案中，但在其他实施方案中，可采用任何合适的逻辑门。此外，可采用附加设备(诸如例如，p沟道MOSFET和/或n沟道MOSFET)来在延迟电路内的每个门的输出端上保持固定负载，从而随着信号转变而提供一致的上升时间和下降时间。
需注意，静态互补金属氧化物半导体(CMOS)逆变器诸如本文所示和所述的那些逆变器可为可在本文所述的电路中采用的倒相放大器的具体实施方案。但是，在其他实施方案中，可使用能够倒置信号逻辑意义的具有任何合适配置的倒相放大器，包括使用非CMOS技术构建的倒相放大器。
延迟电路301至303中的每个延迟电路的输入端被耦接到输入信号305，并且延迟电路301至303中的每个延迟电路的输出端被耦接到复用电路304的相应输入端。在操作期间，控制信号307可被设定，以便使延迟电路301至303中的每个延迟电路的输出可由复用电路304来选择。在输入信号305转变时，其转变通过延迟电路301至304中的每个延迟电路进行传播，从而在不同的相应时间段之后到达复用电路304的输入端处。然后，所选择的输出可通过306而被传播到输出端。在各种实施方案中，通过从各种延迟电路选择输出，延迟单元可根据控制信号(诸如，控制信号307)来提供不同的延迟量。
复用电路304可根据多种设计样式来进行设计。例如，复用电路304可包括由控制信号307控制的一个或多个通过门。每个通过门的输出端可采用线“或”形式而被连接在一起。需注意，通过门(也被称为“传输门”)可包括并行连接的n沟道金属氧化物半导体场效应晶体管(MOSFET)和p沟道MOSFET。在其他实施方案中，可使用单个n沟道MOSFET或单个p沟道MOSFET作为通过门。另外需注意，在各种实施方案中，“晶体管”可对应于一种或多种跨导元件，诸如面结型场效应晶体管(JFET)。
图3所示的实施方案仅仅为示例。在其他实施方案中，可使用不同数目的延迟电路。
图4中示出了延迟电路的实施方案。在例示的实施方案中，延迟电路400包括受控逆变器413和414。受控逆变器413的输出端被耦接到受控逆变器414的输入端，从而形成缓冲电路，即不改变输入信号的逻辑状态(低或高)的电路。延迟电路400还包括被标记为“偏置P”的p沟道偏置信号409、被标记为“输入”的数据输入信号410、被标记为“偏置N”的n沟道偏置信号411，以及被标记为“输出”的数据输出信号412。
需注意，“低”或“低逻辑电平”是指等于地线电压或者接近于地线电压的电压，“高”或“高逻辑电平”是指大得足以打开n沟道MOSFET并关闭p沟道MOSFET的电压电平。在其他实施方案中，不同的技术可导致不同的“低”电压电平、“高”电压电平。
受控逆变器413包括设备401至404，并且受控逆变器414包括设备405至408。数据输入信号410为控制设备402和403，从而允许这些控制设备中的一个控制设备根据输入信号410的逻辑状态(高或低)而被激活。P沟道偏置信号409控制设备401，并且n沟道偏置信号控制设备404。在一些实施方案中，P沟道偏置信号409和n沟道偏置信号411可对应于如图2所示的控制信号207。
在操作期间，P沟道偏置信号409和n沟道偏置信号411可设定成一定的电压电平，以便分别部分激活(或“打开”)设备401和404。P沟道偏置信号409和n沟道偏置信号411可根据各种电路设计技术来设定成各种模拟电压电平。例如，电流镜可用于通过设备401和404来对基准电流或其缩放版本进行镜像。
通过部分激活设备401和404，由受控逆变器413提供和吸收的电流可能受限，从而增大受控逆变器413的输出端的上升时间和下降时间。如果受控逆变器413输出端的上升时间或下降时间增大，则信号传播通过受控逆变器413的时间会增加，从而导致受控逆变器413的延迟量增大。如同图3所示的延迟单元，延迟单元400通过调整P沟道偏置信号409和n沟道偏置信号411能够提供多个延迟量。受控逆变器414以类似于受控逆变器413的方式来操作。
需注意，图4所示的延迟单元的实施方案仅仅为示例。在其他实施方案中，也可能使用并设想不同的设备和不同的设备配置。
转到图5，其示出了存储器的实施方案的功能示意图。在例示的实施方案中，存储器500包括控制块501、地址块502、阵列504和数据块505。在各种实施方案中，存储器500可对应于如图1所示的SoC 100的存储块102。存储器500还包括被标记为“时钟”的时钟信号507、被标记为“地址”的地址信号509和被标记为“数据”的数据信号510。控制块501被耦接到地址块502，该地址块502继而被耦接到阵列504。控制块501还被耦接到数据块505，该数据块505也被耦接到阵列504。
阵列504可包括成行和成列布置的多个存储器单元。可使用任何合适类型的存储器单元。例如，阵列504可包括静态随机存取存储器(SRAM)单元、动态随机存取存储器(DRAM)单元等。在一些实施方案中，阵列504可被耦接到可与被耦接到控制块501、地址块502和数据块505的电源分开的专用电源。在一些实施方案中，被耦接到阵列504的专用电源的电压电平可小于被耦接到其他块的电源的电压电平。
控制块501可包括状态机或状态逻辑部件并可被配置为根据状态机或状态逻辑部件的状态以及时钟信号507和控制信号508的状态来向地址块502和数据块505提供定时信号。在一些实施方案中，控制块501可包括用于根据控制信号508的状态来确定存储器500的操作模式诸如例如数据存储或“写入”操作的解码电路。在其他实施方案中，控制块501可包括多条电路路径。
地址块502可被配置为向阵列504提供行选择信号和列选择信号。在一些实施方案中，地址块502可采用n到2n解码公式(其中n为在地址信号509上编码的地址值中的位数)或任何合适的解码公式来生成行选择信号和列选择信号。地址块502可包括延迟单元503。在各种实施方案中，地址块502内的不同电路路径可包括一个或多个延迟单元，并且每个延迟单元可被配置为提供多个可能的延迟量中的一个延迟量。通过提供多个延迟量，可对整个电源操作电压电平范围内的不理想的时序差值进行补偿。
数据块505可被配置为接收待存储的数据，即待写入阵列504中的数据。此外，数据块505可包括放大器、以及用于检索被存储在被包括在阵列504中的存储器单元中的一个或多个存储器单元中的数据所必需的相关电路。数据块505的输入部分和输出部分两者可包括多条电路路径，这些电路路径中的每条路径可包括延迟单元506中的一个延迟单元。需注意，虽然图5中只示出一块延迟单元块，但可采用任何合适数量的延迟块。如同地址块502中的延迟块503，延迟块506可被配置为提供多个延迟量中的一个延迟量。
需注意，图5所示的存储器的实施方案仅仅为示例。在其他实施方案中可使用不同的功能块和不同的功能块的组合。
转到图6，其示出了用于调整被包括在功能块的电路路径中的延迟单元的方法的流程图。该方法在框601中开始。然后可检查被耦接到功能块的电源的电压电平(框602)。在一些实施方案中，可使用模拟比较电路来将电源的电压电平与一个或多个基准电压进行比较。在各种实施方案中，电源可在SoC或其他集成电路内部生成，并且可生成一个或多个控制信号，以将供电电压的变化通知给其他电路。
然后该方法可能依赖于电源的电压电平(框603)。在一些实施方案中，可在一段时间内跟踪电压电平的一个或多个样本，并将这些样品与预先确定的阈值进行比较，以确定电压电平已经改变。电压电平可能会增大或降低，并在各种实施方案中，可根据电压电平是增大还是降低来选择不同的延迟量。还可确定电压电平的变化量值。如果未检测到电源的电压电平的变化，则该方法如上文所述那样从框602继续进行。
在检测到电源的电压电平已被改变时，可暂停功能单元或功能块(诸如例如，图5所示的存储器500)(框604)。在各种实施方案中，可使在功能块内部生成的时钟停止。另选地，可在功能块的输入端处对由外部生成电路向功能块提供的时钟信号进行门控，以阻止时钟信号被传播到功能块中。在一些实施方案中，通过在对延迟单元进行任何调整之前暂停功能块的操作，可保留功能块的逻辑状态。
一旦暂停操作，便可调整一个或多个延迟单元在各种电路路径中的延迟量(框605)。例如，可调整存储器的地址解码器内的电路路径中的延迟量。电路路径可为解码器内的数据路径和时钟路径。经调整的延迟量可取决于电源的电压电平的变化是增大了电压电平还是降低了电压电平。在其他实施方案中，变化的量值也可影响延迟量的调整方式。新延迟量可被存储在熔断器或任何其他合适的非易失性存储器中，并根据上述标准进行选择。所存储的值可为用于表征不同电源电压电平下的电路性能的校准操作的结果。此类校准操作可在SoC或集成电路的初始测试期间执行。
在完成对延迟量的调整之后，可恢复功能块的操作(框606)。如上文所述，可恢复内部生成的时钟，或者允许内部生成的时钟信号再次被传播到功能块中。当功能块再次可操作时，此方法可在框607中结束。
在图6中所示的方法中所述的操作以连续执行方式示出。在其他实施方案中，这些步骤中的一些或所有步骤可并行执行。
一旦充分理解了以上公开，很多变型形式和修改形式对于本领域的技术人员而言将变得显而易见。本发明旨在将以下权利要求书被解释为涵盖所有此类变型形式和修改形式。

Claims (20)

1.一种装置，包括：
包括多条电路路径的功能单元，其中所述多条电路路径中的每条电路路径包括至少一个延迟单元；和
电路，所述电路被配置为：
监视电源的电压电平；以及
响应于确定所述电源的所述电压电平已改变，调整所述多条电路路径中的给定电路路径的所述延迟单元的延迟量。
2.根据权利要求1所述的装置，其中为了调整所述多条电路路径中的所述给定电路路径的所述延迟单元的所述延迟量，所述电路被进一步配置为响应于确定所述电源的所述电压电平已改变而暂停所述功能单元的操作。
3.根据权利要求2所述的装置，其中为了调整所述多条电路路径中的所述给定电路路径的所述延迟单元的所述延迟量，所述电路被进一步配置为响应于确定所述给定电路路径的所述延迟单元的所述延迟量已被调整而恢复所述功能单元的操作。
4.根据权利要求1所述的装置，其中所述多条电路路径中的所述给定电路路径的所述延迟单元包括至少一个缓冲电路，并且其中为了调整所述延迟单元的所述值，所述电路被进一步配置为调整被耦接到所述至少一个缓冲电路的偏置信号的电压电平。
5.根据权利要求1所述的装置，其中所述多条电路路径中的所述给定电路路径的所述延迟单元包括多个延迟电路，其中每个延迟电路被配置为将信号的传播延迟一段时间段中的相应时间段，并且其中为了调整被包括在所述电路路径中的所述延迟单元的所述值，所述电路被进一步配置为选择来自多个延迟电路中的给定延迟电路的输出，所述电路路径被包括在地址解码器中。
6.根据权利要求1所述的装置，其中为了调整所述给定电路路径中的所述延迟单元的所述延迟量，所述电路被进一步配置为增加将信号传播通过所述延迟单元的时间段。
7.一种用于操作被包括在集成电路中的功能单元的方法，其中所述功能单元包括多条电路路径，所述方法包括：
监视电源的电压电平；
响应于检测到所述电源的所述电压电平的变化而暂停所述功能单元的操作；以及
响应于确定所述功能单元的所述操作已被暂停而调整被包括在所述多条电路路径中的第一电路路径中的延迟单元的延迟量。
8.根据权利要求7所述的方法，还包括响应于确定所述多条电路路径中的所述第一电路路径的所述延迟单元的所述延迟量已被调整而恢复所述功能单元的操作。
9.根据权利要求7所述的方法，其中被包括在所述多条电路路径中的所述第一电路路径中的所述延迟单元包括至少一个缓冲电路，并且其中调整所述延迟单元的所述值包括调整被耦接到所述至少一个缓冲电路的偏置信号的电压电平。
10.根据权利要求7所述的方法，其中被包括在所述多条电路路径中的所述第一电路路径中的所述延迟单元的所述延迟单元包括多个延迟电路，其中每个延迟电路被配置为将信号的传播延迟一段时间段中的相应时间段，并且其中调整所述延迟单元的所述值包括选择来自多个延迟电路中的给定延迟电路的输出。
11.根据权利要求7所述的方法，其中调整所述多条电路路径中的所述第一电路路径中的所述延迟单元的所述延迟量包括增加将信号传播通过所述延迟单元的时间段。
12.根据权利要求7所述的方法，其中调整所述多条电路路径中的所述第一电路路径中的所述延迟单元的所述延迟量包括减小将信号传播通过所述延迟单元的时间段。
13.根据权利要求7所述的方法，还包括响应于确定所述功能单元的所述操作已被暂停而调整被包括在所述多条电路路径中的第二电路路径中的延迟单元的延迟量。
14.一种系统，包括：
处理器；和
存储器，所述存储器被配置为：
监视电源的电压电平；
响应于检测到所述电源的所述电压电平的变化而暂停操作；
响应于确定所述操作已被暂停而调整被包括在电路路径中的延迟单元的延迟量，所述电路路径被包括在所述存储器的地址解码器单元中；以及
响应于确定被包括在所述电路路径中的所述延迟单元的所述延迟量已被调整而恢复操作，所述电路路径被包括在所述地址解码器单元中。
15.根据权利要求14所述的系统，其中所述存储器被进一步配置为响应于确定所述操作已被暂停而调整被包括在所述存储器的数据输入/输出单元的电路路径中的延迟单元的延迟量。
16.根据权利要求14所述的系统，其中所述延迟单元包括多个延迟电路，其中所述多个延迟电路中的每个延迟电路被配置为将信号的传播延迟多个时间段中的相应时间段，并且其中为了调整被包括在所述电路路径中的所述延迟单元的所述值，所述存储器被进一步配置为选择来自多个延迟电路中的给定延迟电路的输出，所述电路路径被包括在所述地址解码器中。
17.根据权利要求14所述的系统，其中所述延迟单元包括至少一个缓冲电路，并且其中为了调整被包括在所述电路路径中的所述延迟单元的所述值，所述存储器被进一步配置为调整被耦接到所述至少一个缓冲电路的偏置信号的电压电平，所述电路路径被包括在所述地址解码器中。
18.根据权利要求14所述的系统，其中为了调整被包括在所述电路路径中的所述延迟单元的所述值，所述存储器被进一步配置为减小将信号传播通过所述延迟单元的时间段，所述电路路径被包括在所述地址解码器中。
19.根据权利要求14所述的系统，其中为了调整被包括在所述电路路径中的所述延迟单元的所述值，所述存储器被进一步配置为增加将信号传播通过所述延迟单元的时间段，所述电路路径被包括在所述地址解码器中。
20.根据权利要求14所述的系统，其中所述存储器被进一步配置为接收时钟信号并根据所接收的时钟信号来生成内部时钟信号，并且其中为了暂停操作，所述存储器被进一步配置为使所述内部时钟信号停止。
CN201580042128.7A 2014-08-05 2015-07-22 用于控制定制电路和存储器的动态裕量调谐 Active CN106575515B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/451,721 2014-08-05
US14/451,721 US9312837B2 (en) 2014-08-05 2014-08-05 Dynamic margin tuning for controlling custom circuits and memories
PCT/US2015/041496 WO2016022291A2 (en) 2014-08-05 2015-07-22 Dynamic margin tuning for controlling custom circuits and memories

Publications (2)

Publication Number Publication Date
CN106575515A true CN106575515A (zh) 2017-04-19
CN106575515B CN106575515B (zh) 2019-09-20

Family

ID=53785728

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580042128.7A Active CN106575515B (zh) 2014-08-05 2015-07-22 用于控制定制电路和存储器的动态裕量调谐

Country Status (6)

Country Link
US (2) US9312837B2 (zh)
KR (1) KR101887319B1 (zh)
CN (1) CN106575515B (zh)
DE (1) DE112015003632T5 (zh)
TW (1) TWI576592B (zh)
WO (1) WO2016022291A2 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10106049B2 (en) * 2016-05-18 2018-10-23 Nxp Usa, Inc. Battery monitoring device
US10175734B1 (en) * 2016-06-17 2019-01-08 Altera Corporation Techniques for adjusting latency of a clock signal to affect supply voltage
US10476490B2 (en) 2016-10-18 2019-11-12 Taiwan Semiconductor Manufacturing Company Limited Selectable delay buffers and logic cells for dynamic voltage scaling in ultra low voltage designs
KR20180043626A (ko) 2016-10-20 2018-04-30 삼성전자주식회사 버퍼를 포함하는 버스를 라우팅하기 위한 시스템 및 방법
JP6290468B1 (ja) * 2017-02-06 2018-03-07 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置およびデータセット方法
US10332574B2 (en) * 2017-03-24 2019-06-25 Mediatek Inc. Embedded memory with setup-hold time controlled internally or externally and associated integrated circuit
KR102567922B1 (ko) * 2018-07-03 2023-08-18 에스케이하이닉스 주식회사 지연회로 및 이를 이용한 반도체시스템
US20220406365A1 (en) * 2021-06-18 2022-12-22 Micron Technology, Inc. Write Timing Compensation

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1306740A2 (en) * 2001-10-22 2003-05-02 Kabushiki Kaisha Toshiba A semiconductor circuit, and method for operating the same
CN101542883A (zh) * 2007-06-05 2009-09-23 株式会社理光 开关调节器及其操作控制方法
US20100090730A1 (en) * 2008-10-09 2010-04-15 Realtek Semiconductor Corp. Circuit and method of adjusting system clock in low voltage detection, and low voltage reset circuit
US20100109727A1 (en) * 2008-10-31 2010-05-06 Seong-Jun Lee Semiconductor device
US20110050189A1 (en) * 2009-08-31 2011-03-03 Himax Technologies Limited Booster and voltage detection method thereof
US20120182057A1 (en) * 2011-01-13 2012-07-19 Yantao Ma Power supply induced signal jitter compensation
US20120306554A1 (en) * 2011-06-02 2012-12-06 Micron Technology, Inc. Apparatus and methods for altering the timing of a clock signal
US8363503B2 (en) * 2009-05-29 2013-01-29 Elpida Memory, Inc. Semiconductor memory device, memory controller that controls the same, and information processing system
US20130051166A1 (en) * 2011-08-23 2013-02-28 Micron Technology, Inc. Apparatuses and methods for compensating for power supply sensitivities of a circuit in a clock path
US20140198594A1 (en) * 2013-01-11 2014-07-17 Apple Inc. Variable pre-charge levels for improved cell stability

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5796682A (en) * 1995-10-30 1998-08-18 Motorola, Inc. Method for measuring time and structure therefor
US6088255A (en) * 1998-03-20 2000-07-11 Fujitsu Limited Semiconductor device with prompt timing stabilization
US6356158B1 (en) * 2000-05-02 2002-03-12 Xilinx, Inc. Phase-locked loop employing programmable tapped-delay-line oscillator
US7516379B2 (en) * 2004-04-06 2009-04-07 Avago Technologies General Ip (Singapore) Pte. Ltd. Circuit and method for comparing circuit performance between functional and AC scan testing in an integrated circuit (IC)
WO2008015495A1 (en) * 2006-08-03 2008-02-07 Freescale Semiconductor, Inc. Device and method for power management
US7639052B2 (en) 2007-04-06 2009-12-29 Altera Corporation Power-on-reset circuitry
US8138814B2 (en) 2008-07-29 2012-03-20 Qualcomm Incorporated High signal level compliant input/output circuits
US7893739B1 (en) * 2009-08-27 2011-02-22 Altera Corporation Techniques for providing multiple delay paths in a delay circuit
US8228106B2 (en) * 2010-01-29 2012-07-24 Intel Mobile Communications GmbH On-chip self calibrating delay monitoring circuitry
US8531225B1 (en) 2012-05-18 2013-09-10 Mediatek Singapore Pte. Ltd. Configurable critical path emulator
US20130311792A1 (en) 2012-05-18 2013-11-21 Prahallada PONNATHOTA Voltage scaling architecture on system-on-chip platform

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1306740A2 (en) * 2001-10-22 2003-05-02 Kabushiki Kaisha Toshiba A semiconductor circuit, and method for operating the same
CN101542883A (zh) * 2007-06-05 2009-09-23 株式会社理光 开关调节器及其操作控制方法
US20100090730A1 (en) * 2008-10-09 2010-04-15 Realtek Semiconductor Corp. Circuit and method of adjusting system clock in low voltage detection, and low voltage reset circuit
US20100109727A1 (en) * 2008-10-31 2010-05-06 Seong-Jun Lee Semiconductor device
US8363503B2 (en) * 2009-05-29 2013-01-29 Elpida Memory, Inc. Semiconductor memory device, memory controller that controls the same, and information processing system
US20110050189A1 (en) * 2009-08-31 2011-03-03 Himax Technologies Limited Booster and voltage detection method thereof
US20120182057A1 (en) * 2011-01-13 2012-07-19 Yantao Ma Power supply induced signal jitter compensation
US20120306554A1 (en) * 2011-06-02 2012-12-06 Micron Technology, Inc. Apparatus and methods for altering the timing of a clock signal
US20130051166A1 (en) * 2011-08-23 2013-02-28 Micron Technology, Inc. Apparatuses and methods for compensating for power supply sensitivities of a circuit in a clock path
US20140198594A1 (en) * 2013-01-11 2014-07-17 Apple Inc. Variable pre-charge levels for improved cell stability

Also Published As

Publication number Publication date
TW201621326A (zh) 2016-06-16
WO2016022291A4 (en) 2016-05-12
US9312837B2 (en) 2016-04-12
US9602092B2 (en) 2017-03-21
CN106575515B (zh) 2019-09-20
WO2016022291A2 (en) 2016-02-11
TWI576592B (zh) 2017-04-01
WO2016022291A3 (en) 2016-04-07
KR101887319B1 (ko) 2018-08-09
US20160043707A1 (en) 2016-02-11
US20160191031A1 (en) 2016-06-30
DE112015003632T5 (de) 2017-04-27
KR20170041781A (ko) 2017-04-17

Similar Documents

Publication Publication Date Title
CN106575515A (zh) 用于控制定制电路和存储器的动态裕量调谐
US9429618B2 (en) Semiconductor integrated circuit device having function for detecting degradation of semiconductor device and method of driving the same
US9268886B2 (en) Setting switch size and transition pattern in a resonant clock distribution system
US11418173B2 (en) Hybrid pulse/two-stage data latch
US10033356B2 (en) Reduced power set-reset latch based flip-flop
JP4806417B2 (ja) 論理ブロック制御システム及び論理ブロック制御方法
CN110635783A (zh) 正反馈动态d触发器
Guo et al. Work hard, sleep well-avoid irreversible ic wearout with proactive rejuvenation
Usami et al. Energy efficient write verify and retry scheme for MTJ based flip-flop and application
US9618956B2 (en) On-chip power-domain supply drooping for low voltage idle/standby management
US9798344B2 (en) Power switch with source-bias mode for on-chip powerdomain supply drooping
US20060175606A1 (en) Subthreshold design methodology for ultra-low power systems
CN110633104A (zh) 多路并联寄存器
US9503088B2 (en) Method and control device for recovering NBTI/PBTI related parameter degradation in MOSFET devices
Onizawa et al. MTJ-based asynchronous circuits for Re-initialization free computing against power failures
CN110635785A (zh) 低漏电流动态d触发器
Kong et al. Design and synthesis of self-healing memristive circuits for timing resilient processor design
Chairat Asynchronous network service for distributed control in a digital or mixed-signal circuit
CN116593871A (zh) 时序故障检测电路、芯片及电子装置
WO2021231384A1 (en) Low leakage core power lowering (cpe) write assist scheme
BR112019010196B1 (pt) Aparelho e método para detectar correntes de carga distribuída fornecidas por circuito de power gating
Kawashima et al. A design strategy for sub-threshold circuits considering energy-minimization and yield-maximization
Joshi et al. Designing Low Power Circuits: A Review
Gonzalez et al. Session 3 Overview: Digital Processors

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant