TWI576592B - 用於控制定製電路及記憶體的動態邊際調諧 - Google Patents

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Description

用於控制定製電路及記憶體的動態邊際調諧
本文中所描述之實施例係關於積體電路，且更特定言之，係關於用於調諧積體電路內之電路路徑之技術。
處理器、記憶體及其他類型之積體電路通常包括由製造於半導體基板上之互連電晶體組成的數個邏輯電路。可根據數種不同電路設計樣式而建構此等邏輯電路。舉例而言，可經由位於諸如正反器或鎖存器之時控狀態元件之間的非時控靜態互補金屬氧化物半導體(CMOS)閘之集合而實施組合邏輯。替代地，取決於設計要求，可使用時控動態邏輯(諸如多米諾骨牌邏輯閘(domino logic gate))來實施一些組合邏輯功能。
由半導體製造製程上可用之金屬化層形成的連線可用以連接各種時控狀態元件及邏輯閘。隨不同晶片之製造變化以及連線之實體佈線差異可引起邏輯閘之間的不同傳播時間。
在操作期間，各種晶片上電力供應器之電壓位準可變化。此變化可為在增加程度之邏輯切換活動期間橫越寄生電路元件之電壓降的結果。在一些狀況下，電力供應器電壓位準之變化可為晶片、行動器件等等之操作模式改變的結果。在減少活動時段期間，可降低電力供應器電壓位準，此係由於較慢電路效能係可接受的。
揭示一種用於調諧一電路路徑中之延遲的方法及裝置之各種實施例。概言之，預期一種裝置及一種方法，其中一功能單元包括複數個電路路徑，其中每一電路路徑包括至少一個延遲單元。電路系統可經組態以監測耦接至該功能單元之一電力供應器之一電壓位準，且回應於該電力供應器之該電壓位準之一改變的一偵測而調整一給定電路路徑之一延遲單元之延遲量。
在一個實施例中，該電路系統經進一步組態以回應於該電力供應器之該電壓位準之該改變的該偵測而暫停該功能區塊之操作。
在一另外實施例中，該電路系統可經進一步組態以回應於完成該延遲單元之該延遲量之該調整而恢復執行該功能區塊之操作。
100‧‧‧積體電路/SoC
101‧‧‧處理器/處理器件
102‧‧‧記憶體區塊
103‧‧‧類比/混合信號區塊
104‧‧‧I/O區塊
105‧‧‧內部匯流排
106‧‧‧延遲單元
200‧‧‧邏輯路徑
201‧‧‧正反器
202‧‧‧邏輯閘
203‧‧‧邏輯閘
204‧‧‧延遲單元
205‧‧‧正反器
206‧‧‧時脈信號/時脈輸入/延遲單元
207‧‧‧控制輸入/控制信號
208‧‧‧延遲單元
300‧‧‧延遲單元
301‧‧‧延遲電路
302‧‧‧延遲電路
303‧‧‧延遲電路
304‧‧‧多工電路
305‧‧‧輸入信號
306‧‧‧輸出信號
307‧‧‧控制信號
308‧‧‧反相器
309‧‧‧反相器
400‧‧‧延遲電路
401‧‧‧器件
402‧‧‧器件
403‧‧‧器件
404‧‧‧器件
405‧‧‧器件
406‧‧‧器件
407‧‧‧器件
408‧‧‧器件
409‧‧‧p通道偏壓信號
410‧‧‧資料輸入信號
412‧‧‧資料輸出信號
413‧‧‧受控反相器
414‧‧‧受控反相器
500‧‧‧記憶體
501‧‧‧控制區塊
502‧‧‧位址區塊
503‧‧‧延遲單元/延遲區塊
504‧‧‧陣列
505‧‧‧資料區塊
506‧‧‧延遲單元/延遲區塊
507‧‧‧時脈信號
508‧‧‧控制信號
509‧‧‧位址信號
510‧‧‧資料信號
601‧‧‧區塊
602‧‧‧區塊
603‧‧‧區塊
604‧‧‧區塊
605‧‧‧區塊
606‧‧‧區塊
607‧‧‧區塊
以下詳細描述參看隨附圖式，現在簡要地描述該等圖式。
圖1說明積體電路之實施例。
圖2說明邏輯路徑之實施例。
圖3說明延遲單元之實施例。
圖4說明延遲單元之另一實施例。
圖5說明記憶體之實施例。
圖6說明用於調整延遲單元之方法之實施例的圖解。
雖然本發明容許各種修改及替代形式，但其特定實施例在圖式中作為實例予以展示，且將在本文中予以詳細地描述。然而，應理解，該等圖式及其詳細描述並不意欲將本發明限於所說明之特定形式，而相反地，意圖係涵蓋屬於如由隨附申請專利範圍所界定的本發明之精神及範疇內的所有修改、等效者及替代例。本文中所使用之標題係僅出於組織目的，且並不意欲用以限制該描述之範疇。如貫穿本申請案所使用，詞語「可」係在許可意義(亦即，意謂有可能)而非強 制性意義(亦即，意謂必須)上予以使用。相似地，詞語「包括」意謂包括但不限於。
各種單元、電路或其他組件可被描述為「經組態以」執行一或若干任務。在此等上下文中，「經組態以」為通常意謂「具有」在操作期間執行該或該等任務之「電路系統」之結構的寬泛陳述。因而，單元/電路/組件可經組態以執行任務，即使當單元/電路/組件當前未接通時亦如此。一般而言，形成對應於「經組態以」之結構的電路系統可包括硬體電路。相似地，出於描述方便起見，各種單元/電路/組件可被描述為執行一或若干任務。此等描述應被解譯為包括片語「經組態以」。陳述經組態以執行一或多個任務之單元/電路/組件明確地意欲不調用35 U.S.C.§112之段落(f)的針對彼單元/電路/組件之解譯。更一般化地，任何元件之陳述明確地意欲不調用35 U.S.C§112之段落(f)的針對彼元件之解譯，除非語言「用於……的方式」或「用於……的步驟」被特定地陳述。
可使用動態電壓按比例調整(亦即，系統單晶片(SoC)上之一或多個內部電力供應器之電壓位準的調整)以縮減行動器件內之動態及洩漏功率。可偵測用於SoC之部分的縮減活動時段，且可縮減用於經識別部分之對應電力供應器之電壓位準。亦可同樣減少被提供至經識別部分之時脈信號之頻率。對電力供應器電壓位準及時脈信號頻率之此等調整可允許功率消耗縮減。
SoC內之個別功能區塊(諸如(例如)處理器或記憶體)可包括多個電路路徑(時脈路徑及資料路徑兩者)，該等電路路徑中之每一者可包括多個邏輯閘。隨著電力供應器電壓位準回應於動態電壓按比例調整而改變，包括於不同電路路徑中之信號之間的時序關係可改變。在一些狀況下，信號之間的時序關係之此改變可引起SoC內之功能失效。 舉例而言，若資料路徑相對於關聯時脈路徑而延遲，則資料可未能以足夠設置時間到達正反器或鎖存器電路，從而引起正反器或鎖存器電路捕捉不正確資料。圖式所說明及下文所描述之實施例可提供加上或減去電路路徑內之延遲以橫越電力供應器電壓位準之範圍維持適當時序邊際的技術。
系統單晶片概觀
圖1中說明積體電路之方塊圖。在所說明實施例中，積體電路100包括處理器101，其經由內部匯流排105而耦接至記憶體區塊102及類比/混合信號區塊103以及I/O區塊104。在各種實施例中，積體電路100可經組態用於桌上型電腦、伺服器或行動運算應用(諸如(例如)平板電腦或膝上型電腦)中。
如下文更詳細地所描述，在各種實施例中，處理器101可表示執行運算操作之一般用途處理器。舉例而言，處理器101可為中央處理單元(CPU)，諸如微處理器、微控制器、特殊應用積體電路(ASIC)或場可程式化閘陣列(FPGA)。在一些實施例中，處理器件101可包括一或多個延遲單元106，其可經組態以(例如)藉由提供可變延遲而輔助調諧一或多個邏輯路徑。
記憶體區塊102可包括任何合適類型之記憶體，諸如(例如)動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、唯讀記憶體(ROM)、電可抹除可程式化唯讀記憶體(EEPROM)或快閃記憶體。應注意，在圖1所說明之積體電路之實施例中，描繪單一記憶體區塊。在其他實施例中，可使用任何合適數目個記憶體區塊。
類比/混合信號區塊103可包括多種電路，其包括(例如)晶體振盪器、鎖相迴路(PLL)、類比/數位轉換器(ADC)及數位/類比轉換器(DAC)(均未繪示於圖中)。在其他實施例中，類比/混合信號區塊103可經組態以在包括晶片上電力供應器及電壓調節器的情況下執行功率 管理任務。在一些實施例中，類比/混合信號區塊103亦可包括可經組態用於與無線網路一起操作之射頻(RF)電路。
I/O區塊104可經組態以協調積體電路100與一或多個周邊器件之間的資料傳送。此等周邊器件可包括不限於儲存器件(例如，包括硬碟機、磁帶機、CD光碟機、DVD光碟機等等的基於磁性或光學媒體之儲存器件)、音訊處理子系統，或任何其他合適類型之周邊器件。在一些實施例中，I/O區塊104可經組態以實施通用串列匯流排(USB)協定或IEEE 1394(Firewire®)協定之版本。
I/O區塊104亦可經組態以協調積體電路100與經由網路而耦接至積體電路100之一或多個器件(例如，其他電腦系統或積體電路)之間的資料傳送。在一個實施例中，I/O區塊104可經組態以執行對於實施乙太網路(IEEE 802.3)網路連接標準(諸如(例如)十億位元乙太網路或百億位元乙太網路)所必要之資料處理，但預期到，可實施任何合適網路連接標準。在一些實施例中，I/O區塊104可經組態以實施多個離散網路介面埠。
應注意，圖1所描繪之實施例僅僅為一實例。在其他實施例中，不同功能區塊及功能區塊之不同組態為可能的且被預期。
邏輯路徑及延遲單元
圖2中說明邏輯路徑(在本文中亦被稱作「電路路徑」)之部分之實例。在所說明實施例中，正反器201耦接至邏輯閘202，其又耦接至邏輯閘203。邏輯閘203耦接至延遲單元204，其又耦接至另一正反器205。所說明實施例亦包括被表示為「CLK」之時脈信號206，及被表示為「CONTROL」之控制輸入207。時脈信號206耦接至延遲單元208，其輸出耦接至正反器205之時脈輸入。一般而言，正反器201及205可對應於任何合適狀態元件，諸如靜態或動態正反器。正反器201及205可操作以回應於時脈信號206而捕捉及儲存輸入資料。舉例而 言，正反器201及205可為邊緣觸發狀態元件。
邏輯閘202及203可經組態以實施任何合適類型之組合邏輯功能(例如，AND、OR、NAND、NOR、XOR及XNOR，或任何合適布林(Boolean)表達式)。可使用靜態或動態邏輯來實施邏輯閘202或203中之任一者。舉例而言，若使用動態邏輯予以實施，則邏輯閘202及203亦可由時脈輸入206時控，或其可由得自時脈信號206之另一時脈信號(圖中未繪示)時控。應注意，圖2所展示的邏輯閘之數目及連接性僅僅為一例示性實例，且在其他實施例中，可使用閘及狀態元件之其他數目及組態。
如下文更詳細地所描述，延遲單元204可經組態以延遲來自邏輯閘203之輸出之傳播，藉此使邏輯閘203之輸出延遲到達205之輸入。另外，延遲單元208可經組態以延遲時脈信號206自正反器201之時脈輸入至正反器205之時脈輸入的傳播。在各種實施例中，由延遲單元204及206提供之延遲量的調整(亦即，增加或減少)可為可能的。控制輸入207可包括多個資料位元(其值可被解碼)以針對延遲單元204及206中之每一者選擇各種可能延遲量中之一者。在其他實施例中，控制輸入207可包括類比偏壓信號，其控制由延遲單元204引入至邏輯路徑200中之延遲量及引入至邏輯路徑200之時脈信號路徑中之延遲量。
正反器201及205、邏輯閘202及203以及延遲單元204及208可使用半導體製造製程上可用之一或多個配線層而耦接。對於每一配線層，實體屬性(諸如(例如)電阻率)可不同。此外，佈線路徑、連線寬度及其類似者之差異可針對閘之間的各種連線連接以及不同邏輯路徑引起不同時間常數。
當將來自一個邏輯路徑之信號傳遞至另一邏輯路徑時，配線時間常數之差異可產生時序問題，亦即，至正反器或鎖存器之設置或保持時間之違規。在此等狀況下，可調整針對一或多個延遲單元(諸如 (例如)延遲單元204或延遲單元208)之延遲量以提供適當時序邊際。在一些實施例中，可回應於耦接至邏輯路徑之組件之電力供應器的電壓位準改變而調整延遲量，以便隨著電力供應器之電壓位準改變而提供適當時序邊際。
圖2所說明之邏輯路徑可對應於眾多不同類型之數位邏輯電路中之任一者，且通常可包括由狀態元件界限之任何系列閘。在一些實施例中，邏輯路徑200可為用於記憶體之位址解碼路徑或資料輸入/輸出路徑之部分。在其他實施例中，邏輯路徑200可對應於處理器件內之資料路徑之部分。資料路徑可為以下各者之部分：加法器、移位器、乘法器、除法器、緩衝器、暫存器檔案、任何其他類型之電路或功能單元，其操作以在指令執行過程期間儲存或操作資料。邏輯路徑亦可對應於處理器內之控制路徑，其產生控制資料路徑或處理器內之其他元件之操作的信號。然而，應注意，邏輯路徑之其他組態為可能的且被預期。
應注意，圖2所說明之邏輯路徑僅僅為一實例。在各種實施例中，可使用不同數目個邏輯閘、來自其他邏輯路徑之輸入，及至不同邏輯路徑之額外輸出。
轉至圖3，說明延遲單元之實施例。在各種實施例中，延遲單元300可對應於如圖2所說明之延遲單元204或延遲單元208中之任一者。在所說明實施例中，延遲單元300包括延遲電路301至303、多工電路304。所說明實施例亦包括被表示為「INPUT」之輸入信號305、被表示為「CONTROL」之控制信號307，及被表示為「OUTPUT」之輸出信號306。
延遲電路301至303中之每一者包括多個反相器。舉例而言，延遲電路301包括反相器308及309，其中之每一者對經由延遲電路301之總延遲促成閘延遲，亦即，使信號自閘之輸入傳播至閘之輸出所需要 的延遲。在延遲電路301至303中之每一者包括不同數目個反相器的情況下，每一延遲電路具有不同固有延遲量，其可由多工電路304取決於控制信號307而選擇。儘管在圖3所說明之實施例中展示反相器，但在其他實施例中可使用任何合適邏輯閘。此外，可使用額外器件(諸如(例如)p通道及/或n通道MOSFET)以維持延遲電路內之每一閘之輸出上的固定負載，藉此隨著信號轉變而提供一致上升及下降時間。
應注意，靜態互補金屬氧化物半導體(CMOS)反相器(諸如本文中所展示及描述之反相器)可為可用於本文中所描述之電路中的反相放大器之特定實施例。然而，在其他實施例中，可使用能夠反相信號之邏輯感測的反相放大器之任何合適組態，包括藉由除了CMOS以外之技術而建置的反相放大器。
每一延遲電路301至303之輸入耦接至輸入信號305，且延遲電路301至303中之每一者之輸出耦接至多工電路304之各別輸入。在操作期間，可設定控制信號307以便可由多工電路304選擇延遲電路301至303中之每一者之輸出。隨著輸入信號305轉變，該轉變經由延遲電路301至303中之每一者而傳播，從而在不同的各別時間段之後到達多工電路304之輸入。可接著將選定輸出經由306而傳播至輸出。在各種實施例中，藉由自各種延遲電路選擇輸出，延遲單元可取決於控制信號(諸如控制信號307)而提供不同延遲量。
可根據眾多設計樣式而設計多工電路304。舉例而言，多工電路304可包括由控制信號307控制之一或多個通過閘。每一通過閘之輸出可以「線或」(wired-OR)方式耦接在一起。應注意，通過閘(亦被稱作「傳輸閘」)可包括並聯連接之n通道金屬氧化物半導體場效應電晶體(MOSFET)及p通道MOSFET。在其他實施例中，單一n通道MOSFET或單一p通道MOSFET可用作通過閘。應進一步注意，在各種實施例中，「電晶體」可對應於一或多個跨導元件，諸如(例如)接面場效應 電晶體(JFET)。
圖3所描繪之實施例僅僅為一實例。在其他實施例中，可使用不同數目個延遲電路。
圖4中說明延遲電路之實施例。在所說明實施例中，延遲電路400包括受控反相器413及414。受控反相器413之輸出耦接至受控反相器414之輸入以形成緩衝器電路，亦即，不改變輸入信號之邏輯狀態(低或高)的電路。延遲電路400進一步包括被表示為「BIASP」之p通道偏壓信號409、被表示為「IN」之資料輸入信號410、被表示為「BIASN」之n通道偏壓信號411，及被表示為「OUT」之資料輸出信號412。
應注意，「低」或「低邏輯位準」係指處於或接近接地之電壓，且「高」或「高邏輯位準」係指足夠大以接通n通道MOSFET且關斷p通道MOSFET之電壓位準。在其他實施例中，不同技術可針對「低」及「高」引起不同電壓位準。
受控反相器413包括器件401至404，且受控反相器414包括器件405至408。資料輸入信號410控制器件402及403，從而允許其中之一者取決於輸入信號410之邏輯狀態(高或低)而啟動。p通道偏壓信號409控制器件401，且n通道偏壓信號控制器件404。在一些實施例中，p通道偏壓信號409及n通道偏壓信號411可對應於如圖2所說明之控制信號207。
在操作期間，可將p通道偏壓信號409及n通道偏壓信號411設定為一電壓位準以便分別部分地啟動(或「接通」)器件401及404。可根據各種電路設計技術而將p通道偏壓信號409及n通道偏壓信號411設定為各種類比電壓位準。舉例而言，電流鏡可用以對經由器件401及404之參考電流或其經按比例調整版本建立鏡像。
藉由部分地啟動器件401及404，可限定流向受控反相器413及自 受控反相器413汲取之電流，藉此增加受控反相器413之輸出之上升或下降時間。增加受控反相器413之輸出之上升或下降時間將會增加經由受控反相器413之信號傳播的時間，藉此增加受控反相器413之延遲量。如同圖3所說明之延遲單元，延遲電路400能夠經由p通道偏壓信號409及n通道偏壓信號411之調整而處理多個延遲量。受控反相器414以相似於受控反相器413之方式而操作。
應注意，圖4所說明之延遲單元之實施例僅僅為一實例。在其他實施例中，不同器件及器件之不同組態為可能的且被預期。
轉至圖5，說明記憶體之實施例的功能圖。在所說明實施例中，記憶體500包括控制區塊501、位址區塊502、陣列504，及資料區塊505。在各種實施例中，記憶體500可對應於如圖1所說明之SoC 100之記憶體區塊102。記憶體500進一步包括被表示為「CLK」之時脈信號507、被表示為「ADD」之位址信號509，及被表示為「DATA」之資料信號510。控制區塊501耦接至位址區塊502，其又耦接至陣列504。控制區塊501進一步耦接至資料區塊505，其亦耦接至陣列504。
陣列504可包括以列及行而配置之多個記憶體胞元。可使用任何合適類型之記憶體胞元。舉例而言，陣列504可包括靜態隨機存取記憶體(SRAM)胞元、動態隨機存取記憶體(DRAM)胞元，及其類似者。在一些實施例中，陣列504可耦接至可與耦接至控制區塊501、位址區塊502及資料區塊505之電力供應器分離的專用電力供應器。在一些實施例中，耦接至陣列504之專用電力供應器之電壓位準可小於耦接至其他區塊之電力供應器之電壓位準。
控制區塊501可包括狀態機或狀態邏輯，且可經組態以取決於狀態機或狀態邏輯之狀態以及時脈信號507及控制信號508而將時序信號提供至位址區塊502及資料區塊505。在一些實施例中，控制區塊501可包括解碼電路以取決於控制信號508之狀態而判定記憶體500之操作 模式，諸如(例如)資料儲存或「寫入」操作。在其他實施例中，控制區塊501可包括多個電路路徑。
位址區塊502可經組態以將列選擇信號及行選擇信號提供至陣列504。在一些實施例中，位址區塊502可使用n至2n解碼方案(其中n為在位址信號509上編碼之位址值中之位元的數目)或任何合適解碼方案以產生列及行選擇信號。位址區塊502可包括延遲單元503。在各種實施例中，位址區塊502內之不同電路路徑可包括一或多個延遲單元，且每一延遲單元可為可組態的以提供多個可能延遲量中之一者。藉由提供多個延遲量，可修正橫越電力供應器操作電壓位準之範圍的不良時序差異。
資料區塊505可經組態以接收待儲存(亦即，寫入)至陣列504中之資料。此外，資料區塊505可包括對於擷取儲存於陣列504中包括之記憶體胞元中之一或多者中之資料所必要的放大器及相關電路系統。資料區塊505之輸入部分及輸出部分兩者可包括多個電路路徑，該等電路路徑中之每一者可包括延遲單元506中之一者。應注意，儘管在圖5中描繪僅一個延遲單元區塊，但可使用任何合適數目個延遲區塊。如同位址區塊502中之延遲區塊503，延遲區塊506可經組態以提供複數個延遲量中之一者。
應注意，圖5所描繪之記憶體之實施例僅僅為一實例。在其他實施例中可使用不同功能區塊及功能區塊之不同組合。
轉至圖6，流程圖描繪用於調整包括於功能區塊之電路路徑中之延遲單元的方法。該方法在區塊601中開始。可接著檢查耦接至功能區塊之電力供應器之電壓位準(區塊602)。在一些實施例中，可使用類比比較電路以比較電力供應器之電壓位準與一或多個參考電壓。在各種實施例中，可在SoC或其他積體電路內部產生電力供應器，且可產生一或多個控制信號以向其他電路通知供應電壓之改變。
該方法可接著取決於電力供應器之電壓位準(區塊603)。在一些實施例中，可遍及一時間段追蹤電壓位準之一或多個樣本，且比較樣本與預定臨限值以判定電壓位準已改變。電壓位準可增加或減少，且在各種實施例中，可取決於電壓位準增加抑或減少而選擇不同延遲量。亦可判定電壓位準之改變之量值。若尚未偵測到電力供應器之電壓位準之改變，則該方法如上文所描述而自區塊602繼續。
當已偵測到電力供應器之電壓位準之改變時，可接著暫停功能單元或區塊(諸如(例如)如圖5所說明之記憶體500)之操作(區塊604)。在各種實施例中，可停止在功能區塊內部產生之時脈。替代地，可在功能區塊之輸入處閘控由外部產生電路提供至功能區塊之時脈信號以防止時脈信號傳播至功能區塊中。在一些實施例中，藉由在延遲單元之任何調整之前暫停功能區塊之操作，可保留功能區塊之邏輯狀態。
一旦已暫停操作，就可接著調整用於各種電路路徑中之一或多個延遲單元之延遲量(區塊605)。舉例而言，可調整記憶體之位址解碼器內之電路路徑中的延遲量。電路路徑可為解碼器內之資料路徑及時脈路徑兩者。經調整之延遲量可取決於電力供應器之電壓位準之改變增加抑或減少電壓位準。在其他實施例中，改變之量值亦可影響如何調整延遲量。新延遲量可儲存於熔絲或任何其他合適非揮發性記憶體中，且取決於前述準則而被選擇。經儲存值可為以各種電力供應器電壓位準特性化電路效能之校準操作的結果。可在SoC或積體電路之初始測試期間執行此校準操作。
在延遲量之調整完成的情況下，可接著恢復執行功能區塊之操作(區塊606)。如上文所描述，可重新開始內部產生之時脈，或可再次允許外部產生之時脈信號傳播至功能區塊中。一旦功能區塊再次在操作中，該方法就可在區塊607中終止。
圖6所說明之方法中描繪的操作被展示為以依序方式執行。在其 他實施例中，可並行地執行一些或所有步驟。
對於熟習此項技術者而言，一旦已完全地瞭解以上揭示內容，眾多變化及修改就將變得顯而易見。希望將以下申請專利範圍解譯為涵蓋所有此等變化及修改。
200‧‧‧邏輯路徑
201‧‧‧正反器
202‧‧‧邏輯閘
203‧‧‧邏輯閘
204‧‧‧延遲單元
205‧‧‧正反器
206‧‧‧時脈信號/時脈輸入/延遲單元
207‧‧‧控制輸入/控制信號
208‧‧‧延遲單元

Claims (18)

  1. 一種用於調諧積體電路內之電路路徑之裝置，其包含：一功能單元，其包括複數個電路路徑，其中該複數個電路路徑中之每一電路路徑包括至少一個延遲單元；及電路系統，其經組態以：監測一電力供應器之一電壓位準；回應於該電力供應器之該電壓位準已改變的一判定而調整該複數個電路路徑中之一給定電路路徑之該延遲單元之一延遲量；及回應於該電力供應器之該電壓位準已改變的該判定而暫停執行該功能單元之操作。
  2. 如請求項1之裝置，其中為了調整該複數個電路路徑中之該給定電路路徑之該延遲單元之該延遲量，該電路系統經進一步組態以回應於該給定電路路徑之該延遲單元之該延遲量已被調整的一判定而恢復執行該功能單元之操作。
  3. 如請求項1之裝置，其中該複數個電路路徑中之該給定電路路徑之該延遲單元包括至少一個緩衝器電路，且其中為了調整該延遲單元之該延遲量，該電路系統經進一步組態以調整耦接至該至少一個緩衝器電路之一偏壓信號之一電壓位準。
  4. 如請求項1之裝置，其中該複數個電路路徑中之該給定電路路徑之該延遲單元包括複數個延遲電路，其中每一延遲電路經組態以將一信號之傳播延遲一各別時間段，且其中為了調整包括於位址解碼器中包括的該電路路徑中之該延遲單元之該延遲量，該電路系統經進一步組態以自複數個延遲電路中之一給定延遲電路選擇一輸出。
  5. 如請求項1之裝置，其中為了調整該給定電路路徑中之該延遲單元之該延遲量，該電路系統經進一步組態以增加使一信號經由該延遲單元而傳播之一時間段。
  6. 一種用於操作包括於一積體電路中之一功能單元之方法，其中該功能單元包括複數個電路路徑，該方法包含：監測一電力供應器之一電壓位準；回應於偵測到該電力供應器之該電壓位準之一改變而暫停該功能單元之操作；回應於判定該功能單元之該操作已被暫停而調整包括於該複數個電路路徑中之一第一電路路徑中之一延遲單元之一延遲量；及回應於判定該複數個電路路徑中之該第一電路路徑之該延遲單元之該延遲量已被調整而恢復執行該功能單元之操作。
  7. 如請求項6之方法，其中包括於該複數個電路路徑中之該第一電路路徑中之該延遲單元包括至少一個緩衝器電路，且其中調整該延遲單元之該延遲量包含調整耦接至該至少一個緩衝器電路之一偏壓信號之一電壓位準。
  8. 如請求項6之方法，其中包括於該複數個電路路徑中之該第一電路路徑中之該延遲單元包括複數個延遲電路，其中每一延遲電路經組態以將一信號之傳播延遲一各別時間段，且其中調整該延遲單元之該延遲量包含自複數個延遲電路中之一給定延遲電路選擇一輸出。
  9. 如請求項6之方法，其中調整該複數個電路路徑中之該第一電路路徑中之該延遲單元之該延遲量包含：增加使一信號經由該延遲單元而傳播之一時間段。
  10. 如請求項6之方法，其中調整該複數個電路路徑中之該第一電路 路徑中之該延遲單元之該延遲量包含：減少使一信號經由該延遲單元而傳播之一時間段。
  11. 如請求項6之方法，其進一步包含回應於判定該功能單元之該操作已被暫停而調整包括於該複數個電路路徑中之一第二電路路徑中之一延遲單元之一延遲量。
  12. 一種用於調諧積體電路內之電路路徑之系統，其包含：一處理器；及一記憶體，其經組態以：監測一電力供應器之一電壓位準；回應於該電力供應器之該電壓位準之一改變的一偵測而暫停操作；回應於該操作已被暫停之一判定而調整包括於該記憶體之一位址解碼器單元中包括的一電路路徑中之一延遲單元之一延遲量；及回應於包括於該位址解碼器單元中包括的該電路路徑中之該延遲單元之該延遲量已被調整的一判定而恢復執行操作。
  13. 如請求項12之系統，其中該記憶體經進一步組態以回應於該操作已被暫停之該判定而調整包括於該記憶體之一資料輸入/輸出單元之一電路路徑中的一延遲單元之一延遲量。
  14. 如請求項12之系統，其中該延遲單元包括複數個延遲電路，其中該複數個延遲電路中之每一延遲電路經組態以將一信號之傳播延遲複數個時間段中之一各別時間段，且其中為了調整包括於該位址解碼器中包括的該電路路徑中之該延遲單元之該延遲量，該記憶體經進一步組態以自複數個延遲電路中之一給定延遲電路選擇一輸出。
  15. 如請求項12之系統，其中該延遲單元包括至少一個緩衝器電 路，且其中為了調整包括於該位址解碼器中包括的該電路路徑中之該延遲單元之該延遲量，該記憶體經進一步組態以調整耦接至該至少一個緩衝器電路之一偏壓信號之一電壓位準。
  16. 如請求項12之系統，其中為了調整包括於該位址解碼器中包括的該電路路徑中之該延遲單元之該延遲量，該記憶體經進一步組態以減少使一信號經由該延遲單元而傳播之一時間段。
  17. 如請求項12之系統，其中為了調整包括於該位址解碼器中包括的該電路路徑中之該延遲單元之該延遲量，該記憶體經進一步組態以增加使一信號經由該延遲單元而傳播之一時間段。
  18. 如請求項12之系統，其中該記憶體經進一步組態以接收一時脈信號及取決於該經接收時脈信號而產生一內部時脈信號，且其中為了暫停操作，該記憶體經進一步組態以停止該內部時脈信號。
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