KR19990063993A

KR19990063993A - 단말장치

Info

Publication number: KR19990063993A
Application number: KR1019980702468A
Authority: KR
Inventors: 데츠야 나카가와; 유지 하타노; 야스히로 사게사카; 도오루 바지; 고키 노구치
Original assignee: 가나이 쓰도무; 가부시끼가이샤 히다치 세이사꾸쇼
Priority date: 1995-10-09
Filing date: 1996-10-07
Publication date: 1999-07-26
Also published as: WO1997014093A1; EP0855643B1; US20020056014A1; US6993597B2; CN1199473A; JP2008165780A; JP3621423B2; US6643713B2; US6353863B1; CN1151431C; KR20040064000A; US8090398B2; TW439380B; EP0855643A1; DE69622732D1; CN1547112A; US20080207158A1; EP0855643A4; KR20040011513A; US20040049606A1

Abstract

이동통신단말에 있어서는 저코스트화, 저소비전력화, 소사이즈화의 세가지가 매우 중요하지만, 종래의 2개의 독립된 DSP와 CPU를 사용한 기술에서는 2계통의 외부 메모리가 필요하기 때문에 큰 문제로 된다. 또 데이타입출력용의 주변장치도 DSP용과 CPU용으로 2계통 필요로 되어 DSP와 CPU 사이의 여분의 통신오버헤드가 존재하고 있었다. 1개의 버스마스터로서 통합된 DSP/CPU코어(500)과 통합된 외부버스 인터페이스(606) 및 통합된 주변회로 인터페이스를 갖는 DSP/CPU 통합칩으로 이동통신단말 시스템을 실현한다. DSP와 CPU의 메모리시스템과 주변회로를 통합화할 수 있어 저코스트, 저소비전력, 소사이즈의 이동통신단말 시스템을 실현할 수 있다.

Description

단말장치

본 발명과 관련된 이동통신 시스템에 있어서의 처리의 개요를 도 1을 사용해서 설명한다. 도 1에는 사용자(102), 통신단말(101) 및 기지국(100)이 도시되어 있다. 사용자(102)는 통신단말(101)을 사용해서 기지국(100)으로 액세스하여 여러가지 서비스를 받게 된다. 다른 통신단말과 통신하는 경우에도 기지국(100)을 거쳐서 실행하므로 통신단말과 기지국 사이의 통신처리가 본질로 된다.

통신단말(101)은 사용자 인터페이스기능 및 시스템 제어기능을 갖는 사용자 인터페이스/시스템 제어부(109), 통신 프로토콜 처리기능을 갖는 통신 프로토콜 처리부(110), 음성부호화 복호화 처리기능, 통신로 부호화 복호화 처리기능, 변복조 처리기능 등을 갖는 부호 복호화 처리부(111) 및 AFE(Analog Front End) 및 RF회로를 갖는 AFE/RF회로부(105)로 구성된다. 또한, 통신단말(101)에는 마이크로폰(MIC)(103) 및 스피커(SPK)(104)가 접속되어 있다. 기지국(100)은 시스템 제어기능을 갖는 시스템 제어부(112), 통신 프로토콜 처리기능을 갖는 통신 프로토콜 처리부(113), 통신로 부호화 복호화 처리기능, 변복조기능 등을 갖는 부호복호화 처리부(114) 및 AFE 및 RF회로를 갖는 AFE/RF회로부(106)으로 구성된다.

통신단말(101)이 기지국(100)과 수수하는 방식으로는 크게 나누어 두가지가 있다. 하나는 음성 등 사용자의 데이타를 수수하는 경우이고, 다른 하나는 시스템운용상의 제어데이타를 수수하는 경우이다.

음성데이타를 수수하는 경우에는 다음과 같이 된다. 마이크로폰(MIC)(103)에서 입력된 음성데이타는 디지탈데이타로 변환된 후 부호복호화 처리부(111)의 음성부호화처리에 의해 압축된다. 압축된 음성데이타는 부호복호화 처리부(111)의 통신로 부호화처리에 의해 에러 정정용 정보가 부가되고 나서 부호복호화 처리부(111)의 변조처리에 의해 변조된다. 이상의 처리는 디지탈영역에서 실행된다. 변조된 디지탈음성은 AFE/RF회로부(105)의 AFE에 의해 아날로그 데이타로 변환되고, AFE/RF회로부(105)의 RF회로에 의해 고주파의 전파에 실려서 안테나(107)에서 발신된다. 이 전파는 기지국(100)의 안테나(108)에 의해 수신되고 나서 일단 복조된다. 그리고, 통신상대에게 할당되어 있는 주파수(주파수 분할다중의 경우)로 재차 변조되고, 통신상대에게 할당되어 있는 타임슬롯(시분할 다중의 경우)의 타이밍에서 통신상대에게 기지국에서 재송신된다.

다음에, 시스템운용상의 제어데이타를 수수하는 경우를 설명한다. 이 경우, 통신단말(101)내의 통신 프로토콜 처리부(110)과 기지국(100)내의 통신 프로토콜 처리부(113)이 수수를 실행한다. 양자 사이에는 가상적인 논리적접속이 형성된다. 이 가상적인 논리적접속은 이하와 같은 물리적접속으로 실현되고 있다. 예를 들면, 기지국(100)이 통신단말에 어떠한 지시를 하는 경우 다음과 같이 된다. 미리 결정된 프로토콜에 따른 지시데이타는 부호복호화 처리부(114)에 의해 통신로 부호화처리 및 변조처리가 실시된다. 그리고, AFE/RF회로부(106)의 AFE에 의해 아날로그 데이타로 변환되고, RF회로에 의해 전파에 실려서 안테나(108)에서 발신된다. 이 전파는 통신단말(101)의 안테나(107)에 의해 수신되고 나서 RF회로부(105)의 RF회로와 AFE를 거쳐서 기저대의 디지탈데이타로 변환된다. 계속해서 부호복호화 처리부(111)에서 복조처리 및 통신로 복호화처리가 실시되어 통신 프로토콜 처리부(110)으로 전달된다.

이상, 통신단말(101)이 기지국(100)과 수수하는 두가지의 방식 및 관련된 처리의 개요를 설명하였다. 이들 관련된 처리는 2종류로 크게 나눌 수 있다. 음성부호화 복호화처리, 통신로 부호화 복호화 처리 및 변복조처리는 디지탈신호처리로 분류되고, 전용의 하드웨어나 프로그램 가능한 DSP(Digital Signal Processor)에 의해 실현하는데 적합하다. 한편, 통신 프로토콜처리는 매우 복잡하고 C언어 등의 고급언어를 사용한 소프트웨어에 의해 실현하는데 적합하다.

이와 같은 사실에 입각하여 최근 이동통신단말의 기저대처리중 음성부호화 복호화처리, 통신로 부호화 복호화처리 및 변복조처리를 DSP에 의해 실행하고, 통신 프로토콜처리를 CPU(범용 마이크로 프로세서)에 의해 실현하는 방법이 제안되어 있다(일본공업기술센터 세미나자료 ［GSM/시스템 단말 서비스의 최신정보］ 평성7년 5월 18일-19일:［GSM전화 단말용 디바이스의 개발동향］, pp. 118∼130, 일본필립스(주)).

도 2에 상기 공지예에 따라 발명자가 검토한 DSP와 CPU를 사용해서 구성한 이동통신단말의 예(상기 공지예 그대로는 아니다)를 도시한다. 이 이동통신단말은 유럽의 디지탈셀전화의 사양인 GSM(Global System for Mobile Communications )용의 것이다. 도 2의 이동통신단말은 DSP칩(223), DSP용 RAM(Random Access Memory)(200), DSP용 ROM(Read Only Memory)(201), CPU칩(227), 기저대용 AFE(202), 고주파 변복조기(210), 파워앰프(PA)(212), 안테나(213), 듀플렉서(Duplexer)(214), 저잡음앰프(LNA)(215), 마이크로폰(208), 증폭기AMP, 스피커(209), 구동회로DRI, 주파수 신시사이저(216), 시스템 타이밍회로(219), 전압제어 시스템클럭(221), 1/4분주회로(222), 음향기(Sounder)용 DA변환기(231), 음향기(230), 구동회로DRI, 전지감시용 AD변환기(232), 전지감시회로(233), 전지(234), CPU용 RAM(239), CPU용 ROM(238), LCD(액정구동장치 및 액정패널)(237), SIM (Subscriber Identity Module)(236), 키보드(235)로 구성되어 있다. 기저대용 AFE(202)에는 PA(Power Amp)용 DA변환기(203), I/Q용 AD/DA변환기(204), AGC(Auto Gain Control)용 DA변환기(205), 음성용AD/DA변환기(206), AFC(Auto Frequency Control)용 DA변환기(207)이 포함된다. DSP용 RAM(200), DSP용 ROM(201)은 DSP용 외부버스(240)을 거쳐서 DSP칩(223)에 접속되어 있다.

이하, 간단하게 본 단말의 기능과 동작을 설명한다.

음성송신시 마이크로폰(208)에서 입력된 음성은 증폭기AMP에 의해 증폭된 후, 음성용 AD변환기(206)에 의해 샘플링되어 디지탈데이타로 변환된다. 샘플링레이트는 8kHz, 비트정밀도는 13비트이다. 디지탈화된 데이타는 DSP칩(223)으로 보내지고 압축부호화, 통신로 부호화된 후 재차 AFE(202)의 I/Q용 DA변환기(204)로 보내진다. 여기에서, 아날로그 데이타로 변조, 변환되어 고주파 변복조기(210)에 입력된다. 그리고, RF주파수(∼800MHz)에 실려서 안테나(213)에서 발신된다. 듀플렉서(214)는 입력전파와 출력전파를 분리하는데 사용된다. 고주파 변복조에서 사용되는 고주파 사인파(217)은 고주파 신시사이저(216)에 의해 합성된다. 주파수 신시사이저(216)은 신호선(218)을 거쳐서 CPU칩(227)에 접속되어 있다. ROM(201)에는 DSP칩(223)에 의해 실행되는 프로그램이 내장되어 있고, RAM(200)은 DSP칩(223)의 작업용이다.

음성수신시 안테나(213)에 의해 수신된 데이타는 저잡음앰프(LNA)(215)를 거쳐서 고주파 변복조기(210)에 입력된다. 여기에서, 저주파의 기저대 아날로그신호로 변환되어 AFE(202)의 I/Q용 AD변환기(204)로 보내진다. 샘플링되어 디지탈 데이타로 변환된 데이타는 DSP칩(223)으로 보내지고 통신로 복호화, 압축복호화된다. 그후, 음성용 DA변환기(206)에 의해 아날로그 데이타로 변환되고 스피커(209)에서 출력된다.

사용자가 전화를 걸 때 키보드(235)와 LCD(237)을 사용한다. SIM(236)은 착탈가능한 사용자 ID모듈이고, 이것을 통신단말에 장착하는 것에 의해 단말을 그 사용자전용의 것으로 할 수 있다. ROM(238)에는 CPU칩(227)에 의해 실행되는 프로그램이 내장되어 있고, RAM(239)는 CPU칩(227)의 작업용이다. 전지(234)는 본 단말전체의 메인배터리이고, 전지감시회로(233), 전지감시용 AD변환기(232)를 통해서 CPU칩(227)이 그 잔량을 모니터한다. 전화가 걸려 왔을 때 CPU칩(227)은 음향기용 DA변환기(231)을 거쳐서 음향기(230)을 울린다.

본 단말의 기본클럭 13MHz는 전압제어 시스템클럭(221)에서 공급된다. 이 기본클럭으로 부터 시스템 타이밍회로(219)는 필요한 시스템 타이밍신호(241), (220)을 생성하여 단말내에 분배한다. 기본클럭은 또 DSP칩(223)과 CPU칩(227)에도 공급되고 있다. GSM에 있어서의 DSP의 처리에서는 20∼50MIPS(Mega Instructions Per Second)가 필요로 된다. 도 2에서는 DSP칩내에 탑재된 PLL(Phase Locked Loop)회로(225)를 사용해서 DSP칩이 기본클럭(13MHz)의 4배인 52MHz로 동작하고 있다. 한편, GSM에 있어서의 CPU처리는 1∼2MIPS라고 한다. 그래서, 도 2에서는 1/4분주회로(222)에 의해 기본클럭(13MHz)의 1/4인 3.25MHz를 생성하고 이 비율로 CPU를 동작시키고 있다.

단말의 기본클럭13MHz는 기지국의 마스터클럭 13MHz와 엄밀하게 주파수를 일치시킬 필요가 있다. 이것은 다음과 같이 해서 달성된다. 우선, 기지국에서 엄밀한 주파수정보를 수취한다. 그리고, DSP칩(223)은 이 정보에 따라서 AFC용 DA변환기(207)을 거쳐서 전압제어 시스템클럭(221)을 제어하여 주파수를 조정한다. 또, 기지국에서 단말의 전파출력의 지시가 오는 경우도 있다. 이 때는 DSP칩(223)이 PA용 DA변환기(203)을 구동하여 파워앰프(PA)(212)의 출력을 조정한다. 또, DSP칩(223)은 수신신호의 진폭정보에 따라서 AGC용 DA변환기(205)를 거쳐서 고주파 변복조기내의 이득을 조정한다.

DSP칩(223)과 CPU칩(227) 사이의 통신은 이하와 같이 실행된다. DSP칩(223)은 DSP용 호스트 인터페이스(HIF(Host InterFace))(224)를 거쳐서 CPU칩의 CPU외부버스(229)에 접속되어 있다. CPU칩(227)은 CPU외부버스 인터페이스(228) 및 CPU외부버스(229)를 거쳐서 이 DSP용 호스트 인터페이스(HIF)(224)에서 DSP칩(223)의 내부자원을 자유롭게 리드할 수 있다. DSP칩(223)이 CPU칩(227)로 연락을 하고자 할 때는 INT(INTerrupt)(226)신호를 사용한다.

그러나, 상기에 기술한 바와 같은 2개의 독립된 DSP와 CPU를 사용한 종래기술에서는 DSP용과 CPU용으로 2계통의 메모리시스템이 필요하였다. 상기 공지예에 있어서는 DSP용 메모리는 모두 온칩화되어 있다. 그러나, 이것은 GSM시스템이 도입되었을 뿐이고, 필요한 DSP용 메모리의 용량이 지금으로서는 적기 때문이다. 금후, 가입자수 증가에 따라서 하프레이트의 음성부호화기술이 본격 채용된 경우 단말은 풀레이트와 하프레이트의 양자에 대응할 필요가 있다. 이 때, 양쪽의 음성부호화 프로그램을 DSP에 실장할 필요가 있다. 또, GSM시스템에 있어서는 현상태의 풀레이트의 음질이 나쁘므로 엔한스트 풀레이트 음성부호화가 검토되고 있다. 이것이 현실화되면 3개의 음성부호화 프로그램을 실장하지 않으면 안된다. 또, 음성다이얼용 음성인식 프로그램 등의 부가가치를 위한 DSP프로그램도 통신단말의 차별화기술로서 실장될 가능성이 크다. 이와 같이, 금후 증가할것으로 예상되는 DSP프로그램을 모두 온칩화하는 것은 코스트적으로도 현실적이지 않다.

따라서, 장래적으로는 DSP용 외부 메모리는 불가피하다고 고려된다. 그러나, 이동통신단말에 있어서는 저코스트화, 저소비전력화, 소사이즈화의 세가지가 매우 중요하므로, 2계통의 외부 메모리를 사용하는 것은 큰 문제로 된다.

또, 데이타 입출력용의 주변장치도 DSP용과 CPU용으로 2계통이 필요하였다. 이 때문에, DSP와 CPU 사이의 여분의 통신오버헤드가 존재하고 있었다.

본 발명의 목적은 상기와 같은 문제점에 감안해서 이루어진 것으로서, DSP와 CPU의 메모리시스템과 주변회로를 통합화하여 저코스트, 저소비전력, 소사이즈의 이동통신단말 시스템을 실현하는 방법을 제안하는 것이다.

본 발명의 상기 및 그 밖의 목적과 신규인 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.

본 발명은 디지탈셀 휴대전화를 비롯한 이동통신 시스템용의 단말장치에 관한 것으로서, 특히 프로그램 가능한 마이크로 프로세서(이하, CPU라 한다)와 디지탈신호 처리장치(이하, DSP라 약칭한다) 등의 데이타 처리장치를 사용한 이동통신 기저대(baseband)시스템 실현방법에 관한 것이다.

도 1은 이동통신시스템의 기본구성도,

도 2는 DSP와 CPU를 사용한 GSM이동통신단말의 구성도,

도 3은 기밀결합된 DSP/CPU 통합칩의 구성도,

도 4는 DSP와 CPU를 단순히 하나의 칩으로 통합한 구성도,

도 5는 본 발명의 제1 실시예의 GSM이동통신단말의 구성도,

도 6은 본 발명의 제1 실시예에 있어서의 내부/외부메모리 접속구성도,

도 7은 본 발명의 제2 실시예의 캐시를 탑재한 DSP/CPU 통합칩 구성도,

도 8은 본 발명의 제3 실시예의 이동통신단말 응용에 있어서의 메모리할당의 기본형을 도시한 도면,

도 9는 본 발명의 제3 실시예의 이동통신단말 응용에 있어서의 메모리할당의 확장형을 도시한 도면,

도 10a, 도 10b는 본 발명의 제4 실시예의 버스트ROM을 직결한 경우의 DSP/CPU 통합칩과의 접속도 및 타이밍도,

도 11은 DSP/CPU 통합칩의 메모리맵의 1예를 도시한 도면,

도 12의 (a), (b), (c)는 본 발명의 제5 실시예의 DRAM을 직결한 경우의 DSP/CPU 통합칩과의 접속도 및 타이밍도,

도 13a, 도 13b는 본 발명의 제6 실시예에 있어서의 DSP/CPU 통합칩과 I/Q신호용 AD/DA변환기와의 접속도 및 타이밍도,

도 14는 본 발명의 제6 실시예의 직렬입출력회로의 구성도,

도 15a, 도 15b는 본 발명의 제7 실시예에 있어서의 DSP/CPU 통합칩과 I/Q신호용 AD/DA변환기와의 접속도 및 타이밍도,

도 16은 본 발명의 제7 실시예의 직렬입출력회로의 구성도,

도 17a, 도 17b는 본 발명의 제8 실시예에 있어서의 DSP/CPU 통합칩과 파워앰프 제어용 DA변환기와의 접속도 및 타이밍도,

도 18은 DSP와 CPU를 사용한 종래의 GSM이동통신단말에 있어서의 오버헤드를 도시한 도면,

도 19는 GSM이동통신시스템에 있어서의 파워앰프제어의 타이밍과 출력파형을 도시한 도면,

도 20의 (a), (b)는 본 발명의 제8 실시예의 파워앰프제어에 있어서의 오버헤드를 도시한 도면,

도 21은 본 발명의 제9 실시예의 통합ASIC 버스 인터페이스를 구비한 DSP/CPU 통합칩 구성도,

도 22는 DSP/CPU 통합칩내의 CPU의 구성을 도시한 도면,

도 23은 본 발명의 제10 실시예를 설명하는 C프로그램의 예를 도시한 도면,

도 24는 본 발명의 제10 실시예를 설명하는 어셈블러프로그램과 관련된 하드웨어를 도시한 도면.

발명의 개시

본원에 있어서 개시되는 발명 중 대표적인 것의 개요을 간단하게 설명하면 다음과 같다.

즉, 하나의 버스마스터로서 통합된 DSP/CPU코어, 통합된 외부버스 인터페이스 및 통합된 주변회로 인터페이스를 갖은 DSP/CPU 통합칩에 의해 이동통신단말 시스템을 실현한다.

또, DSP의 외부 메모리 액세스의 고속화를 위해 이동통신단말의 처리에 따른 내부메모리, 외부 메모리의 프로그램, 데이타배치를 실행한다.

또, DSP의 주변회로 액세스의 고속화를 위해 여러개의 샘플을 병렬로 전송하는 기능을 사용한다.

상기 이동통신단말에 사용하는 마이크로 프로세서의 프로그램생성에 있어서는 상기 DSP기능을 실현하는 디지탈신호 처리장치의 어드레스 레지스터가 상기 CPU기능을 실현하는 중앙처리장치의 레지스터의 서브세트에 맵핑되고, 상기 중앙처리장치의 레지스터의 서브세트로 독립변수(argument)를 보낸다.

또, 기지국과 데이타를 수수해서 무선통신을 실행하는 이동통신단말은 메모리에 저장된 프로그램을 실행하는 데이타 처리장치와 음성부호화처리를 실행하기 위한 프로그램을 저장하는 영역, 음성복호화처리를 실행하기 위한 프로그램을 저장하는 영역, 통신로 부호화처리를 실행하기 위한 프로그램을 저장하는 영역, 통신로 복호화처리를 실행하기 위한 프로그램을 저장하는 영역, 기지국과의 통신용 프로토콜제어를 실행하기 위한 프로그램을 저장하는 영역 및 사용자와의 인터페이스제어를 실행하기 위한 프로그램을 저장하는 영역을 갖는 메모리를 구비하고, 상기 메모리의 각 영역을 상기 데이타 처리장치의 어드레스공간에 배치한다.

상기 데이타 처리장치는 음성부호화처리, 음성복호화처리, 통신로 부호화처리 및 통신로 복호화처리를 실행하는 디지탈신호 처리장치와 기지국과의 통신용 프로토콜제어와 사용자와의 인터페이스제어를 실행하는 중앙처리장치를 구비하고, 1개의 반도체기판상에 형성하는 것이 바람직하다.

상기 디지탈신호 처리장치의 처리를 고속으로 하기 위해서 상기 음성부호화처리를 실행하기 위한 프로그램을 저장하는 영역, 음성복호화처리를 실행하기 위한 프로그램을 저장하는 영역, 통신로 부호화처리를 실행하기 위한 프로그램을 저장하는 영역 및 통신로 복호화처리를 실행하기 위한 프로그램을 저장하는 영역을 상기 데이타 처리장치에 내장되는 메모리에 저장하면 좋다.

고속처리가 요구되지 않는 프로그램에 대해서는 즉 기지국과의 통신용 프로토콜제어를 실행하기 위한 프로그램을 저장하는 영역과 사용자와의 인터페이스제어를 실행하기 위한 프로그램을 저장하는 영역을 상기 데이타 처리장치에 외부부착되는 메모리에 저장하면 좋다.

상기 데이타 처리장치는 또 아날로그 디지탈 변환회로 및 디지탈 아날로그 변환회로와 인터페이스하는 직렬입출력회로를 상기 중앙처리장치의 어드레스 공간내에 구비한다.

발명을 실시하기 위한 최량의 형태

［DSP/CPU 통합칩］

본 발명이 기본으로 하고 있는 기밀결합된 DSP/CPU 통합칩에 대해서 설명한다. 또한, 상세한 것에 대해서는 발명자들에 의한 선출원 일본국 특허출원 평성7-132906호에 기재되어 있다. 이 기밀결합된 DSP/CPU 통합칩의 예를 도 3에 도시한다. 동일도면에 도시된 점선으로 둘러싸인 DSP/CPU 통합칩(300)은 반도체 집적회로 제조기술에 의해 단결정실리콘과 같은 1개의 반도체기판상에 형성된다. 도 3에는 점선으로 둘러싸인 DSP/CPU 통합칩(300), 외부RAM(Random Access Memory)(326), 외부ROM(Read Only Memory)(327), 외부어드레스버스(EA)(325) 및 외부데이타버스(ED)(324)가 도시되어 있다.

DSP/CPU 통합칩(300)은 DSP/CPU 기밀결합 통합코어(305), 내부메모리X(304), 내부메모리Y(303), 통합버스 인터페이스(418), DMAC(Direct Memory Access Controller)(317), 통합주변버스 인터페이스(319), DSP주변회로(322) 및 CPU주변회로(323)으로 구성된다. 이들 구성요소는 3종류의 내부메모리용 어드레스버스(X어드레스버스(XA)(302), Y어드레스버스(YA)(301), I어드레스버스(IA)(314)), 3종류의 내부메모리용 데이타버스(X데이타버스(XD)(315), Y데이타버스(YD)(316), I데이타버스(ID)(313)), 통합주변 어드레스버스(PA)(320), 통합주변 데이타버스(PD)(321)을 거쳐서 접속되어 있다.

DSP/CPU 기밀결합 통합코어(305)는 CPU코어(307)과 DSP엔진(306)으로 이루어진다. CPU코어(307)에서는 명령디코더(308), ALU(산술논리연산기)(309) 및 레지스터(310)이 주된 구성요소이다. DSP엔진(306)에는 명령디코더는 없고 곱합기(311)을 비롯한 연산기와 레지스터(312)가 주된 구성요소로 된다.

CPU코어(307)은 내부메모리X(304), 내부메모리Y(303) 또는 외부RAM(326), 외부ROM(327) 중의 어느 하나에서 명령을 리드하고 명령디코더(308)에서 해독해서 실행한다. DSP엔진(306)은 CPU코어(307)로 부터의 지시에 따라서 동작한다. 즉, DSP의 명령을 실행할 때, CPU코어(307)과 DSP엔진(306)은 연동해서 병렬로 작동한다.

단, 여기에서 DSP라고 하는 것은 디지탈신호처리의 기본연산인 FIR필터(Finite Response Filter)을 1사이클/탭으로 실행할 수 있는 능력을 말한다. 일반적으로 이것을 위해서는 이하의 4개의 조건을 동시에 만족시킬 필요가 있다. 즉, ［1］곱합연산을 1사이클로 실행할 수 있고, ［2］2개의 데이타를 동시에 1사이클로 메모리에서 액세스할 수 있고, ［3］오버헤드가 없는 반복명령을 지지하고, ［4］모듈로 어드레싱모드를 지지하고 있을 필요가 있다. 이 DSP기능의 상세한 것은 공지의 정보로서 예를 들면, Motorola Inc. 1990년 발행［DSP 56116 Digital Signal Processor User's Manual］에 개진되어 있다. 상술한 4개의 조건에서 단순한 곱합기나 FPU(Floating Point Unit)는 여기에서 말하는 DSP엔진이라고는 할 수 없다.

또, 여기에서 CPU라고 하는 것은 C언어등의 고급언어로 기술된 프로그램을 효율좋게 컴파일하여 실행할 수 있는 아키텍쳐의 표준적 마이크로프로세서인 것이다. 예를 들면, 히다치세사쿠쇼(주) 평성6년 3월 발행 제3판 ［히다치 싱글칩RISC 마이컴 SH7032, SH7034 하드웨어 매뉴얼］에 그의 상세한 것이 개진되어 있다.

이상, 기술한 바와 같이 도 3의 DSP/CPU 기밀결합 통합코어(305)는 C언어 등의 고급언어로 기술된 프로그램을 효율좋게 컴파일하여 실행할 수 있는 표준적 CPU기능을 갖고 또한 FIR필터를 1사이클/탭으로 실행할 수 있는 DSP기능을 갖고 또한 단일의 명령흐름에 의해 제어되는 점이 특징이다. 또, 이 DSP/CPU 기밀결합 통합코어(305)는 명령디코더 및 제어계를 1계통밖에 갖지 않으므로, 버스마스터로서 보았을 때 하나로 통합화되어 있다. 즉, 버스에 연결되는 주변회로 및 메모리는 DSP기능과 CPU기능에 의해 공유해서 통합화되어 있다. 또, DSP기능을 실행하는 프로그램과 CPU기능을 실행하는 프로그램의 양쪽이 CPU코어(307)의 어드레스공간에 배치되어 있다. 도 3에는 통합주변버스 인터페이스(319)를 거쳐서 DSP주변회로(322)와 CPU주변회로(323)이 통합되어 있는 상태를 도시하고 있다. DSP주변회로(322)의 예로서는 직렬입출력회로 등이 있다. CPU주변회로(323)의 예로서는 병렬입출력회로, 직렬입출력회로, 타이머, AD변환회로 등이 있다. DSP주변회로(322)와 CPU주변회로(323)이 통합되어 있으므로 즉 공통의 어드레스공간에 있으므로, DSP기능과 CPU기능 양쪽에서 DSP주변회로(322)와 CPU주변회로(323)을 사용할 수 있다. 또, 도 3에는 통합 외부버스 인터페이스를 거쳐서 외부RAM(326), 외부ROM(327)이 DSP기능과 CPU기능에 의해 공유되는 상태도 도시하고 있다.

［독립된 DSP와 CPU칩］

다음에, 비교를 위해 종래의 2개의 독립된 DSP와 CPU를 사용한 경우의 예를 도 4에 도시한다. 도 4는 종래기술에 기재된 공지예에 따라서 발명자가 작성한 것으로서 공지예 그대로는 아니다. 도 4는 점선으로 둘러싸인 DSP칩(400), 점선으로 둘러싸인 CPU칩(413), CPU외부RAM(430) 및 CPU외부ROM(431)로 이루어진다. DSP칩과 CPU칩을 단순히 1개의 칩으로 통합한 경우 점선으로 둘러싸인 2개의 영역이 1개의 집적회로로 되는 것이다.

CPU칩(413)은 CPU코어(414), 내부메모리(418), CPU주변버스 인터페이스(421), CPU외부버스 인터페이스(422), DMAC(423), CPU주변회로(426), (427)로 구성된다.

이들 구성요소는 내부어드레스버스(IA)(419), 내부데이타버스(ID)(420), CPU주변 어드레스버스(PA)(424), CPU주변 데이타버스(PD)(425)를 거쳐서 접속되어 있다. CPU코어는 명령디코더(415), ALU(416) 및 레지스터(417)를 주된 구성요소로 하고, 내부메모리(418), CPU외부RAM(430) 또는 CPU외부ROM(431) 중의 어느하나에서 명령을 리드하고 명령디코더에서 해독해서 실행한다. CPU외부버스 인터페이스(422)와 CPU외부RAM(430) 및 CPU외부ROM(431)은 외부어드레스버스(EA) (428) 및 외부데이타버스(ED)(429)를 거쳐서 접속된다. DSP칩(400)은 DSP코어(403), DSP내부메모리X(404), DSP내부메모리Y(405), DSP주변회로(406), CPU/DSP 인터페이스(410), Y어드레스버스(YA)(401), X어드레스버스(XA)(402), X데이타버스(XD)(411) 및 Y데이타버스(YD)(412)로 이루어진다. DSP코어(403)은 명령디코더(407), 곱합기(408)을 비롯한 연산기 및 레지스터(409)로 이루어진다. DSP코어(403)은 DSP내부메모리X(404) 또는 DSP내부메모리Y(405)중의 어느 하나에서 DSP전용명령을 리드하고 명령디코더(407)에서 해독해서 실행한다. 또한, 도 4에는 도시되어 있지 않지만, DSP에 전용외부메모리가 있는 경우 여기에서 DSP전용명령을 리드하고 명령디코더(407)에서 해독해서 실행하는 것도 있다. 도 4에서는 CPU/DSP 인터페이스(410)에는 내부어드레스버스(IA)(419)와 내부데이타버스(ID) (420)이 접속되어 있지만, CPU칩(413)과 DSP칩(400)이 별개의 칩으로 구성되는 경우에는 CPU/DSP 인터페이스(410)은 외부어드레스버스(EA)(428)과 외부데이타버스(ED)(429)가 접속된다.

이와 같이 DSP칩과 CPU칩을 단순히 1개의 칩으로 통합한 경우 각각의 메모리공간, 주변회로는 모두 독립된 것으로 되어 버려 서로 액세스할 수 없다.

이상, 본 발명이 기본으로 하고 있는 기밀결합된 DSP/CPU 통합칩의 특징을 설명하였다. 계속해서 이 기밀결합된 DSP/CPU 통합칩을 사용해서 실현된 이동통신단말의 특징을 실시예를 사용해서 설명한다.

［제1 실시예: GSM단말］

우선, 본 발명의 제1 실시예를 도 5, 도 2 및 도 6을 사용해서 설명한다. 도 5는 기밀결합된 DSP/CPU 통합칩을 사용해서 실현한 GSM단말의 예를 도시한 도면이다. 도 5는 앞에서 상세하게 설명한 도 2와 기본적으로 동일한 구성이다. 도 2의 GSM단말에서 사용되고 있던 2개의 독립된 DSP칩(223)과 CPU칩(227)을 1개의 기밀결합된 DSP/CPU 통합칩으로 치환한 것이다. 도 5는 DSP/CPU 통합칩(500), 통합AFE(501), 전지(510), 전지감시회로(509), 음향기(511), 고주파 변복조회로(513), PA(파워앰프)(514), 안테나(515), 듀플렉서(516), LNA(저잡음앰프)(517), 마이크로폰(518), 스피커(519), 주파수신시사이저(533), 시스템 타이밍회로(520), 전압제어시스템 클럭(523) 및 통합화 외부버스(526)에 접속된 통합화모듈(527)∼(531)로 구성되어 있다.

통합화모듈은 DSP/CPU 공용외부RAM(527), DSP/CPU 공용외부ROM(528), LCD(529), SIM(530) 및 키보드(531)로 이루어진다. DSP/CPU 통합칩(500)은 도 3의 DSP/CPU 통합칩(300)과 동일하다. 통합AFE(501)에는 전지감시용 AD변환기(502), 음향기용 DA변환기(503), PA용 DA변환기(504), IQ용 AD/DA변환기(505), 음성용 AD/DA변환기(506), AFC용 DA변환기(507)이 포함된다.

전지(510), 전지감시회로(509), 음향기(511), 구동회로DRI, 고주파 변복조회로(513), PA(파워앰프)(514), 안테나(515), 듀플렉서(516), LNA(저잡음앰프)(517), 마이크로폰(518), 증폭기AMP, 구동회로DRI, 스피커(519), 고주파 사인파(532), 주파수 신시사이저(533), 시스템 타이밍회로(520), 시스템 타이밍신호(521), (541), 신호선(522), 전압제어시스템클럭(523), 전지감시용 AD변환기(502), 음향기용 DA변환기(503), PA용 DA변환기(504), IQ용 AD/DA변환기(505), AGC용 DA변환기(506), 음성용 AD/DA변환기(507), AFC용 DA변환기(508), LCD(529), SIM(530) 및 키보드(531)은 각각 도 2의 전지(234), 전지감시회로(233), 음향기(230), 구동회로DRI, 고주파 변복조회로(210), PA(파워앰프)(212), 안테나(213), 듀플렉서(214), LNA(저잡음앰프)(215), 마이크로폰(208), 증폭기AMP, 구동회로DRI, 스피커(209), 주파수신시사이저(216), 시스템 타이밍회로(219), 시스템타이밍신호(220), (241), 신호선(218), 전압제어시스템클럭(221), 전지감시용 AD변환기(232), 음향기용 DA변환기(231), PA용 DA변환기(203), IQ용 AD/DA변환기(204), AGC용 DA변환기(205), 음성용 AD/DA변환기(206), AFC용 DA변환기(207), LCD(237), SIM(236) 및 키보드(235)에 상당하고, 기능 및 동작은 마찬가지이다. 따라서, 상술한 도 2의 기능 및 동작과 마찬가지이므로, 도 5의 기능 및 동작의 설명은 생략한다. 통합외부버스(526)에는 외부RAM(527) 및 외부ROM(528)이 접속되어 있고 CPU기능 및 DSP기능의 양자를 액세스할 수 있도록 되어 있다.

또, 도 6에 DSP/CPU 통합칩과 내부메모리와 외부메모리의 관계를 상세하게 도시한다. 도 6에서는 DSP/CPU 통합칩(600), 외부ROM(611) 및 외부RAM(612)가 외부어드레스버스(609)와 외부데이타버스(610)을 거쳐서 접속되어 있다. 또, DSP/CPU 통합칩(600)의 내부에서 DSP/CPU 기밀결합코어(601), 내부ROM(602), 내부RAM(603) 및 통합외부버스 인터페이스(606)이 내부데이타버스(604)와 내부어드레스버스를 거쳐서 접속되어 있는 상태가 도시되어 있다. DSP/CPU 기밀결합코어(601)은 하나의 버스마스터로서 통합되어 있으므로, DSP기능과 CPU기능의 양자가 내부ROM(602), 내부RAM(603), 외부ROM(611) 및 외부RAM(612)중의 어느것이라도 임의로 액세스할 수 있는 것이 본 구성의 큰 특징으로 된다. 이 구성때문에 특히 귀중한 내부메모리를 낭비없이 유효하게 이용할 수 있다.

또한, DSP/CPU 통합칩(600)은 도 3의 DSP/CPU 통합칩(300) 및 도 5의 DSP/CPU 통합칩(500)과 동일하지만, 설명과 관계없는 것은 생략되어 있다. 따라서, DSP/CPU 기밀결합코어(601)은 DSP/CPU 기밀결합코어(305)에, 내부버스(604)는 내부메모리용 데이타버스ID(313)에, 내부버스(605)는 내부메모리용 어드레스버스(605)에, 통합외부버스 인터페이스(606)은 통합외부버스 인터페이스(318)에 상당한다. 단, 내부ROM(602)와 내부RAM(603)은 내부메모리X(304) 및 내부메모리Y(303)의 ROM부 및 RAM부에 각각 대응한다.

외부어드레스버스(609)는 외부어드레스버스(EA)(325)에, 외부데이타버스(610)은 외부데이타버스(ED)(324)에, 외부ROM(611)은 외부ROM(327) 및 외부ROM(528)에, 외부RAM(612)는 외부RAM(326) 및 외부RAM(527)에 상당한다. 또, 외부버스(526)은 외부어드레스버스(609) 및 외부데이타버스(610)의 양쪽을 포함하는 것이다.

이상, 도 5와 도 6에서 도시한 바와 같이 본 발명의 제1 실시예에서는 외부RAM/ROM이 DSP와 CPU에 의해 완전하게 공유화되어 있으므로, 종래예의 도 2에 존재한 DSP전용의 외부버스(240), 외부RAM(200) 및 외부ROM(201)이 불필요하게 되어 있다. 또, DSP칩(223)과 CPU칩(227) 사이의 신호HIF(224) 및 INT(226)이 불필요하게 되어 있다. 즉, 통합화에 의해 버스, 신호선 및 메모리칩의 개수를 저감할 수 있으므로 이동통신단말에 있어서 저코스트, 저소비전력, 소사이즈를 실현할 수 있다.

［제2 실시예: 캐시메모리의 내장］

다음에 본 발명의 제2 실시예를 도 5, 도 7 및 도 6을 사용해서 설명한다. 제2 실시예는 제1 실시예의 DSP/CPU 통합칩의 내부RAM을 캐시메모리로 치환하고 외부메모리액세스의 고속화를 도모한 것이다.

종래의 독립된 DSP칩에서는 직결할 수 있는 외부메모리는 SRAM(Static RAM)이나 ROM에 한정되어 있었다. DRAM이나 고속액세스모드를 갖는 RAM/ROM은 직결할 수 없었다. 또, 액세스할 수 있는 데이타사이즈도 16비트로 한정되고, 바이트(8비트)액세스나 롱워드(32비트)액세스는 할 수 없었다. 이것은 이동통신단말에서 사용되는 DSP칩에서는 명령길이도 데이타길이도 16비트에 고정되어 있기 때문이다. 또, 이것은 DSP가 적용되는 음성부호화, 통신로 부호화 및 변복조처리에서는 명령길이도 데이타길이도 16비트로 충분하기 때문이다. 액세스할 수 있는 데이타사이즈를 16비트로 한정했기 때문에 외부메모리액세스의 제어가 간단하게 되고 충분히 고속인 메모리를 사용하면 외부액세스를 1사이클로 실현할 수도 있었다.

한편, 종래의 독립된 CPU칩 중에는 DRAM이나 고속액세스모드를 가진 RAM/ROM을 비롯한 여러가지 외부메모리를 직결할 수 있는 것이 있다. 예를 들면, 히다치세사쿠쇼(주) 평성 6년 3월 발행 제3판 ［히다치 싱글칩RISC마이컴 SH7032, SH7034 하드웨어 매뉴얼］에 기재되어 있다. 또, 이렇게 한 CPU칩에서는 바이트(8비트) 액세스, 쇼트워드(16비트)액세스 및 롱워드(32비트) 액세스 모두를 지지하는 것이 상식이다. 이것은 C언어등의 고급언어로 라이트된 프로그램을 효율 좋게 실행하기 위해 불가결하기 때문이다. 그러나, 그 반면 외부메모리액세스의 제어가 복잡하게 되어 외부액세스에는 최저라도 3사이클 이상 소요되게 된다.

이상, 기술한 바와 같이 종래의 DSP칩과 CPU칩은 각각의 응용에 적합한 다른 외부메모리 인터페이스를 지지하고 있었다. 본 발명과 같이 DSP기능과 CPU기능을 통합한 경우 종래의 CPU타입의 외부메모리 인터페이스를 사용하는 것이 바람직하다. 그러나, DSP기능에 있어서 외부액세스가 느려진다는 문제가 발생한다.

그래서, 제2 실시예에서는 제1 실시예의 DSP/CPU 통합칩의 내부RAM을 캐시메모리로 치환하여 외부메모리액세스의 고속화를 도모한다. 도 7에 도 6의 내부RAM을 캐시메모리로 치환한 경우의 DSP/CPU 통합칩과 캐시(내부메모리)와 외부메모리의 관계를 상세하게 도시한다.

도 7에서는 DSP/CPU 통합칩(700), 외부ROM(713) 및 외부RAM(714)가 외부어드레스버스(711)과 외부데이타버스(712)를 거쳐서 접속되어 있다. 또, DSP/CPU통합칩(700)의 내부에서 DSP/CPU 기밀결합코어(701), 내부ROM(702), 캐시(내부RAM)(704), DMAC(705) 및 통합외부버스 인터페이스(708)이 내부데이타버스(706)과 내부 어드레스버스(707)을 거쳐서 접속되어 있는 상태가 도시되어 있다. 도 6의 내부RAM(704) 대신에 캐시(내부RAM)(704)와 캐시 컨트롤러(703)이 DSP/CPU 통합칩에 내장되어 있는 것 이외에는 도 6과 동일하다. 또한, 도 7에서는 DMAC(705)가 도시되어 있지만, 도 6에서는 DMAC가 도시되어 있지 않다. 이것은 도 6에서는 설명상 필요하지 않았기 때문에 생략되어 있을 뿐 도 3에 DMAC(317)이 도시되어 있는 바와 같이 DSP/CPU 통합칩에는 DMAC가 내장되어 있다. 단, 캐시 컨트롤러(703)과 DMAC(705)의 접속관계는 도 7에만 적용된다.

DSP/CPU 기밀결합코어(701)이 캐시기능에 의해 지지되고 있는 어드레스를 액세스하면 다음과 같이 된다. 우선, 캐시(704)가 그 어드레스의 데이타가 캐시(704)내에 있는지 체크하고, 만일 있으면 캐시(704)내의 그 데이타가 액세스된다. 만일 없으면, 캐시(704)가 캐시컨트롤러(703)에 통지하고 캐시컨트롤러(703)이 DMAC(705)를 기동시켜 외부메모리(713), (714)에서 그 어드레스를 포함한 근방의 데이타 여러개(500B∼1kB정도의 경우가 많다)를 캐시(704)내로 리드하고 DSP/CPU 기밀결합코어(701)로 공급된다.

프로그램이나 데이타의 참조에는 국소성이 있다. 즉, 임의의 어드레스가 참조되었을 때 다음에 그 근방의 어드레스가 참조될 가능성이 매우 크다. 따라서, 상술한 캐시를 사용한 메카니즘을 사용하면 외부 메모리(713), (714)를 평균적으로 내부메모리와 동일한 비율로 액세스할 수 있다. 이와 같은 캐시는 예를 들면 히다치세사쿠쇼(주) 평성6년 9월 발행 제1판 ［Supper RISC engine SH7604하드웨어 매뉴얼］에 개진되어 있다. 단, 상기 매뉴얼에 기재되는 마이크로프로세서 등의 캐시메모리는 캐시메모리내에 해당하는 데이타가 없는 경우(미스히트인 경우)에 외부메모리에서 리드하는 데이타량은 캐시메모리의 1라인사이즈로 16B(바이트) 등으로 작다.

이와 같이 DSP/CPU 통합칩의 내부RAM을 캐시메모리로 치환하는 것에 의해 DSP기능에 있어서 외부액세스가 느려진다는 문제를 해결할 수 있다.

［제3 실시예: 프로그램의 배치］

다음에 본 발명의 제3 실시예를 도 5, 도 6, 도 8 및 도 9를 사용해서 설명한다. 제3 실시예에서는 DSP기능에 있어서 외부액세스가 느려진다는 문제점을 메모리의 할당을 고려하는 것에 의해 해결한 것이다.

도 6은 도 5의 이동통신단말 중의 DSP/CPU 통합칩과 내부메모리와 외부메모리의 관계를 상세하게 도시한 도면이다. 이미 도 6을 사용해서 설명한 바와 같이 DSP/CPU 기밀결합코어(601)은 1개의 버스마스터로서 통합되어 있으므로, DSP기능과 CPU기능 양자는 내부ROM(602), 내부RAM(603), 외부ROM(611) 및 외부RAM(612)의 어느 것이라도 임의로 액세스할 수 있다. 즉, 내부메모리도 외부메모리도 DSP용 또는 CPU용이라는 구별이 전혀 없이 완전하게 공유 자원으로 되어 있다.

그러나, 이동통신단말로의 적용을 고려한 경우 사용시 내부메모리와 외부메모리의 의식적인 구분이 중요하게 된다. 도 8에 이와 같은 구분의 1예를 도시한다. 도 8에는 DSP/CPU 통합칩(800), 내부ROM(801), 내부RAM(802), 외부ROM(803) 및 외부RAM(804)가 도시되어 있다. 이들은 도 6의 DSP/CPU 통합칩(600), 내부ROM(602), 내부RAM(603), 외부ROM(611) 및 외부RAM(612)에 대응한다. 도 8의 메모리배치에서는 음성부호화/복호화, 통신로 부호화 복호화 그리고 변복조 등의 DSP기능을 사용한 프로그램과 고정데이타를 내부ROM(801)에, 시스템제어, 통신프로토콜, 사용자 인터페이스라는 CPU기능을 사용한 프로그램과 그 프로그램용의 고정데이타를 외부ROM(803)에 배치하고 있다.

이와 같은 프로그램배치를 취하는 것에 의해 DSP기능은 외부메모리를 액세스할 필요가 없어져 문제를 극복할 수 있다.

그러나, DSP기능을 사용한 프로그램과 고정데이타를 내부ROM(801)에 저장할 수 없을 정도로 큰 경우도 고려된다. 이렇게 한 경우에는 도 9에 도시한 메모리할당이 유효하다. 도 9에는 DSP/CPU 통합칩(900), 내부ROM(901), 내부RAM(902), 외부ROM(903) 및 외부RAM(904)가 도시되어 있다. 이들은 도 6의 DSP/CPU 통합칩(600), 내부ROM(602), 내부RAM(603), 외부ROM(611) 및 외부RAM(612)에 대응한다. 도 9의 메모리배치는 기본적으로는 도 8의 할당과 동일하다. 다른 점은 도 9에서는 음성부호화/복호화, 통신로 부호화 복호화 그리고 변복조 등의 DSP기능을 사용한 프로그램과 고정데이타 중 고속액세스를 필요로 하지 않는 부분을 외부ROM(903)에 배치하고 있는 점이다.

예를 들면, 음성부호화에 있어서 10KB정도의 큰 부호표를 검색한다. 이 때, 부호표에서 부호를 하나씩 리드해서 처리하고 있지만, 1부호당 수백사이클 걸리는 경우도 있다. 따라서, 이 10KB정도의 큰 부호표를 외부메모리에 배치하고 액세스에 수사이클이 필요하더라도 수%의 오버헤드에 지나지 않는다. 또, 음성부호화/복호화, 통신로 부호화 복호화 그리고 변복조 등의 DSP기능을 사용한 프로그램이라도 모두가 곱합연산은 아니고 하우스키핑처리라고 불리는 CPU에 가까운 기능을 사용한 프로그램도 포함되어 있다. 이와 같은 처리의 부분은 일반적으로 처리량이 적고 프로그램사이즈가 크다. 이와 같은 프로그램부분을 외부ROM(903)에 배치하면 좋다.

도 9에 도시한 바와 같이 DSP기능을 사용한 프로그램과 고정데이타 중 고속액세스를 필요로 하지 않는 부분을 외부ROM에 배치하는 것에 의해 DSP기능에 있어서 외부메모리액세스가 느려진다는 문제점을 해결할 수 있다.

［제4 실시예: 고속액세스모드 메모리 인터페이스］

다음에 본 발명의 제4 실시예를 도 5, 도 10a, 도 10b 및 도 11을 사용해서 설명한다. 제4 실시예는 제1, 제2 실시예의 DSP/CPU 통합칩의 외부메모리로서 종래 DSP에는 사용되지 않았던 고속액세스모드를 지지하고 있는 메모리를 직결한 예이다.

고속액세스모드를 지지하고 있는 메모리라고 해도 많이 있기 때문에 여기에서는 설명을 구체적으로 하기 위해서 버스트ROM을 직결한 예를 고려한다. 그러나, 본 발명은 버스트ROM에 한정되는 것은 아니고 모든 고속액세스모드를 지지하고 있는 메모리(동기DRAM, 동기SRAM 등)를 포함한다. 또, 도 10a에서는 외부어드레스 20비트, 외부데이타 8비트로 하고 있지만 이것도 설명을 구체화하기 위함이고, 본 발명은 모든 외부어드레스의 비트폭과 모든 외부데이타의 비트폭에 적용된다.

도 10a는 도 5의 이동통신단말 중의 DSP/CPU 통합칩과 외부버스트ROM을 접속한 경우를 상세하게 도시한 도면이다. 도 10a에서는 DSP/CPU 통합칩(1000)과 외부버스트ROM(1009)가 통합외부 어드레스버스(1007), 데이타버스(1008)을 거쳐서 직결되어 있다. 이들은 도 6의 DSP/CPU 통합칩(600), 외부ROM(611), 외부어드레스버스(609) 및 데이타버스(610)에 상당한다. DSP/CPU 통합칩(1000)의 내부에서 DSP/CPU 기밀결합코어(1001), 내부ROM(1002), 내부RAM(1003) 및 통합외부버스 인터페이스(1006)이 내부데이타버스(1004)와 내부어드레스버스(1005)를 거쳐서 접속되어 있는 상태가 도시되어 있다. 이들은 도 6의 DSP/CPU 기밀결합코어(601), 내부ROM(602), 내부RAM(603), 통합외부버스 인터페이스(606), 내부데이타버스(604) 및 내부어드레스버스(605)에 상당한다. DSP/CPU 통합칩(1000)에서 외부버스트ROM(1009)를 제어하는 신호에는 칩선택신호(/CS2)(1010)과 리드신호(/RD)(1011)이 있다. 이들 신호는 버스트ROM(1009)의 칩인에이블단자(/CE)와 아웃풋 인에이블단자(/OE)에 입력된다. 또, 도 10b에는 DSP/CPU 통합칩(1000)과 외부버스트ROM(1009) 사이의 신호의 타이밍도가 도시되어 있다.

도 11에 DSP/CPU 통합칩의 메모리맵(1100)의 1예를 도시한다. 이 메모리맵(1100)에서는 칩선택(/CS2)의 공간에 버스트ROM을 직결할 수 있다. 즉, 도 10a의 DSP/CPU 기밀결합코어(1001)이 이 칩선택(/CS2)의 공간을 액세스하면, 칩선택(/CS2)(1010)이 액티브로우(active low)로 되고, 리드신호(/RD)(1011)이 타이밍도로 도시한 동작을 실행한다.

버스트ROM에서는 연속하는 4개의 데이타를 액세스하는 경우, 최초의 제1 데이타의 액세스에 약간의 오버헤드가 있지만, 나머지 3개의 데이타는 고속으로 액세스할 수 있다. 이 상태를 도 10b를 사용해서 설명한다. 칩선택신호(/CS2)(1010)이 로우로 되고 버스트ROM(1009)가 활성으로 된 후 어드레스의 상위비트A2∼A19(하위 2비트를 제외한다)를 사용해서 연속하는 4개의 데이타가 버스트ROM내부에서 한번에 액세스된다. 그 후, 어드레스의 하위 2비트A0, A1을 사용해서 액세스된 4개의 데이타를 순번으로 버스트ROM 외부로 리드하는 것이다. 리드된 데이타는 리드신호(/RD)(1011)의 상승에지에서 DSP/CPU 통합칩(1000)에 입력된다.

도 10b의 예에서는 최초의 데이타의 리드에 6사이클이 소요되고 있다. 이것은 상술한 연속되는 4개의 데이타를 버스트ROM내부에서 한번에 액세스하는 시간을 포함하고 있기 때문이다. 그러나, 계속되는 3개의 데이타는 1사이클에서 리드되고 있다. 따라서, 실행적인 액세스사이클은 (6+1*3)/4=2.25사이클로 된다. 따라서, 통상의 외부ROM에서 3사이클이 소요되는 경우보다 25% 고속으로 된다.

이와 같은 고속액세스모드를 지지하고 있는 메모리를 직결하는 것에 의해 DSP기능에 있어서 외부메모리액세스가 느려진다는 문제점을 해결할 수도 있다. 또, 이 제4 실시예와 캐시메모리를 사용한 제2 실시예를 조합하면 캐시메모리가 히트되지 않은 경우의 오버헤드를 삭감할 수 있다.

［제5 실시예: DRAM인터페이스］

다음에, 본 발명의 제5 실시예를 도 5, 도 12의 (a), 도 12의 (b), 도 12의 (c) 및 도 11을 사용해서 설명한다. 제5 실시예는 제1, 제2 실시예의 DSP/CPU 통합칩의 외부메모리로서 종래 DSP에는 사용되지 않았던 DRAM을 직결한 예이다.

도 12의 (a)는 외부RAM의 하나로서 DRAM(Dynamic RAM)을 직결하고 이동통신단말에 새로운 부가가치를 추가하는 예를 도시한 도면이다. 도 12의 (a)는 도 5의 이동통신단말중에서 DSP/CPU 통합칩과 외부DRAM을 접속한 경우를 상세하게 도시한 도면이다. 도 12의 (a)에서는 DSP/CPU 통합칩(1200)과 외부DRAM(1209)가 통합외부어드레스버스(1207), 데이타버스(1208)을 거쳐서 직결되어 있다. 이들은 도 6의 DSP/CPU 통합칩(600), 외부RAM(612), 외부어드레스버스(609) 및 데이타버스(610)에 상당한다. DSP/CPU 통합칩(1200)의 내부에서 DSP/CPU 기밀결합코어(1201), 내부ROM(1202), 내부RAM(1203) 및 통합외부버스 인터페이스(1206)이 내부데이타버스(1204)와 내부어드레스버스(1205)를 거쳐서 접속되어 있는 상태가 도시되어 있다. 이들은 도 6의 DSP/CPU 기밀결합코어(601), 내부ROM(602), 내부RAM(603), 통합외부버스 인터페이스(606), 내부데이타버스(604) 및 내부어드레스버스(605)에 상당한다. DSP/CPU 통합칩(1200)에서 외부DRAM(1209)를 제어하는 신호에는 행어드레스 선택신호(/RAS)(1210), 열어드레스 선택신호(/CAS)(1211)과 라이트신호(/WR)(1212)가 있다. 이들 신호는 외부DRAM(1209)의 대응하는 단자에 입력된다. 또, 도 12의 (b), 도 12의 (c)에는 DSP/CPU 통합칩(1200)과 외부DRAM(1209) 사이의 신호의 타이밍도가 도시되어 있다.

도 11에 DSP/CPU 통합칩의 메모리맵(1100)의 1예를 도시한다. 이 메모리맵(1100)에서는 칩선택(/CS3)의 공간에 DRAM을 직결할 수 있다. 즉, 도 12의 (a)의 DSP/CPU 기밀결합코어(1201)이 이 칩선택(/CS3)의 공간을 액세스하면 행어드레스 선택신호(/RAS)(1210), 열어드레스 선택신호(/CAS)(1211)과 라이트신호(/WR)(1212)가 도 12의 (b), 도 12의 (c)의 타이밍도로 도시한 동작을 실행한다.

본 발명에 있어서는 이와 같이 직결된 대용량의 DRAM을 DSP기능에 의해 직접 액세스할 수 있다. 도 5에 도시한 이동통신단말에서는 자동응답전화기능과 같은 부가가치의 추가를 용이하게 실행할 수 있다. 이동통신단말에서는 통신되는 음성데이타는 4k비트/sec∼13k비트/sec로 압축되어 있으므로 도 12의 (a)에 도시한 바와 같이 예를 들면 4M비트의 DRAM칩을 1개 사용한 경우 5분∼17분의 음성을 저장할 수 있다.

［제6 실시예: 주변회로의 데이타전송의 고속화］

다음에, 본 발명의 제6 실시예를 도 5, 도 13a, 도 13b 및 도 14를 사용해서 설명한다. 제6 실시예는 제1 실시예의 통합주변회로의 데이타전송의 고속화를 도모한 것이다.

종래의 독립된 DSP칩에서는 주변회로는 수도 종류도 적고 내부데이타버스에 직결되어 데이타의 고속전송이 가능하였다. 한편, 종래의 독립된 CPU칩에서는 주변회로는 수도 많고 종류도 다양하였다. 그러나, 그반면 주변회로 인터페이스를 거칠 필요가 있으므로 데이타전송률은 낮았다.

본 발명의 DSP/CPU 통합칩에서는 DSP기능용의 주변회로가 CPU기능의 주변회로와 통합주변회로 인터페이스를 거쳐서 연속되어 있다. 그 때문에, DSP기능용의 주변회로의 데이타전송이 느려지는 경우가 있었다.

그래서, 도 6의 실시예에서는 여러개의 샘플을 병렬로 전송하는 것에 의해 제1 실시예의 통합주변회로의 고속데이타 전송화를 도모한다.

도 13은 도 5의 이동통신단말 중에서 DSP/CPU 통합칩(1300)과 통합기저대AFE(1313)의 접속을 상세하게 도시한 도면이다. 이들은 도 5의 DSP/CPU 통합칩(500)과 통합AFE(501)에 대응한다. 도 13a에는 특히 고주파 변복조기와의 수수에 관한 데이타전송의 부분만을 도시하고 있다.

DSP/CPU 통합칩(1300)내에서는 직렬입출력회로(SIO1)(1301), 직렬입출력회로(SIO2)(1302) 및 통합주변버스(1303)이 관계된다. 이들은 도 3의 DSP주변회로(322) 및 통합주변 어드레스버스(PA)(320)과 통합주변데이타버스(PD)(321)에 대응한다. 도 13a에서는 직렬입출력회로(SIO1)(1301)은 입출력 모두에 사용되고 있지만 직렬입출력회로(SIO2)(1302)는 입력기능만 사용되고 있다. 즉, DSP/CPU 통합칩(1300)은 통합기저대AFE(1313)에 대해서 1출력 2입력이라는 구성으로 되어 있다.

통합기저대AFE(1313)에서는 직렬인터페이스(1319), GMSK(Gaussian Minimum Sift Keying) 변조기(1316), I신호용 DA변환기(1318), Q신호용 DA변환기(1317), I신호용 AD변환기(1315), Q신호용 AD 변환기(1314)가 본 실시예에 관련된 요소이다. 고주파 변복조기와 통합기저대AFE(1313)은 아날로그신호인 I신호와 Q신호로 수수한다.

DSP/CPU 통합칩(1300)과 통합기저대AFE(1313)은 신호선TXD1(1304), STS1(1305), STCK1(1311), RXD1(1306), SRS1(1310), SRCK1(1311), RDX2(1309), SRS2(1308) 및 SRCK2(1311)을 거쳐서 접속되어 있다. 이들 신호선의 타이밍도를 도 13b에 도시하고 있다. 또, 도 13a의 신호선(1311)과 신호선(1312)의 신호는 도 5의 시스템 타이밍회로(520)에서 공급된다. 신호선(1312)는 직렬인터페이스(1319)를 제어하는데 사용된다. 신호선(1311)은 데이타전송용의 기본클럭이고, DSP/CPU 통합칩(1300)과 통합기저대AFE(1313)의 양자로 공급되고 있다.

다음에, 전송을 상세하게 설명한다. 우선, DSP/CPU 통합칩(1300)에서 통합기저대AFE(1313)으로 데이타를 전송하는 경우를 고려한다. 이때, 사용되는 신호선은 TXD1(1304), STS1(1305) 및 STCK1(1311)의 3개이다. STCK1(1311)은 상술한 바와 같이 도 5의 시스템타이밍회로(520)에서 공급되는 데이타전송용의 기본클럭이다. 여기에서는 16비트의 디지탈데이타를 이 기본클럭과 동기해서 1비트씩 전송하고 있다. 물론, 임의의 비트폭의 데이타를 동일한 도식으로 전송할 수 있다. TXD1(1304)는 송신용의 1비트데이타버스이다. STS1(1305)는 프레임 동기신호선이고, 이 신호가 펄스로서 출력된 다음의 클럭부터 16클럭 동안 TXD1 (1304) 상으로 데이타가 1비트씩 순번으로 출력된다. 이 때의 타이밍이 도 13b에 도시되어 있다. STS1(1305)의 펄스가 출력된 다음의 클럭부터 16비트의 데이타D15∼D0이 최상위비트D15부터 순번으로 1클럭마다 1비트씩 TXD1(1304)상으로 출력되고 있다.

다음에, DSP/CPU 통합칩(1300)이 통합기저대AFE(1313)에서 데이타를 수신하는 경우를 고려한다. I신호와 Q신호의 2개의 신호데이타가 수신되므로, 우선 I신호부터 고려한다. 이 때, 사용되는 신호선은 RXD1(1306), SRS1(1310) 및 SRCK1(1311)의 3개이다. SRCK1(1311)은 상술한 바와 같이 도 5의 시스템타이밍회로(520)에서 공급되는 데이타전송용의 기본클럭이다. 여기에서도 16비트의 디지탈데이타를 이 기본클럭과 동기해서 1비트씩 전송하고 있다. 물론, 임의의 비트폭의 데이타를 동일한 도식으로 전송할 수 있다. RXD1(1306)은 수신용의 1비트데이타버스이다. SRS1(1310)은 프레임동기신호선이고, 이 신호가 펄스로서 DSP/CPU 통합칩(1300)에 입력된 다음의 클럭부터 16클럭 동안 RXD1(1304) 상에 있는 데이타가 1비트씩 순번으로 입력된다. 이 때의 타이밍도 도 13b에 도시되어 있다. SRS1(1306)의 펄스가 입력된 다음의 클럭부터 16비트의 데이타D15∼D0이 최상위비트D15부터 순번으로 1클럭마다 1비트씩 RXD1(1304)에서 입력되고 있다. Q신호의 수신도 I신호의 수신과 완전히 마찬가지로 해서 실행된다. 다른 점은 I신호의 수신이 직렬입출력회로(SIO1)(1301)에 의해 실행되고 Q신호가 직렬입출력회로(SIO2)(1302)에 의해 수신된다는 점이다.

다음에, 도 13a에 있어서의 직렬입출력회로(SIO1)(1301)과 직렬입출력회로(SIO2)(1302)를 상세하게 도 8을 사용해서 설명한다. 도 14에는 DSP/CPU통합칩내의 본 실시예에 관련된 부분을 도시하고 있다. 직렬입출력회로(SIO1)(1301)은 직렬입출력회로(SIO1)(1424)에, 직렬입출력회로(SIO2)(1302)는 직렬입출력회로(SIO2) (1420)에 대응한다.

도 14는 DSP/CPU 기밀결합코어(1400), 내부메모리X(1401), 내부메모리Y(1402), 통합주변버스 인터페이스(1406), DMAC(1405), 직렬입출력회로(SIO1) (1424), 직렬입출력회로(SIO2)(1420) 및 AND회로(1429)로 구성되어 있다. DSP/ CPU 기밀결합코어(1400), 내부메모리X(1401), 내부메모리Y(1402), 통합주변버스 인터페이스(1406) 및 DMAC(1405)는 내부어드레스버스(IA)(1403)과 내부데이타버스(ID)(32비트폭)(1404)를 거쳐서 접속되어 있고, 직렬입출력회로(SIO1)(1424)와 직렬입출력회로(SIO2)(1420)은 통합주변버스(1407), (1408), (1409)를 거쳐서 통합주변버스 인터페이스(1406)에 연결되어 있다.

통합주변버스는 어드레스버스(PA)(1407)과 32비트폭의 데이타버스(PD)로 이루어지고, PD버스는 상위 16비트PD(31-16)(1408)과 하위 16비트PD(15-0)(1409)로 이루어진다. 도 14에서는 직렬입출력회로(SIO1)(1424)가 통합주변 데이타버스의 상위 16비트PD(31-16)(1408)에, 직렬입출력회로(SIO2)(1420)이 통합주변 데이타버스의 하위 16비트PD(15-0)(1409)에 접속되어 있다. 도시되어 있지 않지만, 어드레스버스(PA)(1407)은 직렬입출력회로(SIO1)(1424)와 직렬입출력회로(SIO2)(1420)에 접속되어 있다.

직렬입출력회로(SIO1)(1424)는 16비트폭의 데이타송신용 데이타레지스터(TDR1)(1427), 16비트폭의 데이타 수신용 데이타레지스터(RDR1)(1428), 병렬/직렬 변환기(1425), 직렬/병렬변환기(1426) 및 제어회로(1423)으로 이루어진다. 칩외부와 수수하는 6개(송수신 각각 3개씩)의 신호선류RXD1(1430), SRCK1(1432), SRS1(1433), TXD1(1434), STS1(1435), STCK1(1436)도 도시되어 있다. 이들 신호선은 도 13a의 RXD1(1306), SRCK1(1311), SRS1(1310), TXD1(1304), STS1(1305), STCK1(1311)에 대응한다. 이들 신호선을 상세하게 도 13a를 사용해서 상술하였다.

직렬입출력회로(SIO2)(1420)은 16비트폭의 데이타송신용 데이타레지스터(TDR2)(1415), 16비트폭의 데이타수신용 데이타레지스터(RDR2)(1416), 병렬/직렬 변환기(1417), 직렬/병렬 변환기(1418) 및 제어회로(1419)로 이루어진다. 칩외부와 수수하는 6개(송수신 각각 3개씩)의 신호선류TXD2(1431), SRCK2(1437), SRS2 (1438), RXD2(1439)도 도시되어 있다. 이들 신호선중, SRCK2(1437), SRS2(1438), RXD2(1439)는 도 13a의 SRCK2(1307), SRS2(1308), RXD2(1309)에 대응한다. 이들 신호선도 상세하게 도 13a를 사용해서 상술하였다. 단, 도 13a에서는 이 직렬입출력회로(SIO2)(1420)을 수신용으로 밖에 사용하고 있지 않다. 따라서, 이들 신호선중 송신용의 3개 TXD2(1431), STS2(1440), STCK2(1441)은 도 13a에는 표시되어 있지 않다.

우선, 직렬입출력회로(SIO1)(1424)를 사용해서 데이타를 수신하는 경우에 대해서 설명한다. 16비트폭 송신데이타는 통합주변 데이타버스의 상위 16비트PD(31-16)(1408)을 거쳐서 데이타송신용 데이타레지스터(TDR1)(1427)에 입력된다. 그리고, 병렬/직렬 변환기(1425)를 통해서 1비트데이타버스TDX1(1434)상으로 1비트씩 출력된다. 출력의 사이클이나 타이밍은 신호선STS1(1435)와 STCK1(1436)을 사용해서 제어회로(1423)이 제어한다.

다음에, 직렬입출력회로(SIO1)(1424)와 직렬입출력회로(SIO2)(1420)에서 수신한 2개의 16비트데이타를 32비트버스를 거쳐서 병렬로 전송하는 경우를 설명한다. 직렬입출력회로(SIO1)(1424)에는 수신데이타가 RDX1(1430)에서 1비트씩 입력된다. 입력의 사이클이나 타이밍은 신호선SRS1(1433)과 SRCK1(1432)를 사용해서 제어회로(1423)이 제어한다. 입력된 비트열은 직렬/병렬 변환기(1426)을 통해서 16비트폭의 병렬데이타로 변환되고 수신용 데이타레지스터(1428)에 입력된다. 수신용 데이타레지스터(1428)에 수신데이타가 입력되고, 전송 준비가 갖추어지면 제어회로(1423)은 DMAC로의 인터럽트신호(INT)(1422)를 활성으로 한다.

한편, 직렬입출력회로(SIO2)(1420)에는 수신데이타가 RDX2(1439)에서 1비트씩 입력된다. 입력의 사이클이나 타이밍은 신호선SRS2(1438)과 SRCK2(1437)를 사용해서 제어회로(1419)가 제어한다. 입력된 비트열은 직렬/병렬 변환기(1418)을 통해서 16비트폭의 병렬데이타로 변환되어 수신용 데이타레지스터(RDR2)(1416)에 입력된다. 수신용 데이타레지스터(RDR2)(1416)에 수신데이타가 입력되고 전송 준비가 갖추어지면 제어회로(1419)는 DMAC로의 인터럽트신호(INT)(1421)을 활성으로 한다. AND회로(1429)는 인터럽트신호(INT)(1422)와 인터럽트신호(INT)(1421)의 논리곱을 취해서 DMAC(1405)에 인터럽트를 건다. 즉, DMAC(1405)에 인터럽트가 걸린 시점에서는 2개의 16비트 수신용 데이타레지스터RDR1(1428)과 RDR2(1416)에는 전송할 데이타가 준비되어 있다. DMAC는 2개의 16비트 수신데이타를 1개의 32비트데이타로서 취급하고 32비트폭의 통합주변 데이타버스(1408), (1409)와 32비트폭의 내부데이타버스(1404)를 거쳐서 내부메모리X(1401)이나 내부메모리Y(1402)로 전송할 수 있다.

이와 같이, 제6 실시예를 사용하면 16비트의 데이타를 1개씩 전송하는 경우에 비해 직렬입출력회로의 전송레이트를 2배로 할 수 있고, DSP기능용의 주변회로의 데이타전송이 느려지는 문제점을 해결할 수 있다.

［제7 실시예］

다음에 본 발명의 제7 실시예를 도 5, 도 15a, 도 15b 및 도 16을 사용해서 설명한다. 제7 실시예는 제6 실시예의 변형예이다. 제6 실시예에서는 2개의 수신신호를 위해 2개의 직렬입출력회로를 사용하였다. 제7 실시예에서는 2개의 수신신호를 시분할 다중해서 1개의 직렬출력회로만 사용한다.

도 15a는 도 5의 이동통신단말중에서 DSP/CPU 통합칩(1500)과 통합기저대AFE(1511)의 접속을 상세하게 도시한 도면이다. 이들은 도 5의 DSP/CPU 통합칩(100)과 통합AFE(501)에 대응한다. 도 15a에서도 특히 고주파 변복조기와의 수수에 관한 데이타전송의 부분만을 도시하고 있다.

DSP/CPU 통합칩(1500)내에서는 직렬입출력회로SIO1(1502) 및 통합주변버스(1501)이 관계된다. 이들은 도 3의 DSP용 주변회로(422) 및 통합용 어드레스버스(PA)(320)과 통합용 데이타버스(PD)(321)에 대응한다. 도 15a에서는 직렬입출력회로SIO1(1502)는 입출력 모두에 사용되고 있다. DSP/CPU 통합칩(1500)은 통합기저대AFE(1511)에 대해서 1출력 1입력이라는 구성으로 되어 있다.

통합기저대AFE(1511)에서는 직렬인터페이스(1505), GMSK(Gaussian Minimum Sift Keying) 변조기(1514), I신호용 DA변환기(1516), Q신호용 DA변환기(1515), I신호용 AD변환기(1513), Q신호용 AD변환기(1512)가 본 실시예에 관련된 요소이다. 고주파 변복조기와 통합기저대AFE(1511)은 아날로그신호인 I신호와 Q신호로 수수한다.

DSP/CPU 통합칩(1500)과 통합기저대AFE(1511)은 신호선TXD1(1503), STS1 (1504), STCK1(1509), RXD1(1508), SRS1(1507), SRCK1(1509) 및 IQFLAG(1506)을 거쳐서 접속되어 있다. 이들 신호선의 타이밍도를 도 15b에 도시하고 있다. 또, 도 15a의 신호선(1509)와 신호선(1510)의 신호는 도 5의 시스템타이밍회로(520)에서 공급된다. 신호선(1510)은 직렬인터페이스(1505)를 제어하는데 사용된다. 신호선(1509)는 데이타전송용의 기본클럭으로서 DSP/CPU 통합칩(1500)과 통합기저대AFE(1511)의 양자로 공급되고 있다.

다음에, 전송을 상세하게 설명한다. DSP/CPU 통합칩(1500)에서 통합기저대AFE(1511)로 데이타를 전송하는 경우는 도 13a의 예와 완전히 동일하므로 설명은 생략한다.

다음에, DSP/CPU 통합칩(1500)이 통합기저대AFE(1511)에서 데이타를 수신하는 경우를 고려한다. I신호와 Q신호의 2개의 신호데이타가 수신되지만 도 15a에서는 이 2개의 신호가 시분할다중되어 있다. 이 때, 사용되는 신호선은 RXD1(1508), SRS1(1507), SRCK1(1509) 및 IQFLAG(1506)의 4개이다. SRCK1 (1509)는 상술한 바와 같이 도 5의 시스템 타이밍회로(520)에서 공급되는 데이타전송용의 기본클럭이다. 이 경우도 16비트의 디지탈데이타를 이 기본클럭과 동기해서 1비트씩 전송하고 있다. 물론 임의의 비트폭의 데이타를 동일한 도식으로 전송할 수 있다. RXD1(1508)은 수신용의 1비트데이타버스이다. SRS1(1507)은 프레임동기신호선이고, 이 신호가 펄스로서 DSP/CPU 통합칩(1500)에 입력된 다음의 클럭부터 16클럭동안 RXD1(1508)상에 있는 데이타가 1비트씩 순번으로 입력된다.

이 때의 타이밍도 도 15b에 도시되어 있다. 타이밍도에서는 최초에 I신호가 입력되고, 다음에 Q신호가 입력되는 상태가 도시되어 있다. 우선, SRS1(1507)의 최초의 펄스가 입력된 다음의 클럭부터 16비트의 데이타I15∼I0이 최상위비트I15부터 순번으로 1클럭마다 1비트씩 RXD1(1508)에서 입력되고 있다. 그리고, SRS1(1507)의 2번째의 펄스가 입력된 다음의 클럭부터 16비트의 데이타Q15∼Q0이 최상위비트Q15부터 순번으로 1클럭마다 1비트씩 RXD1(1508)에서 입력되고 있다. RXD1(1508)에서 전송되고 있는 데이타를 식별하기 위해 IQFLAG(1506)이 사용된다. 도 15a에서는 I신호가 전송되고 있는 동안 IQFLAG(1506)이 하이레벨로 되어 있다.

다음에, 도 15a에 있어서의 직렬입출력회로(SIO1)(1502)를 상세하게 도 16을 사용해서 설명한다. 도 16에는 DSP/CPU 통합칩내의 본 실시예에 관련된 부분을 도시하고 있다. 직렬입출력회로(SIO1)(1502)는 직렬입출력회로(SIO1)(1631)에 대응한다.

도 16은 DSP/CPU 기밀결합코어(1600), 내부메모리X(1601), 내부메모리Y(1602), 통합주변버스 인터페이스(1606), DMAC(1605) 및 직렬입출력회로SIO1 (1631)로 구성되어 있다. DSP/CPU 기밀결합코어(1600), 내부메모리X(1601), 내부메모리Y(1602), 통합주변버스 인터페이스(1606) 및 DMAC(1605)는 내부어드레스버스(IA)(1603)과 내부데이타버스(ID)(32비트폭)(1604)를 거쳐서 접속되어 있고, 직렬입출력회로(SIO1)(1631)은 통합주변버스(1607), (1608), (1609)를 거쳐서 통합주변버스 인터페이스(1606)에 연결되어 있다. 통합주변버스는 어드레스버스(PA)(1607)과 32비트폭의 데이타버스(PD)로 이루어지고, PD버스는 상위 16비트PD(31-16)(1608)과 하위 16비트PD(15-0)(1609)로 이루어진다.

직렬입출력회로(SIO1)(1631)은 2개의 16비트폭의 데이타송신용 데이타레지스터TDRU(1629), TDRL(1630), 2개의 16비트폭의 데이타수신용 데이타레지스터RDRU(1614)와 RDRL(1615), 2개의 멀티플렉서(MUL)(1628), (1616), 병렬/직렬 변환기(1627), 직렬/병렬변환기(1617) 및 제어회로(1619)로 이루어진다. 데이타송신용 데이타레지스터(TDRU)(1629)와 데이타수신용 데이타레지스터(RDRU)(1614)는 통합주변 데이타버스의 상위 16비트PD(31-16)(1608)에 접속되고, 데이타송신용 데이타레지스터(TDRL)(1630)과 데이타수신용 데이타레지스터(RDRL)(1615)는 통합주변 데이타버스의 하위 16비트PD(15-0)(1609)에 접속되어 있다. 칩외부와 수수하는 7개(송신용 3개 STS1(1625), STCK1(1624), TDX1(1626), 수신용 3개 SRS1(1620), SRCK1(1621), RXD1(1623) 및 IQFLAG(1622))의 신호선류도 도시되어 있다. 이들 신호선을 상세하게 도 15을 사용해서 상술하였다.

우선, 직렬입출력회로(SIO1)(1631)을 사용해서 데이타를 송신하는 경우에 대해서 설명한다. 처음에 2개의 16비트폭 송신데이타는 32비트의 통합주변 데이타버스PD(31-0)을 거쳐서 2개의 16비트폭의 데이타송신용 데이타레지스터TDRU(1629)와 TDRL(1630)에 입력된다. TDRU(1629)에는 상위 16비트PD(31-16) (1608)을 거쳐서, TDRL(1630)에는 하위 16비트PD(15-0)(1609)를 거쳐서 입력된다. 계속해서, 2개의 송신용 데이타레지스터의 어느쪽을 송신할지가 멀티플렉서(1628)에 의해 선택된다. 선택된 16비트폭의 데이타는 병렬/직렬 변환기(1627)을 통해서 1비트데이타버스TDX1(1626)상으로 1비트씩 출력된다. 출력의 사이클이나 타이밍은 신호선STS1(1625)와 STCK1(1624)를 사용해서 제어회로(1619)가 제어한다.

다음에 직렬입출력회로(SIO1)(1631)에 의해 수신된 2개의 16비트데이타(I신호데이타와 Q신호데이타)를 32비트버스를 거쳐서 병렬로 전송하는 경우를 설명한다. 직렬입출력회로(SIO1)(1631)에는 수신데이타가 (RDX1)(1623)에서 1비트씩 입력된다. 입력의 사이클이나 타이밍은 신호선SRS1(1620)과 SRCK1(1621)을 사용해서 제어회로(719)가 제어한다. 입력된 비트열은 직렬/병렬 변환기(1617)을 통해서 16비트폭의 병렬데이타로 변환되고 2개의 수신용 데이타레지스터의 어느 한쪽에 입력된다. 어느쪽에 입력할지는 멀티플렉서(MUL)(1616)에 의해 선택된다. 멀티플렉서(MUL)(1616)을 전환하는 제어신호는 IQFLAG(1622)에 따라서 제어회로(719)가 생성한다. 따라서, 예를 들면 I신호데이타가 RDRU(1614)에, Q신호데이타가 RDRL(1615)에 입력된다.

2개의 수신용 데이타레지스터RDRU(1614)와 RDRL(1615)에 수신데이타가 입력되고 전송 준비가 갖추어지면 제어회로(719)는 DMAC로의 인터럽트신호(INT)(1618)을 활성으로 해서 DMAC(1605)에 인터럽트를 건다. DMAC는 2개의 16비트수신데이타를 1개의 32비트데이타로서 취급하고, 32비트폭의 통합주변 데이타버스(1608), (1609)와 32비트폭의 내부데이타버스(1604)를 거쳐서 내부메모리X(1601)이나 내부메모리Y(1602)로 전송할 수 있다.

이와 같이, 제7 실시예를 사용하면 16비트의 데이타를 1개씩 전송하는 경우에 비해 직렬입출력회로의 전송레이트를 2배로 할 수 있어 DSP기능용의 주변회로의 데이타전송이 느려진다는 문제점을 해결할 수 있다.

［제8 실시예: 파워앰프제어］

다음에, 본 발명의 제8 실시예를 도 5, 도 2, 도 17a, 도 17b, 도 18, 도 19 및 도 20의 (a), 도 20의 (b)를 사용해서 설명한다. 도 2에 도시한 종래예의 GSM이동통신단말에서는 DSP와 CPU 사이의 통신오버헤드가 있으므로 시스템구성상의 효율이 문제로 되고 있었다. 본 실시예는 제1 실시예의 구성에서는 DSP기능과 CPU기능이 통합되어 있어 이 오버헤드가 없으므로 이동통신단말시스템을 효율좋게 구성할 수 있다는 것을 설명한 것이다.

본 실시예에서는 구체예로서 RF부의 파워앰프제어의 경우를 고려한다. 도 5와 도 2에 도시한 GSM이동통신단말에서는 기지국으로 부터의 지시에 따라서 RF부의 파워앰프의 출력제어를 하는 것이 의무화되어 있다. 이 파워앰프 제어의 경우 종래의 구성에서는 DSP와 CPU 사이의 통신오버헤드가 빈번하게 발생한다.

우선, 이 오버헤드의 개략에 대해서 도 1 및 도 18을 사용해서 설명한다. 이미 도 1을 사용해서 이동통신시스템의 통신단말측의 처리에 대해서 설명하였다.

도 18은 이 처리가 본 발명과 종래예에서 어떻게 실현되고 있는지를 도시한 도면이다. 독립된 2개의 DSP와 CPU를 사용한 종래예에 있어서는 사용자인터페이스처리, 시스템제어 및 통신프로토콜처리가 CPU칩으로 실현되고, 음성부호화 복호화처리, 통신로 부호화 복호화 및 변복조처리 등이 DSP칩으로 실현되고 있었다. 기지국과 데이타를 송수신하기 위해서는 DSP칩으로 실현되고 있는 통신로 부호화 복호화 및 변복조처리를 사용할 필요가 있다. 그 때문에, 통신프로토콜처리에 관한 데이타를 기지국과 수수할 필요가 생길 때마다 CPU칩은 DSP칩과 통신할 필요가 있었다. 이 통신의 오버헤드를 도 18의 종래예중에 도식화하고 있다.

또, RF부의 파워앰프의 출력제어의 경우, CPU칩으로 실행되고 있는 프로토콜처리 프로그램이 도 2의 파워앰프PA제어용 DA변환기(203)으로 액세스할 필요가 있다. 그러나, 물리적으로는 이 PA제어용 DA변환기(203)은 DSP칩에 접속되어 있고 역시 필요가 생길 때마다 CPU칩은 DSP칩과 통신할 필요가 있었다.

그러나, 본 발명에서는 사용자 인터페이스처리, 시스템제어 및 통신프로토콜처리, 음성부호화 복호화처리, 통신로 부호화 복호화 및 변복조처리 등 모든 디지탈처리가 DSP/CPU통합칩으로 실현되고 있다. 그 때문에, 도 18에 도시한 바와 같이 CPU칩은 DSP칩 사이의 오버헤드가 전혀 없어 시스템을 효율좋게 구성할 수 있다.

도 20의 (a), 도 20의 (b)에서 이 오버헤드에 대해 보다 상세하게 설명한다. 도 5와 도 2에 도시한 GSM이동통신단말에서는 우선 기지국에서 RF부의 파워앰프의 출력제어의 지시데이타가 보내져 온다.

도 20의 (a)의 종래예에서는 이 수신데이타는 DSP칩으로 보내진다. 도 20의 (a)에는 이 이후의 처리가 흐름도로서 도시되어 있다.

우선, DSP칩은 수신데이타에 복조처리, 통신로 복호화처리를 실시한다. 계속해서 DSP칩은 보내져온 데이타를 프로토콜처리로 보내기 위해서 CPU칩에 인터럽트를 건다. 인터럽트된 CPU칩은 그 때 실행하고 있던 프로그램을 일단 정지하고 내부상태를 퇴피(save)하고 DSP칩에서 수신데이타를 수취한다. 그 후, CPU칩은 프로토콜처리 프로그램을 실행하여 수신데이타를 해독해서 파워앰프의 출력제어의 지시인 것을 알고 제어데이타를 검색한다. 그리고, CPU칩은 DSP칩에 접속되어 있는 파워앰프PA제어용 DA변환기로 액세스하기 위해 DSP칩에 인터럽트를 건다. 인터럽트된 DSP칩은 그 때 실행하고 있던 프로그램을 일단 정지하고 내부상태를 퇴피하고 CPU칩에서 PA제어용 DA변환기를 구동하는 지시와 제어데이타를 수취한다. 그리고, DSP칩이 PA제어용 DA변환기를 내장하는 AFE용의 DSP주변회로를 구동시켜 파워앰프의 출력제어를 실행한다. 이상이 종래예에 있어서의 처리흐름이다. 오버헤드의 부분을 어둡게 도시하고 있다.

이것에 대해서 도 20의 (b)의 흐름도로 도시한 DSP/CPU통합칩을 사용한 본 발명의 경우 이 오버헤드의 부분은 전혀 필요없다. 이것은 DSP기능과 CPU기능이 통합되어 있으므로 DSP처리와 CPU처리 사이의 통신이 필요없고, 또 DSP와 CPU의 주변회로가 통합되어 있어 CPU기능에서 DSP용 주변회로를 직접 액세스할 수 있기 때문이다.

다음에, 이 CPU기능에서 DSP용 주변회로를 직접 액세스하는 것을 상세하게 도 17a와 도 19를 사용해서 설명한다. 즉, CPU에 의해 실행되는 프로토콜처리 프로그램이 직접 파워앰프PA제어용 DA변환기로 액세스하는 예를 상세하게 설명한다.

도 17a는 도 5의 통신단말의 DSP/CPU 통합칩(500)과 파워앰프PA제어용 DA변환기(504)의 접합부분을 확대해서 관계가 있는 곳만을 도시한 것이다. DSP/CPU 통합칩(1712)내에서는 직렬입출력회로SIO(1713), BIT I/O회로(1714) 및 통합주변버스가 관계된다. 통합기저대AFE(1700)에서는 직렬인터페이스(1701), 파워램핑(Power Ramping) RAM(1703), PA제어신호용 DA변환기(1502)가 본 실시예에 관련된 요소이다. 파워램핑 RAM(1703)은 출력파형을 샘플데이타로서 내장하고 있다. 도 17a는 샘플수가 6개인 경우이지만 물론 몇개라도 상관없다. 내장된 6개의 데이타로 표시되는 파형의 1예(1704)도 도 15a에 도시되어 있다. 통합기저대AFE(1700)은 파워앰프를 아날로그신호인 PA제어신호로 제어한다. 전송기동신호(1706)에 의해 지정되는 타이밍에서 파워램핑 RAM(1703)에 내장되어 있는 출력파형이 PA제어신호(1705)로서 아날로그신호로 변환, 출력된다.

도 19에 도 17a의 전송기동신호(1706)에 의해 지정되는 타이밍과 요구되는 파워앰프의 출력파형을 도시한다. GSM통신시스템은 1프레임(4.615ms)가 8개의 타임슬롯(577us)으로 이루어지는 시분할시스템이다. 송신은 1프레임(8타임슬롯)중의 1타임슬롯분동안 기동된다. 따라서, 도 19의 Tx로 표시된 것이 도 17a의 전송기동신호(1706)에 의해 지정되는 타이밍으로 된다. 즉, 도 19의 Rx는 수신 타이밍이다. 도 19의 아래쪽에 요구되는 파워앰프의 출력파형을 도시하고 있다. 도면에 도시한 바와 같이 GSM통신시스템에서는 이 출력파형의 진폭뿐만 아니라 상승과 하강의 기울기(램핑)이 엄격하게 규정되어 있다. 도 17a의 파워램핑 RAM(1703)은 이 규정을 만족시키기 위해 사용되고 있다.

그래서, 도 17a로 되돌아가서 설명을 계속한다. DSP/CPU 통합칩(1712)와 통합기저대AFE(1700)은 신호선TXD(1710), STS(1709), STCK(1708) 및 /CTRL(1711)을 거쳐서 접속되어 있다. 이들 신호선의 타이밍도를 도 17b에 도시하고 있다. 또, 도 17a의 (1708), (1707)과 (1706)의 신호는 도 5의 시스템타이밍회로(520)에서 공급된다. 신호선(1707)은 직렬인터페이스(1701)을 제어하는데 사용된다. 신호선(1708)은 데이타전송용의 기본클럭로서, DSP/CPU 통합칩(1712)와 통합기저대AFE(1700)의 양자로 공급되고 있다.

다음에, 파워램핑 RAM(1703)에 데이타를 라이트하는 경우를 상세하게 설명한다. DSP/CPU 통합칩(1712)에서 통합기저대AFE(1700)으로 데이타를 전송하는 기본은 도 13a, 도 13b, 도 15a, 도 15b에서 설명한 것과 동일하다. 다른 점은 여기에서는 파워램핑 RAM(1703)의 6개의 엔트리중 어디에 라이트할지를 지정하는 어드레스가 필요하다는 점이다. 그 때문에, 도 17a에서는 전송데이타길이 16비트중 최초의 10비트가 데이타이고 후반의 6비트가 어드레스로 되는 포맷을 사용한다. 물론 이들 구체적인 비트길이는 설명을 명쾌하게 하기 위해 임시로 설정한 것이고 실제로는 몇비트라도 상관없다. 전송에 사용되는 신호선은 신호선TXD(1710), STS(1709), STCK(1708) 및 /CTRL(1711)의 4개이다. STCK(1708)은 상술한 바와 같이 도 5의 시스템타이밍회로(520)에서 공급되는 데이타전송용의 기본클럭이다. 여기에서는 16비트의 디지탈데이타를 이 기본클럭과 동기해서 1비트씩 전송하고 있다. 물론 임의의 비트폭의 데이타를 동일한 도식으로 전송할 수 있다. TXD (1710)은 송신용의 1비트데이타버스이다. STS(1709)는 프레임동기신호선이고, 이 신호가 펄스로서 출력된 다음의 클럭부터 16클럭동안 TXD(1710)상으로 데이타가 1비트씩 순번으로 출력된다.

이 때의 타이밍이 도 17b의 아래쪽에 도시되어 있다. STS(1709)의 펄스가 출력된 다음의 클럭부터 10비트의 데이타D9∼D0과 6비트의 어드레스A5∼A0이 연속해서 데이타의 최상위비트D9부터 순번으로 1클럭마다 1비트씩 TXD(1710)상으로 출력되고 있다. 또한, 도 13a, 도 13b와 도 15a, 도 15b에서 설명한 통상의 전송모드와 구별하기 위해 /CTRL(1711)신호를 사용한다. /CTRL(1711)신호가 활성일 때 6비트의 어드레스에 의해 지정되는 통합기저대AFE(1700)의 내부자원에 10비트의 데이타가 라이트된다. 파워램핑 RAM(1703)의 6개의 엔트리에 데이타를 라이트하는 경우 대응하는 6개의 어드레스와 데이타를 갖는 6개의 16비트데이타를 상기 순번에 따라서 전송하면 좋다.

이상, 설명한 바와 같이 파워앰프제어의 경우에는 곱합연산등의 DSP기능을 필요로 하는 처리가 전혀 포함되어 있지 않음에도 불구하고 종래예에서는 단지 DSP용의 주변회로를 액세스하기 위해서만 DSP칩이 인터럽트되어 있었다. 본 발명에 의하면, CPU기능이 직접 DSP용의 주변회로를 액세스할 수 있으므로 이와 같은 불필요한 오버헤드는 발생하지 않는다.

［제9 실시예: ASIC회로］

다음에 본 발명의 제9 실시예를 도 5 및 도 21을 사용해서 설명한다. 제9 실시예는 제1 실시예가 기본으로 하고 있는 DSP/CPU 통합칩에 고속인 전용회로를 부가한 경우의 예이다.

지금까지의 실시예는 DSP/CPU 통합칩으로서 범용이고 표준적인 것을 전제로 하고 있었다. 그러나, 어플리케이션으로 특화해서 시스템을 효율좋게 실현하기 위해서는 고속인 전용회로(ASIC회로 Application Specific Integrated Circuit)을 내장할 필요가 있다. 본 실시예에서는 본 발명의 구조내에서 이것을 어떻게 구성할지에 대해서 설명한다. 또한, ASIC회로의 예로서는 도 5의 통합AFE(501)내의 AD변환기, DA변환기 및 직렬 인터페이스회로 등이 고려된다.

도 21에는 DSP/CPU 통합칩내의 본 실시예에 관련된 부분 및 외부메모리와 외부버스를 도시하고 있다. 도 21은 DSP/CPU 기밀결합코어(2100), 내부메모리X(2102), 내부메모리Y(2103), 통합주변버스 인터페이스(2116), DMAC(2101), 통합외부버스 인터페이스(2118), 통합ASIC버스 인터페이스(2117), 표준DSP 주변회로(2104), 표준CPU 주변회로(2105) 및 ASIC회로(2106)으로 구성되어 있다. DSP/CPU 기밀결합코어(2100), DMAC(2101), 내부메모리X(2102), 내부메모리Y(2103), 통합주변버스 인터페이스(2116), 통합ASIC버스 인터페이스(2117) 및 통합외부버스 인터페이스(2118)은 내부어드레스버스(2109)와 내부데이타버스(2108)을 거쳐서 접속되어 있다. 표준DSP주변회로(2104)와 표준CPU 주변회로(2105)는 어드레스버스PA(2110), 데이타버스PD(2111)을 거쳐서 통합주변버스 인터페이스(2116)에 연결되어 있다.

ASIC회로(2106)은 어드레스버스AA(2112), 데이타버스AD(2113)을 거쳐서 통합ASIC버스 인터페이스(2117)에 연결되어 있다. 외부메모리(2107)은 어드레스버스EA(2114), 데이타버스ED(2115)를 거쳐서 통합외부버스 인터페이스(2116)에 연결되어 있다. 도 21의 구성에서는 통합ASIC버스 인터페이스(2117)이 통합주변버스 인터페이스(2116)과 병렬로 내부버스에 접속되어 있다. 통합ASIC버스 인터페이스(2117)은 다양한 주변회로에 대응할 필요가 없어 고속이고 단순한 구조로 실현할 수 있다. 경우에 따라서는 ASIC회로(2106)을 내부버스에 직결하는 것도 고려된다.

이와 같이 표준적인 통합주변버스 인터페이스와 독립된 고속이고 단순한 통합ASIC버스 인터페이스를 준비하는 것에 의해, 고속인 전용회로를 내장할 수 있고 어플리케이션으로 특화한 시스템을 효율좋게 실현할 수 있다.

［제10 실시예］

마지막으로 본 발명의 제10 실시예를 도 3, 도 22, 도 23 및 도 24를 사용해서 설명한다. 본 실시예는 DSP/CPU 통합칩에 있어서 DSP기능으로 실행되는 어셈블러 프로그램으로 CPU기능으로 실행되는 C언어 등의 고급언어에서 데이타를 효율좋게 보내기 위한 컴파일러작성방법에 대한 것이다.

도 3에 본 발명이 기본으로 하고 있는 DSP/CPU 기밀결합코어의 내부구조가 도시되어 있다. 상술한 바와 같이, DSP기능 실행시에는 CPU코어(307)과 DSP엔진(306)이 병렬로 동작한다. 즉, CPU코어(307)은 DSP엔진(306)의 어드레스 연산기로서 작용한다.

도 22에 도 3의 CPU코어(307)중에서 본 실시예에 관련된 부분을 확대해서 도시한다. 도 22에 CPU코어(2203)과 3개의 내부어드레스버스IA(2202), XA(2201) 및 YA(2200)을 도시한다. CPU코어(2203)의 내부에는 16개의 레지스터(2209)(R0∼R15), SFT(시프터)(2210), ALU(2211), ADD-ALU(보조ALU)(2212) 및 프로그램카운터(2204)가 도시되어 있다. DSP기능실행시 16개의 레지스터(2209)중 4개의 레지스터R4, R5, R6 및 R7이 내부어드레스버스XA(2201) 및 YA(2200)을 거쳐서 데이타액세스에 사용된다. R4와 R5는 어드레스버스XA(2201)에 접속되고, R6과 R7은 어드레스버스YA(2200)에 접속되어 있다.

이 CPU코어가 어떻게 DSP엔진의 어드레스 연산기로서 작용하는지를 도 24를 사용해서 설명한다. DSP기능의 설명을 위해 여기에서는 단순한 곱합연산의 예를 고려한다. 도 24의 위쪽에는 DSP기능으로 실현하는 곱합연산의 어셈블러표현(2400)이 도시되어 있다. 도 24의 중앙에는 이 때 사용되는 DSP/CPU 통합칩내의 하드웨어를 도시한다. 이들은 XMEM(내부메모리X)(2413), YMEM(내부메모리Y)(2412), 4개의 CPU코어 레지스터(R4 (2415), R5 (2414), R6 (2411) 및 R7 (2410)), 4개의 DSP엔진의 레지스터(X0 (2416), Y0 (2409), M0 (2407) 및 A0 (2405)), DSP엔진의 승산기(2408) 및 DSP엔진의 ALU(2406)이다.

4개의 화살표(2401), (2402), (2403) 및 (2404)는 곱합연산의 어셈블러표현(2400)과 관계된 하드웨어를 나타내고 있다. 어셈블러표현(2400)은 병렬동작을 지정하는 4개의 부분으로 구별되어 있고, 4개의 화살표(2401), (2402), (2403) 및 (2404)는 그 각각에 대응하고 있다. 최초의 부분은 가산을 지정하고 있고 A0 (2405)의 내용과 MO(2407)의 내용을 가산하여 A0(2405)에 저장한다. 2번째의 부분은 승산을 지정하고 있고 X0(2416)의 내용과 Y0(2409)의 내용을 승산하여 M0(2407)에 저장한다. 3번째의 부분은 내부메모리X로 부터의 데이타의 리드를 지정하고 있고 R5의 내용을 어드레스로 해서 XMEM(내부메모리X)(2413)을 액세스하고 리드된 데이타를 X0에 저장한다. 4번째의 부분은 내부메모리Y로 부터의 데이타의 리드를 지정하고 있고 R6의 내용을 어드레스로 해서 YMEM(내부메모리Y)(2412)를 액세스하고 리드된 데이타를 Y0에 저장한다.

이상, 설명한 바와 같이 본 실시예에 있어서 CPU코어 레지스터중 4개는 (R4(2415), R5(2414), R6(2411) 및 R7(2410))은 DSP엔진의 어드레스 포인터로서 사용된다. 특히 R4(2415)와 R5(2414)는 내부메모리X용의 포인터로서, R6(2411)과 R7(2410)은 내부메모리Y용의 포인터로서 병렬액세스에 사용된다.

다음에, 도 23에 도 24에서 도시한 어셈블러 프로그램을 C언어에서 호출하는 것을 고려한다. 도 23에서는 이 어셈블러 프로그램은 mac_sss라는 명칭으로 불려지고 있다. 도 23의 프로그램은 요소수 4개의 2개의 배열의 곱합을 취하는 간단한 것이다. 이 예를 비롯한 DSP프로그램에서는 독립변수로서 곱합을 실행하고자 하는 배열의 선두어드레스를 독립변수로서 보내는 것이 당연하다. 그래서, 컴파일러의 독립변수 전달방식으로서 함수의 최초의 4개의 독립변수를 DSP엔진의 어드레스포인터로서 사용되는 4개의 CPU코어 레지스터에 할당하는 것이 유효하다. 이것에 의해 도 23의 예에서는 곱합을 취하는 2개의 배열의 선두어드레스가 R5와 R6으로 보내지게 된다. 도 24에서 명확한 바와 같이 R5와 R6은 각각 X, Y포인터로서 메모리의 병렬액세스에 바로 이용할 수 있어 효율이 좋다.

이와 같이 함수의 최초의 4개의 독립변수를 DSP엔진의 어드레스 포인터로서 사용되는 4개의 CPU코어 레지스터에 할당한다는 고급언어 컴파일러용 레지스터 할당방법에 의해 독립변수를 수취한 어셈블러 프로그램은 효율좋게 DSP기능을 실행할 수 있다.

이상 본 발명자에 의해 이루어진 발명을 실시예에 따라서 구체적으로 설명했지만, 본 발명은 그것에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에 있어서 여러가지 변경가능한 것은 물론이다. 또, 각 실시예를 조합하고 또한 치환하는 것도 가능하다.

본원에 있어서 개시되는 발명중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 다음과 같다.

즉, DSP기능과 CPU기능의 메모리시스템과 주변회로를 통합화해서 저코스트, 저소비전력, 소사이즈의 이동통신단말시스템을 실현할 수 있다는 이점이 있다.

또, 공유화되어 있는 내부메모리와 외부메모리를 DSP기능과 CPU기능 사이에서 임의로 분배할 수 있다는 유연성이 있으므로, 탑재된 메모리를 낭비없이 효율좋게 이용할 수 있다.

또, DSP기능과 CPU기능 사이의 통신에 여분인 오버헤드가 없어지므로 이동통신단말시스템을 효율좋게 구성할 수 있다.

Claims

여러개의 내부메모리(602, 603)과 연산기 및 이들을 접속하는 여러개의 버스(604, 605)를 구비하는 것에 의해 디지탈신호처리의 기본연산인 비순회형 필터연산을 1탭당 1사이클로 실행할 수 있는 DSP기능(600)과

연산, 내부메모리 액세스, 데이타전송 등의 기본명령을 1사이클로 1명령 실행가능하게 하는 것에 의해 고급언어로 라이트된 프로그램을 상기 기본명령으로 컴파일해서 효율좋게 실행하는 CPU기능(600)을 1개의 버스마스터로서 통합하고, 1개의 메모리공간에 통합된 내부메모리공간과 외부메모리공간을 구비한 마이크로 프로세서를 사용해서 구성된 단말장치.
상기 청구항 1에 기재된 DSP기능(600)과 CPU기능(600)의 양자에서 액세스가능한 통합된 주변회로(503)을 구비한 단말장치.
상기 청구항 1의 단말장치에 사용한 마이크로 프로세서로서 고속액세스모드를 구비한 외부메모리용의 직결인터페이스(1006)을 구비한 마이크로 프로세서를 사용한 단말장치.
상기 청구항 1에 기재된 단말장치에 있어서 내부메모리에 음성부호화 복호화 프로그램 및 통신로 부호화 복호화 프로그램(801)을 내장하고 외부메모리에 통신용의 프로토콜 프로그램 및 사용자 인터페이스 프로그램(803)을 배치한 단말장치.
상기 청구항 1에 기재된 단말장치에 사용한 마이크로 프로세서로서 내부에 캐시메모리(704) 및 그 제어장치를 구비한 마이크로 프로세서를 사용한 단말장치.
상기 청구항 2에 기재된 단말장치에 사용한 마이크로 프로세서로서 직렬입출력 주변회로에서 여러개의 입출력샘플을 통합해서 내부 및 외부메모리로 전송할 수 있는 것을 특징으로 하는 마이크로 프로세서(1300)을 사용한 단말장치.
상기 청구항 1에 기재된 단말장치에 사용한 마이크로 프로세서로서 외부DRAM직결 인터페이스(1206)을 구비하고 디지탈신호처리의 기본연산인 비순회형 필터연산을 1탭당 1사이클로 실행할 수 있는 기능에 의해 이것을 직접 액세스할 수 있는 것을 특징으로 하는 마이크로 프로세서를 사용한 단말장치.
상기 청구항 1에 기재된 단말장치에 사용하는 마이크로 프로세서의 프로그램생성에 있어서, 상기 DSP기능을 실현하는 디지탈신호 처리장치의 어드레스 레지스터가 상기 CPU기능을 실현하는 중앙처리장치의 레지스터의 서브세트에 맵핑되고, 상기 중앙처리장치의 레지스터의 서브세트로 독립변수를 보내는 고급언어용 컴파일러구성방법.
기지국과 데이타를 수수해서 무선통신을 실행하는 단말장치로서,

메모리에 저장된 프로그램을 실행하는 데이타처리장치(500)과

음성부호화처리를 실행하기 위한 프로그램을 저장하는 영역(801), 음성복호화처리를 실행하기 위한 프로그램을 저장하는 영역, 통신로 부호화처리를 실행하기 위한 프로그램을 저장하는 영역, 통신로 복호화처리를 실행하기 위한 프로그램을 저장하는 영역, 기지국과의 통신용 프로토콜제어를 실행하기 위한 프로그램을 저장하는 영역(803) 및 사용자와의 인터페이스제어를 실행하기 위한 프로그램을 저장하는 영역을 갖는 메모리를 구비하고,

상기 메모리의 각 영역은 상기 데이타처리장치의 어드레스공간에 배치되는 것을 특징으로 하는 단말장치.
상기 데이타처리장치는 음성부호화처리, 음성복호화처리, 통신로 부호화처리 및 통신로 복호화처리를 실행하는 디지탈신호 처리장치와 기지국과의 통신용 프로토콜제어와 사용자와의 인터페이스제어를 실행하는 중앙처리장치를 구비하고, 1개의 반도체기판상에 형성되는 것을 특징으로 하는 청구항 9에 기재된 단말장치.
상기 음성부호화처리를 실행하기 위한 프로그램을 저장하는 영역, 음성복호화처리를 실행하기 위한 프로그램을 저장하는 영역, 통신로 부호화처리를 실행하기 위한 프로그램을 저장하는 영역 및 통신로 복호화처리를 실행하기 위한 프로그램을 저장하는 영역을 상기 데이타처리장치에 내장되는 메모리에 저장하는 것을 특징으로 하는 청구항 9 또는 청구항 10에 기재된 단말장치.
기지국과의 통신용 프로토콜제어를 실행하기 위한 프로그램을 저장하는 영역과 사용자와의 인터페이스제어를 실행하기 위한 프로그램을 저장하는 영역을 상기 데이타처리장치에 외부부착되는 메모리에 저장하는 것을 특징으로 하는 청구항 9∼청구항 10 중의 한항에 기재된 단말장치.
상기 데이타처리장치는 또 아날로그 디지탈 변환회로 및 디지탈 아날로그 변환회로와 인터페이스하는 직렬입출력회로를 상기 중앙처리장치의 어드레스 공간내에 구비하는 것을 특징으로 하는 청구항 9 또는 청구항 10에 기재된 단말장치.
비순회형 필터연산을 1탭당 1사이클로 실행할 수 있는 디지탈신호처리장치, 중앙처리장치 및 상기 중앙처리장치의 어드레스공간에 배치되고 상기 디지탈신호 처리장치와 중앙처리장치의 처리프로그램을 저장하는 메모리를 구비하는 데이타처리장치.