KR19990044109A - 전계 에미터 장치 및 그의 제조 방법 - Google Patents

전계 에미터 장치 및 그의 제조 방법 Download PDF

Info

Publication number
KR19990044109A
KR19990044109A KR1019980701342A KR19980701342A KR19990044109A KR 19990044109 A KR19990044109 A KR 19990044109A KR 1019980701342 A KR1019980701342 A KR 1019980701342A KR 19980701342 A KR19980701342 A KR 19980701342A KR 19990044109 A KR19990044109 A KR 19990044109A
Authority
KR
South Korea
Prior art keywords
layer
field emitter
cavity
insulating material
emitter
Prior art date
Application number
KR1019980701342A
Other languages
English (en)
Inventor
개리 더블유 존스
스티븐 엠 짐머맨
제프리 에이 실버네일
수잔 케이. 슈바르츠 존스
Original Assignee
게리 더블유. 존스
페드 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 게리 더블유. 존스, 페드 코포레이션 filed Critical 게리 더블유. 존스
Publication of KR19990044109A publication Critical patent/KR19990044109A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J1/00—Details of electrodes, of magnetic control means, of screens, or of the mounting or spacing thereof, common to two or more basic types of discharge tubes or lamps
    • H01J1/02—Main electrodes
    • H01J1/32—Secondary-electron-emitting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
    • H01J9/02—Manufacture of electrodes or electrode systems
    • H01J9/022—Manufacture of electrodes or electrode systems of cold cathodes
    • H01J9/025—Manufacture of electrodes or electrode systems of cold cathodes of field emission cathodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J3/00—Details of electron-optical or ion-optical arrangements or of ion traps common to two or more basic types of discharge tubes or lamps
    • H01J3/02—Electron guns
    • H01J3/021—Electron guns using a field emission, photo emission, or secondary emission electron source
    • H01J3/022—Electron guns using a field emission, photo emission, or secondary emission electron source with microengineered cathode, e.g. Spindt-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2201/00—Electrodes common to discharge tubes
    • H01J2201/30—Cold cathodes
    • H01J2201/319—Circuit elements associated with the emitters by direct integration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2329/00—Electron emission display panels, e.g. field emission display panels
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S428/00—Stock material or miscellaneous articles
    • Y10S428/922—Static electricity metal bleed-off metallic stock
    • Y10S428/9335—Product by special process
    • Y10S428/938—Vapor deposition or gas diffusion

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Cold Cathode And The Manufacture (AREA)

Abstract

베일 공정에 의해 형성된 전계 에미터 장치(도 15)에 있어서, 릴리즈 층을 포함하는 보호 층은 장치를 위한 게이트 전극 층(62)상에 증착되며, 상기 보호층은 기판(12) 상에 유전 물질 층(30)내에 전계 에미터 공동(72)을 에칭하는 동안 및 상기 개구부(72)를 통해 전계 에미터 물질을 형성하는 동안에 게이트 전극 층(62)의 에지를 보호하기 위하여 상기 게이트 전극 층(62)의 개구부의 외주변 에지 상부에 위치한다. 상기 보호층은 공동을 에칭하는 단계와 전계 엘리먼트를 형성하는 단계의 완료에 이어 용이하게 제거되어, 상기 전계 에미터 장치를 생산하다. 전계 에미터 장치는 낮은 턴온 전압에서 전계 에미터 엘리먼트로부터 높은 주파수의 전자 방출을 수행하기 위해 전류 제한 구성물(14)을 더 포함한다.

Description

전계 에미터 장치 및 그의 제조 방법
전계 방출 구조물 및 장치의 기술에 있어서, 초소형 전자 공학 기술의 방출 엘리먼트 또는 복수개의 이러한 엘리먼트(어레이)는 하나 이상의 전계 에미터로부터의 전속(flux of electron)을 방출하기 위하여 사용된다. 종종 "팁"으로 언급되는 전계 에미터는 특히 전자의 효율적인 방출을 위하여 모양이 형성되며, 표면 프로파일에 있어서 예를 들어 원뿔형, 피라미트형 또는 물결형이 될 수도 있다.
전계 방출 구조물은, 전자총, 방출된 전자가 선택적으로 충돌되는 광루미네슨스(photoluminescence) 물질과 공동으로 전계 방출 구조물을 구비한 디스플레이 소자 및 관련 제어 전극에 결합된 에미터 팁의 어셈블리를 구비한 진공 집적 회로를 포함하는 초소형 전자 기술 응용에 있어서, 넓은 가능성 및 실제 사용성을 가진다.
일반적인 종래 기술의 소자에 있어서, 전계 방출 팁은 에미터 도전체와 전기적 접속하고 추출 전극에 이격된 관계로 특징적으로 배열되며, 이에 따라 전자 방출 갭을 형성한다. 에미터 팁과 추출 전극 사이에 부가된 전압을 사용하여 전계 에미터는 전속을 방출한다. 실제적인 초소형 전자기술의 소자를 생산하기 위하여, 팁 또는 팁 어레이는 실리콘 또는 다른 반도체 물질과 같은 적합한 기판상에 형성되며, 관련 전극들은 기판 상 또는/및 기판내에 공지된 평판 기술로 형성될 수 있다.
기술 분야에서는 두 개의 일반적인 전계 에미터 팁이 공지되어 있으며, 수평 및 수직, 즉 기판에 대해 전자 빔 방출 방향이 방위 타입을 결정한다. 수평 전계 에미터는 기판에 평행인 전기 빔 방출을 발생시키기 위해, 수평으로 배열된 에미터와 전극을 사용한다. 유사하게, 수직 전계 에미터는 기판에 수직인 전자 빔 방출을 발생시키기 위해, 수직으로 배열된 에미터와 전극들을 사용한다.
수평 전계 에미터의 예가 Lambe의 미국 특허 제 4,728,851호 및 Lee 등의 미국 특허 제 4,827,177호에 개시되었다. Lambe 및 Lee 등의 구조물은 기판상의 단일 수평 층으로서 형성된다. 개선된 수평 전계 에미터가 Jones 등의 미국 특허 제 5,144,191호에 개시되었다.
수직 전계 에미터의 예가, Levine의 미국 특허 제 3,921,022호; Smith 등의 미국 특허 제 3,970,887호; Fukase등의 미국 특허 제 3,998,678호; Yuito등의 미국 특허 제 4,008,412호; Hoeberechts의 미국 특허 제 4,095,133호; Shelton의 미국 특허 제 4,163,949호; Gray 등의 미국 특허 제 4,307,507 호; Greene 등의 미국 특허 제 4,513,308호; Gray 등의 미국 특허 제 4,578,614호; Christensen 의 미국 특허 제 4,663,559호; Brodie등의 미국 특허 제 4,940,916호; Gray등의 미국 특허 제 4,964,946호; Simms 등의 미국 특허 제 4,990,766호; 및 Gray의 미국 특허 제 5,030,895호에 개시되었다.
다른 예들로서, 기판상의 캐소드 물질의 평행 층을 형성한 후, 블록 매트릭스로 사이에 캐소드 물질의 층이 샌드위치형으로 위치하도록 제2 기판의 부착함에 의한 수직 전계 방출 구조물의 제조 방법이 Tomii 등의 미국 특허 제 5,053,673호에 개시되었다. 대안적으로, 캐소드 물질 층은 이같은 블록 매트릭스 형태로 샌드위치형의 전기적 절연 물질 층내에 케이싱된다. 이어 블록은 적어도 한 면상에 노출된 캐소드 물질을 가지는 엘리먼트를 형성하기 위해 구획된다. 캐소드 물질이 절연 물질로 케이싱되는 실시예에 있어서, 분할된 부재들은 캐소드가 절연 케이싱 상부로 돌출되도록 제조될 수 있다. 다른 실시예에서는 이어 노출된 캐소드 물질은 에미터 팁으로 형체화된다.(마이크로팁 캐소드)
원뿔형 또는 피라미트형 팁과 같은 "바늘 같은" 엘리먼트가 (대체적으로 도전성 또는 반도체의) 기판상에 형성되어 있는 수직 전계 방출 캐소드/전계 이온화기 구조물이 Spindt 등의 미국 특허 제 3,665,241호에 개시되었다. 이러한 팁 어레이의 상부에, 스크린 또는 그물과 같은 작은 구멍이 있는 전극 부재는 관련 팁 엘리먼트에 수직으로 정렬된 개구부를 사용하여 정렬된다. 상기 특허에 개시된 일실시예에 있어서, 바늘 같은 엘리먼트는 실린더형의 하부 페데스탈 부분과 상부의 원뿔형 극단부를 포함하며, 여기에서 상기 페데스탈 부분은 구멍이 있는 전극 또는 상부의 원뿔형 극단부 보다 더 높은 저항을 가지며, 절연체가 원뿔형 팁 전극과 구멍이 있는 전극 부재들 사이에 배열될 수 있다. 이러한 특허의 구조물은 금속 포인트의 일반적인 어레이를 생산하기 위하여, 구멍이 있는 부재(카운터 전극으로서 적소에 남겨질 수 있거나, 다른 구멍이 있는 부재로 대체될 수 있는 부재)를 통해 금속 증착에 의해 형성될 수 있다.
Spindt 등의 특허에서 개시된 타입의 구조물을 제조하기 위해, 기술 분야에서 일반적으로 사용되는 금속 마이크로팁 공정은 글래스와 같은 물질의 기판상에 기본 구조물의 초기의 제조와 관련되며, 상기 기판 상에는 캐소드, 절연 물질 및 게이트 물질의 층이 연속적으로 증착된다. 게이트 금속 층내에 개구부를 형성하기 위해, 최상부의 게이트 물질의 층은 포토마스킹되고 RIE 에칭 처리되어 아래에 놓인 절연 물질층을 노출시킨다. 이어 게이트 층 아래의 개구되고 캐소드 물질 층 아래로 연장된 공동을 형성하기 위하여, 아래에 놓인 예를 들어 SiO2와 같은 절연 물질층은 화학적 에칭 또는 RIE 기술로 에칭된다. 게이트 층은 자신의 외주변 주위의 공동 상부에 돌출 부분을 형성하도록, 이러한 공동은 상부에 놓인 게이트 층 아래에서 외부를 향하여 방사상으로 연장된다.
이러한 마이크로팁 에미터 구조물 형성 과정에 있어서 연속적으로, 분할층이 증발 기술에 의해 낮은 각으로(예를 들어 공동의 중심 축으로부터 75도의 방향을 따라) 게이트 층 상부에 진공 증착된다. 이어 마이크로팁 엘리먼트는 게이트 구조물상의 분할층 상부에 놓인 인접 층의 형성과 동시에 캐소드 층상의 공동내에 형성된다. 마지막으로, 분할 층은 전기화학적으로 상기 인접 층을 제거하기 위하여 에칭되며, 게이트 층이 원뿔형 에미터 팁의 상부에 놓여 둘러싸는 게이트 전극 구조물을 형성하는 게이트 층을 갖는 마지막 구조물을 생산한다.
도전성의 상부 부분 및 저항성의 바닥 부분을 포함하고 수평 기판으로부터 수직으로 상향 연장되는 컬럼을 가지는 수직 컬럼 에미터 구조물이 Jones등의 미국 특허 5,371,431에 개시되었다. 이러한 장치에 의해, 에미터 팁 표면이 컬럼의 상측 극단부에 제공되며, 상기 팁은 컬럼을 연장시키므로써 기판으로부터 분리된다. 절연 층이 기판과 컬럼 사이에 형성된다. 에미터 전극은 컬럼의 기저부에 형성되며, 추출 전극은 컬럼의 상부 근처에 형성될 수 있다.
Jones등의 미국 특허 5,371,431에 개시된 바와 같이, 최상의 극단부에 팁을 가지는 칼럼을 형성하기 위하여, 수직 칼럼 에미터 구조물은 기판의 표면상에 팁을 형성함에 이어 팁 주위의 기판내에 트랜치를 형성하므로써 제조될 수 있다. 대안적으로 미국 특허 제 5,371,431호의 수직 칼럼 에미터 구조물은 칼럼을 정의하기 위해 기판에 트랜치를 형성함에 이어 칼럼의 상부에 팁을 형성하므로써 제조되는 것으로 개시되었다. 다른 방법에 있어서, 트랜치는 유전물질로 충진되며, 도전체 층은 추출 전극을 제공하기 위한 유전층 상에 형성될 수 있다.
수직 전계 에미터 구조물의 추가의 개선점 및 제조 방법은, 1996년 4월 3일에 출원된 "Field Emitter Structure and Method of Making the Same"로 명명된 Jones의 미국 특허 출원 일련 번호 08/627,922호, 1993년 3월 11일 출원된 "Emitter Tip Structure and Field Emission Device Comprising Same, and Method of Making Same"로 명명된 Jones의 미국 특허 출원 일련 번호 029,880호 및 국제 공개 번호 WO 94/20975로서 1994년9월 15일 공개된 해당 국제 출원 번호 PCT/US94/02669호에 개시되어 있다.
발명의 요약
본 발명에 의해, 전계 에미터 소자, 특히 전계 에미터 디스플레이의 성능 및 신뢰성을 강화시키는 복수개의 구조물이 제공된다. 본 발명은 이러한 구조물을 제조하기 위한 방법을 부가적으로 제공한다.
보다 구체적으로, 본 발명은 다양한 개선된 구조물 및 기본적 구조물의 전계 에미터 엘리먼트의 어레이를 용이하게 제조하기 위한 방법을 제공하며, 종래 제조 기술에 의해 형성된 전계 에미터 엘리먼트와 비교하여 상기 전계 에미터 엘리먼트는 모양 및 치수 설정 특성에 있어서 양호한 균일도와 전계 에미터 디스플레이에 대한 강화된 유용성을 가진다.
본 발명의 상기 기술들은 도면을 참조한 아래와 같은 상세한 설명을 고려하여 쉽게 이해될 수 있다.
본 발명은 전계 방출에 기초한 평판 디스플레이를 포함하는 전계 방출 구조물 및 장치뿐만 아니라, 이같은 구조물 및 장치의 제조 방법 및 사용 방법에 관한 것이다.
도 1 내지 도 3은 상부에 에미터 팁 엘리먼트의 연속적 제조를 위한 기본 구조물을 제조하기 위한 공정을 설명한 도면.
도 4 내지 도 6은 그 상부에 에미터 팁 엘리먼트의 연속적 제조를 위한 기본 구조물을 제조하기 위해, 도 1 내지 도 3에 도시된 것에 대한 대안적인 공정을 도시한 도면,
도 7 내지 도 9는 도 1 내지 도 3 및 도 4 내지 도 6의 공정을 통해 형성된 타입의 기본 구조물상에 에미터 팁 엘리먼트의 에칭 형성을 도시한 도면.
도 10 내지 도 16은 도 내지 도 3 및 도 4 내지 도 6의 공정을 통해 형성된 타입의 기본 구조물상에 에미터 팁 엘리먼트의 증발 형성을 도시하며, 도 10 내지 도 12 및 도 15 내지 도 18은 처리 흐름에 있어서의 구조를 개략적으로 도시하고 도 13 및 도 14는 전계 방출 어레이 및 전계 방출 어레이 구조물의 "베일"형의 선구 구조물에 대한 포토마이크로그래프를 도시한 도면.
본 발명은 전자 에미터로서 전계 에미터를 사용하는 평판 비디오 디스플레이를 위한 펑탄화 구조물에 관한 것이다. 상기 구조물( 및 그의 변형물)은 매트릭스 어드레스 디스플레이의 활성 영역으로의 X 및 Y 격자 라인의 용이한 접속을 허용한다.
절연체 스택 조합은 유전체 두께의 2 내지 5배까지 긴 절연체 표면을 갖는 절연 공동을 형성하므로써 게이트와 에미터 빈 공간의 에미터 라인 사이에 개선된 절연을 제공하며, 그에 따라, (유전체 벽 양단의 전기장을 감소시키는 것에 기인하여) 에미터 근처의 절연체 표면에서의 전류 누설 가능성을 상당히 감소시킨다.
본 발명의 향상된 전계 에미터 구조물의 다른 이점은 다음과 같은 이점, 즉
- 상부 유전 층을 사용하여 게이트 도전체의 증가된 물리적 지지를 제공하며;
- 에미터 패터닝 단계를 위해 평탄화된 표면이 사용되는 것을 허용하며;
- 도전 결함은 구조물의 제조시 코팅되어 이러한 도전 결함으로부터 야기되는 전기적 단락의 가능성을 감소시키며;
- 바람직한 실시예의 전계 에미터 구조물은 스핀-온 평탄화 실리콘 디옥사이드를 유일한 방식으로 절연 구조물 부분으로 사용하는 이점을 가진다.
본 발명에 따른 실시예의 평탄화 구조물의 중요한 구조상의 컴포넌트들은;
- 스핀-온 평탄화 절연 물질
- 느린 에칭 유전체로 이루어진 중첩층
- 상부의 긴 유전체를 갖는 C형태의 공동을 생성시키는 유전체 스택 내부로 에칭된 공동
- 다수의 금속 층의 조정에 의해 형성된 집속 전극들이다.
다른 측면에 있어서, 본 발명은 기본 구조물내에 형성된 공동 내부에 증발 에미터를 제조하기 위한 리프트오프 구조물을 꾀한다.
중요한 구조상의 컴포넌트들은;
1. 예를 들어 Cr 또는 구성에 유용한 다른 게이트 물질로 형성된 게이트 도전체(또는 도전체들의 조합물)
2. 게이트 물질을 손상시키지 않고 선택적으로 에칭되는 (예를 들어 Cu로 형성된) 릴리즈 층
3. 공동 에칭 동안에 릴리즈 층 및 게이트의 표면 측벽을 보호하도록 하는 역할을 갖는 선택적 상부/측면 베일 물질
4. 게이트 물질 및 릴리즈/ 베일 물질이 증착될 때 홀 어레이를 생성시키기 위한 중간 리소그래프 리프트오프 칼럼을 구비한 직접적으로 증착된 복수층 스택을 포함한다.
다른 특징 및 측면들은 상세한 설명 및 이후에 전개되는 실시예를 참조하여 상세히 설명될 것이다.
본 발명의 일 실시예에 따른 실증적인 과정에 있어서, 전계 에미터 어레이는 도 1 내지 도 3을 참조하여 후속의 공정 단계에 의해 형성된다.
1. 글래스 기판(12) 상에 예를 들어 SiO, Si3N4또는 Al2O3의 에칭 정지층을( 에칭 정지층(10)이 예를 들어 0.1 내지 2 미크론의 두께를 갖도록) 증착한 후, 연속적으로 증착된 도전층과 전류 제한층이 함께 취하는 대략적인 (예를 들어 1 미크론) 두께까지 SiO 또는 다른 적합한 절연 물질을 에칭 정지층 상부에 증착한다.
2. 단계 1에서 형성된 구조물을 포토레지스트(16)를 사용하여 패터닝하고 실리콘 유전체 층(14)을 통해(RIE, 플라즈마 또는 완충 산화물 에칭 또는 이러한 에칭 기술의 조합에 의해) 에칭 정지층(10)까지 아래로 트랜치(18)를 에칭한다. 오버에칭이 충분하게 수행되어 트랜치의 높이를 정확하게 설정하도록 에칭된 공동의 기저부의 SiO2를 제거시킨다.
3. 바닥의 예를 들어 크롬과 같은 도전 물질(20)을 1000옴스트롱 두께로 증착한 후, SiO + SiO의 무게에 기초한 10 중량%의 크롬으로 이루어진 전류 제한물질 층(24)을 예를 들어 6000옴스트롱 두께로 증착한다. 전류 제한층의 증착은 선택적으로 수행되며, 이후에는 예를 들어 금 또는 알루미늄으로 이루어진 주입 물질층(22,26)이 대략 200옴스트롱의 두께로 증착되며, 이것은 생성 구조물내의 바람직한 특성에 의존한다. (도 2 참조) 이러한 증착은 스퍼터링 또는 증발 기술과 같은 임의의 적합한 방법에 의해 수행될 수 있다. 예를 들어, 도 2에 도시된 Au-(SiO +Cr)-Au 박막층 구조는 피크 전류대 전압 장치에 대해 사용될 수 있다. 상부 층은 에칭 정지 및/또는 캐리어 주입 층의 조합물이다. 전류 제한층은 관련 전자 부품 및 회로에 대한 생산 디스플레이의 연속적 접속을 용이하게 하기 위해, 리드의 단부에서 마스크 오프될 수 있다.
4. 솔벤트 및 증착된 층의 리프트 오프를 사용하여 레지스트를 제거하여 도 2에 도시된 구조물을 생산한다.
5. Dow-Corning FOX(예를 들어 0,5 내지 2 미크론 두께의)로 이루어진 스핀-온 평탄화 산화물 층(30)(도 3 참조)은 경화를 위해 느린 온도 램프(분당 3도) 이후에 450℃에서 1시간 베이킹된다. 상기 스핀 온 물질은 이러한 산화물 층의 제조의 중간에 삽입된 베이킹 단계로 여러 번 코팅을 통해 증착될 수 있다. 결과적 구조물은 도 3에 도시된다.
도 4 내지 도 6은 도 1 내지 도 3에 도시된 공정으로부터 형성되는 결과물과 동일한 일반적인 타입의 기본 구조물을 형성하기 위한 대안적인 공정을 도시한다. 이러한 대안적인 공정에 있어서, 도 4 내지 도 6을 참조하여, 다음과 같은 단계가 수행된다.
1. 준비된 기판(도 4에서 도시된 바와 같이 실리콘 디옥사이드 또는 SiO로 이루어진 임의의 고순도 코팅(10)을 갖는 예를 들어 깨끗한 글래스 기판(12))상에 레지스트(16)를 코팅한다.
2. 예를 들어 크롬과 같은 에미터 라인 금속(20)과 전류 제한 층(24)을 증착하고, 과잉의 금속을 따라 (IPA 린스를 사용한 NMP와 같은 적합한 솔벤트내에서) 레지스터의 리프트오프를 수행하여, 도 5에 도시된 구조물을 생성한다. 전류 제한층은 예를 들어 SiO + 20%의 크롬으로 이루어진 선택적 주입층을 포함한다(여기에서 크롬의 퍼센트는 SiO의 중량에 기초한 중량에 따른 것이다).
3. 단계 2의 결과적 구조물에 포지티브 레지스트를 ~2 미크론 두께로 코팅하고, 레지스트-코팅된 바닥을 베이킹한 후, 광 소오스( 예를 들어 Hg 램프)를 사용하여 후면에서부터 상기 레지스트를 노광시키고 적합한 기본 현상제에서 노광된 레지스트를 현상하여 결과적 구조물을 베이킹한다.
4. 기본 구조물의 앞면상에 (예를 들어 1.5미크론 두께의 SiO2) 조합된 전류 제한층(24)과 에미터 금속(20)의 두께와 동일한 두께로 절연체(14)를 증착한 후, IPA 린스를 사용한 NMP와 같은 솔벤트내에서 초과된 절연물질과 함께 레지스트(16)의 리프트오프를 수행한다.
5. 도전체(20)/전류 제한층(24) 구조물과 증착된 절연 물질(14) 사이의 갭(25)을 충진시키기 위한 스핀-온 산화물(도 6 참조)을 증착하고, 유사한 결과적인 기본 구조물을 달성하기 위해 도1 내지 도 3과 조합하여 설명된 공정에서와 같이 베이킹/어닐링한다.
도 1 내지 도 3 및 도 4 내지 도 6을 참조하여 설명된 대안적인 공정의 결과적인 기본 구조물은 각각 도 7 내지 도 9를 참조하여 설명되는 것과 같이 그 상부에 전계 에미터 엘리먼트 형성하는 데에 사용될 수 있다. 에칭된 에미터 칩 형성 공정은 아래에 전계된 단계를 포함한다.
A.1. (전류 제한층 물질이 그와 관련된 주입층을 포함하는 것에 의존하여,) 전류 제한 물질(24) 또는 주입층(26)의 상부를 노출시키기 위해 스핀-온 산화물(30)을 에칭백하거나 연마가공한다.
A.2. 앞의 단계에서 행해지지 않으면, 주입층을 선택적으로 증착한다. 에미터 물질이 적절하게 이러한 목적을 수행하지 않으면(예를 들어 금 도핑을 구비한 실리콘이 이러한 목적을 수행한다면), 실리콘 또는 몰리브덴(도 7 참조)과 같은 에미터 물질(36)을 증착한다.
A.3. 적합한 패터닝 물질을 사용하여 에미터 물질 층(36)을 리프트오프 패터닝하고, 도 7에 도시된 바와 같이 그 상부에 (예를 들어 50nm내지 2.000nm 까지의 두께로) 에칭 저항 캡(38)을 증착한다.
A.4. 에미터 물질(36)을 먼저 등방성 에칭한 후, 도 8에 도시된 에미터(40)를 형성하기 위해 이방성으로 에칭하고, 도 9에 도시된 SiO2/SiO/SiO2의 절연체 스택을 형성하기 위해, 절연 물질 층(42,44 및 46(예를 들어SiO로 이루어진 층(42,46)과 SiO2로 이루어진 층(44))을 증착한다.
A.5. Nb 또는 Cr와 같은 물질로 구성된 도전체(48)의 증착을 위한 게이트 라인을 패터닝하고, 게이트 라인의 리프트오프 또는 에칭에 이어 포인트(52)를 뾰족하게 하기 위해 에미터 물질(36)의 에칭하고 에미터 어레이를 완성하기 위해 캡(38)의 리프트오프를 수행하여, 실린더형 하부 부분(54) 및 뾰족한 팁 부분(52)을 각각 갖는 복수개의 에미터 엘리먼트(40)를 구비한 도 9에 도시된 생산물 전계 에미터 어레이 구조(article)를 생산한다.
본 발명의 다른 측면에 따라, 전계 에미터 엘리먼트들은, 도 10 내지 도 16을 참조하여 아래에서 설명되고 앞으로 본 발명의 "베일 형성 방법(veil process)"로서 언급되는 공정과 같은 보호 물질층에 의해 제조 도중 초기 구조물 부분의 차폐를 이용한 증발 처리에 의해 기본적 구조물상에 형성된다.
이러한 도면들 중에, 도 10 내지 도 16은 도 1 내지 도 3 또는 도 4를 통해 공정을 통해 형성되는 타입의 기본적 구조물상에 에미터 팁 엘리먼트의 증발 형성을 설명하며, 도 10 내지 도 12 및 도 15 내지 도 16은 공정 흐름에 따라 개락적 구조를 도시하며, 도 13 및 도 14는 전계 방출 어레이(도 13)의 "베일" 형 선구 구조물 및 최종 전계 방출 어레이(도 14)의 포토마이크로그래프를 도시한다.
베일 형성 공정의 실시 도중, 도 1 내지 도 3 및 도 4 내지 도 6과 관련하여 실증적으로 상술된 처리 실시예에 의해 형성된 것과 같은 기본 구조물에서 시작하여, 스퍼터링 또는 증발에 의해 도전체 층(62)(예를 들어 크롬) 및 리프트오프 층(64)(예를 들어 구리)이 연속적으로 증착된 SiO +SiO2 층(70)을 느리게 에칭하므로써 선택적으로 증가된 절연 (스핀-온 산화물) 물질 층(30)의 상부 표면은 포토레지스트 물질을 사용하여 패터닝된다. 이어 적합한 솔벤트가 도트형 포토레지스트 및 이같은 도트들 상부의 금속을 리프트오프 시키기 위해 사용되어, 금속의 홀 어레이는 남겨두고 박막층을 리프트오프시킨다. 여러 가지 타입의 증착, 패터닝 및 연속 에칭 처리는 다른 구조물의 해당 변화를 생성하기 위한 목적을 위하여 사용될 수 있다. 픽셀 그룹은 스텝퍼, 스캐너 또는 홀로그래프 시스템을 사용한 일반적인 리소그래프 기술을 사용한 이같은 제조 방식의 실시예에서 패터닝될 수 있다.
기판은 사용된 스핀-온 (산화물 증착) 평탄화 기술에 기인하여 표면이 거칠지 않기 때문에, 절연 물질 층의 포토레지스트 패터닝으로부터 유래한 상술한 패턴은 간섭 레이저 빔을 사용하여 증착된 포토레지스트내에서 노광될 수 있다. 포토레지스트-코팅된 산화물 층상에 간섭계 리소그래프을 수행하기 위해 간섭 레이저 빔을 사용한 레이저 방사 노광은 크립톤 레이저(파장=~416nm) 또는 아르곤 레이저(파장=~315nm)로부터 라인 및 간격 간섭 패턴을 노광시키므로써 수행되는 일예을 위한 것일 수 있으며, 기판을 90도로 회전시킨후, 레이저 방사에 대해 기판을 재노광시킨다. 레이저 간섭 궤환 현상 시스템은 유용하게 사용될 수 있다. 이같은 제조 방법의 바람직한 측면에 따라, 폴리이미드와 같은 물질로 이루어진 방사방지 층이 사용되며, 반사 방지 물질 층은 포토레지스트 하부에 놓인다. 전반적인 도트 어레이 패턴이 사용될지라도 자기 정렬식의 픽셀들은 에미터 리드와 게이트가 오버랩되는 경우에 달성된다.
간섭 레이저 빔 리소그래프식 방법에 있어서, 에미터 도트 이외에 리소그래프 마스크 패턴이 도트의 어레이를 그룹으로 뾰족하게 하는 데 사용될 수 있다. 이러한 마스크는 또한 커다란 도트 또는 라인 패턴을 생성하기 위하여 사용될 수 있으며, 이러한 패턴들은 연속된 에미터 물질 증착 도중에 간격이 좁혀지지 않으며, 이에 의해 에미터 리프트오프에 대한 비율과 용이성을 증가시킨다.
절연체의 선택적 제 2 층(70)이 스핀-온 절연체의 경화 이후(도 10에 도시된 절연체로 이루어진 제 2 층(30)) 증착될 수 있으며, 이것은 SiO, SiO2, SiO + SiO2혼합물 또는 적합한 다른 절연 물질이 될 수 있다.
게이트 층(62)과 선택적 상부 리프트오프 층(64)/베일 층(66)을 증착이 수행되는 구조물의 표면에 대해 적은 각도로 증착하므로써, 도 10에 도시된 것과 같은 선구체(precursor article)이 제조된다. 이러한 선구체는 이상적인 리프트오프 구조물을 연속 증발적으로 형성된 에미터에 제공되며, 얕은 각의 증발을 사용한 마이크로팁 에미터 어레이를 형성하기 위한 종래의 방법에 비해 실질적으로 더 간단하고 용이하게 구현되는 제조 방법을 가능하게 한다.
게이트 층(62), 릴리즈 층(64) 및 선택적 상부 리프트층(64)/베일 층(66)의 스퍼터링은 또한 리프트오프 칼럼의 벽상에 증착된 물질의 축적이 상대적으로 낮은 압력으로 적합하게 제어되는 한 다수의 연속적 층을 생성시키는 데 사용될 수 있으며, 이것은 이같은 방법론을 위한 최적의 압력 및 다른 동작 조건을 확인하기 위한 부적당한 실험 없이 기술 분야의 당업자에 의해 용이하게 이해될 수 있을 것이다. 이러한 방법론의 실행에 있어서, 릴리즈 층(64)과 (선택적 상부 리프트오프(64) 및 베일 층(66)으로 이루어진)보호 충을 게이트 금속층(62)의 증착에서 사용된 각보다 약간 얕은 증발 각으로 증착시키는 것은 일반적으로 유용하다는 것이 밝혀졌다.
(선택적 상부 리프트오프 층(64)과 베일 층(66)으로 이루어진) 보호 층의 상부 베일 부분(66)은 선택적이지만 처리의 사이에 삽입된 마모에 대한 릴리즈층의 민감도를 감소시키는 것을 돕는다. 이러한 베일 층(66)은 리프트오프(릴리즈)층과 호환되는 임의의 적합한 물질 구조로 형성될 수 있으며, 베일층이 제안되는 제조 공정 조건하에서 게이트 도전 층(62)에 대해 보호적으로 효과적이다. 도 10은 리프트오프 공동(68)울 포함함에 따른 구조물의 상부부분을 도시하며, 이러한 공동은 리프트오프 층(64)을 형성한 후 베일 층(66)을 형성하기 전에 리프트오프(64)층과 도전체 층(62)을 통한 에칭을 위해 사용되는 에천트 매체를 사용하는 RIE, 플라즈마 또는 숩식 에칭 기술과 같은 임의의 적합한 기술에 의해 형성되어, 베일 물질이 과잉 코팅 부분을 도 10에 도시된 것과 같은 리프트오프 층상부에 리프트오프 공동(68)의 측벽 상에 과잉 코팅 부분을 형성하는 방식으로 베일층(66)의 연속된 증착이 수행될 수 있다.
선택적 상부 리프트오프 층(64)과 베일 층(66)으로 이루어진 보호 층은 도 11에 관련 게이트 도전체 층(62) 및 (SiO +SiO2 또는 다른 적합한 절연 물질로 위에서 언급된 것과 같은) 느린 에치 절연 물질 충(70)과 함께 더 자세히 도시된다. 도 11에 도시된 바와 같이, 보호용 베일 및 릴리즈 물질 층은 게이트 도전체 층(62)의 에지를 덮고 상부 보호용 베일 층(66)은 릴리즈(64)/게이트 층(62)이 RIE, 플라즈마 또는 습식 에칭을 사용하는 공동 에칭동안에 게이트 도전체층의 에지가 보호되는 것을 보장한다. 따라서, 에미터 물질이 이후에 공동내에 증착될 때, 과잉 에미터 물질은 베일 또는 리프트오프 층 상에 축적되지만 게이트 에지 상에는 축적되지 않기 때문에, 과잉 에미터 물질에 대한 이후의 깨끗한 리프트오프를 촉진시킨다. 이러한 방식으로, 릴리즈 층(64) 및 베일 층(66) 모두는 얇은 베일 구조물을 생성하는 데 사용되며, 이것은 단지 약간 에미터 공동의 단면 영역을 제한하며, 그럼에도 불구하고 이것은 연속적인 처리에서 용이하게 리프트오프될 수 있다.
이어, 공동의 에칭 단계는 절연 물질 층(70)(30)내에 공동을 형성하기 위해, 이러한 목적에 효과적인 적합한 임의의 에천트 매체와 기술을 사용하여 수행된다. 예로서, 이같은 에칭은 RIE를 사용하여 수행되거나, BOE와 같은 습식 처리 기술을 통해 또는 이러한 방법들의 조합에 의해 수행될 수 있다. 습식 에칭 단계는 바람직하게 이러한 에칭 동작을 종료하기 위해 사용되어, 전류 제한 물질(24)/주입층(26)상에 깨끗한 에칭 종료를 보장한다. 결과적인 공동-에칭된 구조물은 공동(72)을 포함하는 도 12에 도시된다.
유전체 (산화물) 층(30)내에 공동(72)의 형성에 이어, 에미터 물질이 공동 내부로 증착된다. 에미터 물질은 전계 에미터 엘리먼트의 형성을 위하여 기술분야에서 유용하게 사용되는 구조의 임의의 적합한 물질일 수 있다. 예로서, 에미터 물질은 실리콘 또는 SiO +50%Cr을 포함할 수 있다. 에미터 물질은 저압(예를 들어 < 10-5torr)에서 증발에 의해 공동 입구의 "홀"이 차단될 때까지 증착되어 도 13의 포토마이크로그래프에 도시된 것과 같은 "차단된" 과잉 에미터 물질 아래에 뾰족한 에미터 팁을 형성하게 되며, 여기에서 선구체는 에미터 엘리먼트와 공동 구조물의 주입 특성을 밝히기 위한 컷팅에 따라 확대된 정면도에 도시된다. 이러한 마이크로그래프는 35.0k 확대로 취해지며, 에미터 엘리먼트의 극도로 균일한 구조적 특징을 도시하며 상부에 리프트(릴리즈)층과 베일층으로 이루어진 보호 층의 조합을 도시한다.
도 13의 포토마이크로그래프에 도시된 구조물의 형성 이후, (제공된다면, 선택적 베일 층과 함께) 리프트오프 층은 공동(72) 입구를 "다시 개구"시키기 위해 제거된다. 이러한 보호 층 제거는 이러한 목적을 위해 효과적인 임의의 적합한 시약에 의해 달성되며, 특정 시약은 부적당한 실험 없이 보호층의 특정한 조합에 의존하여 기술 분야의 당업자에 의해 용이하게 결정될 수 있다. 예로서, 구리의 리프트오프 층이 사용되었다면, 과잉 에미터 물질을 릴리즈시키기 위해 질산이 사용될 수 있으며, 다른 산들 또는 비산성의 제거 종류가 다른 릴리즈 층 물질에 대해 유용하게 사용될 수 있다.
상부에 오버코팅된 과잉 에미터 물질과 함께 연속적 리프트오프 및 (선택적) 베일 층으로 이루어진 보호층을 제거하는 데 있어서, 게이트 물질 층의 짧은 에칭은 게이트 에지 상부의 의사 에미터 물질 증착을 분리시키기 위해 사용될 수 있다. 이같은 제거를 위한 실증적인 에칭 프로토콜은 물질 두께에 대한 ~0,25nm의 에칭 제거이며, 여기에서 크롬이 게이트 에미터 층 물질인 경우, 25℃에서 초음파 교반을 사용하여 물에 10중량 %의 칼륨 망간 용해제를 사용한다.
도 14는 결과적인 전계 에미터 어레이 구조물의 포토마이크로그래프이며, 40.0K의 확대로 취하여진다. 이러한 마이크로그래프는 기본적인 구조물의 공동내의 에미터 팁 엘리먼트를 도시하며, 게이트 전극 층은 상부에 놓여 팁 엘리먼트를 둘러싸고, 공동은 마이크로그래프에 도시된 확대된 정면도에서 평탄하게 오목한 윤곽이 된다. 공동은 스핀-온 산화물 층내에 에칭백되어, 상부에 놓인 유전체가 돌출을 형성하고 에미터 팁 엘리먼트와 게이트 전극 사이의 전류 누설 경로를 연장시키게 되며, 동시에 느린 에치 절연체 층은 게이트 전극 층에 대해 차례로 에칭백되므로, 결과적인 전계 방출 어레이 장치의 동작에 있어서, 낮은 턴온 전압에서 전자 방출에 대해 매우 효과적 자극을 위해, 팁-포함 공동의 개구부에서의 게이트 전극 층 에지는 팁 엘리먼트의 상부 말단 단부에 적당히 매우 근접하여 위치된다.
도 1의 마이크로그래프에 도시된 전계 에미터 어레이 구조의 상세도는 도 15에 개략적으로 도시되며, 이런 구조의 공동부의 확대된 정면도는 도 16에 도시되어 있다.
도 15와 16에 도시된 바와 같이, 상기 전계 에미터 어레이 구조는 스핀 온 산화물층(30)에 형성된 공동(72)내의 주입 층(26) 상에 에미터 팁 엘리먼트(40)를 포함한다. 상기 에미터 팁 엘리먼트는 게이트 전극(62)이 상부에 놓여 둘러싸여지며, 상기 게이트 전극과 스핀 온 산화물 층(30) 사이에 삽입된 것은 느린 에치 절연체 층(70)이다. 상기 절연체 층(70)은 상기 공동(72)의 상부 개구부를 둘러싸는 게이트 전극의 주변으로부터 별도로 에칭백 되며, 그 결과 상기 게이트 전극은 상기 느린 에치 절연체 층(70)을 돌출시킨다. 차례로, 상기 느린 에치 절연체 층(70)은 상기 스핀 온 산화물 층(30)에 관련된 느린 에치 절연체 층의 느린 에치 특성의 결과로서 이전에 개시된 바와 같은 확장한 전류 누설 경로를 제공하도록 공동(72)에 대한 개구부에 스핀 온 산화물을 돌출시킨다.
그러므로 상기 에미터 엘리먼트(40)는 바닥의 도전체(20), 주입 층(22), 전류 제한 층(24), 및 주입 층(26)을 포함하는 페데스탈 구조물상에 놓여진다. 이런 페데스탈 구조물은 차례로 기판(12)의 상부면 상에 형성된 상기 유전체 층(10)에 놓여진다.
상기 유전체 층(10) 상의 에미터 엘리먼트 페데스탈 지지구조는 층(10)의 표면에 걸쳐 절연체 물질의 메사형 페데스탈(14)과 교번하며, 스핀 온 산화물 층(30)으로 채워지는 이런 연속적인 교번 페데스탈 사이에 틈을 가진다.
도 16은 에미터 팁 엘리먼트와 전계 방출 어레이 구조의 주위부에 대한 근접 확대도이다. 도 16에 도시된 바와 같이, 상기 에미터 팁 엘리먼트(40)는 임의 주입 층(26) 상에 지지되고, 이런 층이 없는 경우에 상기 에미터 팁 엘리먼트의 기저부의 말단은 상기 전류 제한 층(24)의 상부면에 놓여질 것이다. 상기 스핀 온 절연체 층(30)은 상기 상부 절연체 층(70)에 의해 중첩 및 돌출되며, 상기 상부 절연체층은 차례로 상기 게이트 전극 층(62)에 의해 중첩 및 돌출된다. 상기 게이트 전극 층은 전체 구조에서 게이트 전극의 관련 전기적 절연을 증진할 목적을 위하여 도 16에 도시된 바와 같이 그 위에 절연체 물질의 층(76)을 가진다.
본 발명의 실시예에서의 에미터 엘리먼트 형성에서, 일부 예에서 높은 일함수 물질(예를 들면, SiO+Cr, 또는 다이아몬드같은 막)이 제 1 예에서 상기 에미터를 형성하는데 사용된다면 상기 일함수를 감소하기 위해 적당히 낮은 일함수 물질의 에미터 코팅으로 상기 에미터 팁 엘리먼트를 오버코팅하는 것이 유리할 수 있다. 다음에 오버코팅된 에미터 팁 엘리먼트를 포함하는 공동의 측벽 세정은 유리하게 공동의 측벽으로부터 과잉의 낮은 일함수 물질을 제거하여 과잉의 낮은 일함수 물질의 제거의 부재에서 증가될 수 있는 게이트로부터 에미터로의 전기적 누설을 감소하도록 낮은 일함수 물질의 증착후 수행될 것이다.
상기 에미터 팁 엘리먼트를 오버코팅하기 위한 적당히 낮은 일함수 코팅 물질은 크롬의 SiO+ 15-18 중량%(SiO에 기초한); 크롬 실리사이드; 또는 350 내지 1000℃(1-12 시간 등급상의 주기당) 사이의 공기에서 산화할 수 있는 다른 적당히 낮은 일함수 실리사이드를 포함하는데, 기판 물질로서 저비용 글래스의 사용과 이런 처리 조건의 호환성 때문에 400-500 도의 온도 및 1-4 시간 등급의 산화 처리 시간이 바람직하다.
이미 개시된 바와 같은 상기 전계 방출 어레이의 형성이 완료된 후, 다음에 상기 에미터 라인이 사용된 에미터 라인 재료를 위한 적당한 에천트 매체를 사용하여 리소그래프적으로 패턴화되고 에칭된다. 보기로서, 칼륨 망간산염 용액이 크롬 에미터 라인을 에칭하는데 사용될 수 있다.
전계 방출 어레이 제품과 동일물을 포함하는 평면 패널 디스플레이 제품의 제조에 사용될 수 있는 본 발명의 광범한 범위내에서의 다른 변화와 변형을 고려하여, 상기 전계 에미터 어레이를 위한 게이트 라인은 증발 또는 스퍼터링과 같은 어떤 적당한 기술에 의해 외부 리드에 대한 접촉을 증진하는 얇은 금 층을 사용하여 크롬으로부터 증착될 수 있다. 얇은 니켈 층이 크롬 게이트 물질 상에 또는 크롬 게이트 물질 대신에 증착될 수 있고, 다음에 금으로 임머전(immersion) 코팅된다. 전기 도금되지 않는 금 또는 니켈이 게이트 개구부를 수축하고 리드가 패턴화된후 증진된 도전성을 위해 게이트 금속을 두껍게 하는데 사용될 수 있다.
본 발명의 전계 에미터 구조와 제조 기술은 전계 효과 에미터 엘리먼트로부터 방출된 전자가 선택적으로 충돌하는 광루미네슨스 물질과 협력하는 전계 에미터 구조를 가지는 평면 패널 디스플레이 소자를 포함하는 여러 전계 에미터에 기반을 둔 초소형 전자 제품, 뿐만 아니라 전자 건(guns), 연관된 제어 전극과 결합된 에미터 팁의 어셈블리를 포함하는 진공 집적회로, 및 다른 전계 에미터에 기반을 둔 제품을 제조하는데 사용될 수 있다.
본 발명은 바람직한 실시예를 참조하여 도시되고 기술되고, 다양한 형태의 변화 및 변형이 첨부된 청구범위에 의해 한정된 바와같은 본 발명의 정신 및 범위로부터 벗어나지 않고 이루어진다는 것이 당업자에게 이해된다.

Claims (16)

  1. 기판상의 지지 구조물상에 놓인 전계 에미터 엘리먼트를 포함하며, 상기 전계 에미터 엘리먼트를 중첩적으로 둘러싸는 게이트 전극을 구비하고, 상기 지지 구조물은 5 내지 80중량%의 크롬을 포함하는 실리콘 모노옥사이드로 이루어진 전류 제한 물질로 형성된 전류 제한 지지 부재를 포함하는 것을 특징으로 하는 전계 에미터 장치.
  2. 전계 에미터 장치에 있어서,
    기판;
    바닥의 도전체와 상기 바닥의 도전체 상부의 전류 제한 물체로 이루어지며, 기판으로부터 평평한 표면을 한정하는 상부 극단부까지 상향으로 연장되는 전계 에미터 지지 구조물;
    상기 지지 구조물 상부의 전계 에미터 엘리먼트;
    상기 전계 에미터 엘리먼트를 둘러싸고, 내부에 상기 전계 에미터 엘리먼트를 포함하는 공동을 상기 전계 에미터 엘리먼트에 대해 이격된 관계로 공동 측벽을 사용하여 한정하며, 평평한 상부 표면을 구비한 평탄화 스핀 온 산화물의 절연 물질 층;
    평탄화 스핀 온 산화물 절연 물질과는 다른, 평탄화 스핀 온 산화물 절연 물질의 평평한 상부 표면 상의 제 2 절연 물질 층을 포함하는데, 상기 제 2 절연 물질 층은 연장된 전류 누설 경로를 제공하기 위해 상기 공동 상부로 돌출적으로 연장되며; 및
    상기 제 2 절연 물질 층 상부와 상기 공동의 상부로 돌출적으로 연장되는 상기 제 2 절연 물질 층상의 게이트 전극을 포함하며, 게이트 전극의 에지는 상기 전계 에미터 엘리먼트의 상부 부분을 제한하는 것을 특징으로 하는 장치.
  3. 제 2 항에 있어서, 상기 제 2 절연 물질은 평탄화 스핀 온 산화물 절연 물질에 대해 강화된 에칭 저항 특성을 가지는 것을 특징으로 하는 장치.
  4. 제 2 항에 있어서, 상기 전계 에미터 지지 구조물은 상기 기판과 상기 전계 에미터 지지 구조물 사이의 중간에 끼워진 유전 물질 층을 사용하여 상기 기판상에 놓이는 것을 특징으로 하는 장치.
  5. 제 2 항에 있어서, 상기 전계 에미터 지지 구조물은 절연 물질의 블록킹 부재와 측방향으로 인접하여, 전계 에미터 지지 구조물과 각각 절연 물질의 상기 측방향으로 인접한 블록킹 부재 사이에 공간을 가지며, 평탄화 스핀 온 산화물 절연 물질 층이 상기 전계 에미터와 측방향으로 인접한 절연 물질의 블록킹 부재에 중첩되어 그들 사이의 상기 공간을 충진시키는 것을 특징으로 하는 장치.
  6. 제 2 항에 있어서, 상기 전계 에미터 지지 구조물은 바닥의 도전체와 전류 제한 물체 사이의 전자 주입 물질의 제 1 층과, 상기 전류 제한 물체와 상기 전계 에미터 엘리먼트 사이에 전자 주입 물질의 제 2 층을 포함하는 것을 특징으로 하는 장치.
  7. 제 6 항에 있어서, 상기 전자 주입 물질의 제 1 및 제 2 층은 알루미늄과 금으로 구성된 그룹에서 선택된 금속으로 형성되는 것을 특징으로 하는 장치.
  8. 전계 에미터 장치의 선구체에 있어서,
    기판;
    내부에 전계 에미터 엘리먼트의 기상 증착 형성을 위한 공동을 한정하는 기판상의 절연 물질을 포함하는데, 상기 공동은 상부 개구부를 통해 상기 전계 에미터 엘리먼트로부터의 전자 방출을 통과시키기 위한 상부 개구부를 가지며;
    전계 에미터 엘리먼트를 둘러싸고 상기 전계 에미터 엘리먼트에 대해 이격된 관계로 외주변 에지를 한정하는 절연 물질 상의 게이트 도전층을 포함하는데, 상기 외주변 에지는 차례로 상기 공동의 상부 개구부에 정렬된 게이트 전극 층의 개구부를 한정하며; 및
    상기 게이트 도전층 상부의 보호 층을 포함하며, 상기 보호층은 (i)상기 게이트 도전층 상에 리프트오프 층을 구비하고 (ii) 상기 게이트 도전층의 외주변 에지 상부로 연장되어 상기 전계 에미터 엘리먼트의 상기 기상 증착 형성 동안에 상기 게이트 도전층의 외주변 에지 상의 물질을 형성하는 전계 에미터 엘리먼트의 증착을 제한하는 것을 특징으로 하는 선구체.
  9. 제 8 항에 있어서, 상기 보호층은 상기 리프트오프 층 상부에 베일층을 포함하며, 상기 베일 층은 상기 게이트 도전체 층의 외주변 에지에 중첩되는 것을 특징으로 하는 선구체.
  10. 제 8 항에 있어서, 상기 리프트오프 층은 구리로 이루어지며, 상기 베일층은 크롬과 니켈로 이루어진 그룹에서 선택된 금속으로 이루어지는 것을 특징으로 하는 선구체.
  11. 전계 에미터 장치의 선구체에 있어서,
    기판;
    내부에 전계 에미터 엘리먼트를 갖는 공동을 한정하는 기판상의 절연 물질을 포함하는데, 상기 공동은 상부 개구부를 통해 상기 전계 에미터 엘리먼트로부터의 전자 방출을 통과시키기 위한 상부 개구부를 가지며;
    전계 에미터 엘리먼트를 둘러싸고 상기 전계 에미터 엘리먼트에 대해 이격된 관계로 외주변 에지를 한정하는 절연 물질 상의 게이트 도전층을 포함하는데, 상기 외주변 에지는 차례로 상기 공동의 상부 개구부에 정렬된 게이트 전극 층의 개구부를 한정하며;
    상기 게이트 도전층 상부의 보호 층을 포함하는데, 상기 보호층은 (i)상기 게이트 도전층 상에 리프트오프 층을 구비하고 (ii) 상기 게이트 도전층의 외주변 에지 상부로 연장되어 상기 전계 에미터 엘리먼트의 상기 기상 증착 형성 동안에 상기 게이트 도전층의 외주변 에지 상의 물질을 형성하는 전계 에미터 엘리먼트의 증착을 제한하며; 및
    상기 공동의 상부 개구부를 적어도 부분적으로 막는 상기 보호층상의 물질을 형성하는 과잉 증착된 전계 에미터 엘리먼트의 중첩층을 포함하는 것을 특징으로 하는 선구체.
  12. 상대적으로 높은 일함수 특성을 가지는 제 1 물질로 이루어진 주요 몸체 부분을 구비하고 상대적으로 낮은 일함수 특성을 가지는 제 2 물질로 오버코팅되는, 내부에서 전자를 방출하기 위해 전계 에미터 장치에서 사용하기 위한 전계 에미터 장치에 있어서,
    상기 제 2 물질은 SiO + 15 내지 80%(SiO에 기초한 중량%)의 크롬; 및
    350℃와 1000℃의 온도에서 1내지 12시간의 가열 동안에 공기중에서 산화가능한 금속 실리사이드로 구성된 그룹에서 선택되는 것을 특징으로 하는 장치.
  13. 제 12 항에 있어서, 상기 제 2 물질은,
    SiO + 15 내지 80%(SiO에 기초한 중량%)의 크롬;
    크롬 실리사이드; 및
    니오븀 실리사이드로 구성된 그룹에서 선택되는 것을 특징으로 하는 장치.
  14. 제 12 항에 있어서, 상기 제 2 물질은 400℃와 500℃의 온도에서 1내지 4시간의 가열 동안에 공기중에서 산화가능한 것을 특징으로 하는 장치.
  15. (i) 유전 물질 층 내에 공동을 에칭하는 단계를 포함하는데, 절연 물질의 층이 내부에 공동과 통해 있도록 개구부를 가지는 게이트 전극 층에 의해 중첩되고 상기 개구부는 상기 개구부에 의해 한정되는 상기 게이트 전극 층의 외주변 에지에 의해 한정되며, (ii) 상기 개구부를 통해 전계 에미터 물질을 증착하므로써 상기 공동 내에 전계 에미터 엘리먼트를 형성하는 단계를 포함하는 전계 에미터 장치를 형성하기 위한 방법에 있어서,
    상기 게이트 전극 층상에 릴리즈층을 구비한 보호층을 증착하는 단계를 포함하며, 상기 보호층은 내부의 상기 개구부를 한정하는 상기 게이트 전극 층의 외주변에 중첩되어 공동을 에칭하는 단계와 전계 엘리먼트를 형성하는 단계 동안에 상기 게이트 전극 층의 에지를 보호하며, 상기 보호 층은 공동을 에칭하는 단계와 전계 엘리먼트를 형성하는 단계의 완료에 이어 제거되어 상기 전계 에미터 장치를 생산하는 것을 특징으로 하는 방법.
  16. 제 15 항에 있어서, 상기 보호 층은 구리로 구성되고 아래에 놓인 릴리즈층과 크롬 또는 니켈로 구성되어 상부에 중첩된 베일 층으로 이루어지는 것을 특징으로 하는 방법.
KR1019980701342A 1995-08-24 1996-08-19 전계 에미터 장치 및 그의 제조 방법 KR19990044109A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/519,122 US5844351A (en) 1995-08-24 1995-08-24 Field emitter device, and veil process for THR fabrication thereof
US519,122 1995-08-24

Publications (1)

Publication Number Publication Date
KR19990044109A true KR19990044109A (ko) 1999-06-25

Family

ID=24066924

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980701342A KR19990044109A (ko) 1995-08-24 1996-08-19 전계 에미터 장치 및 그의 제조 방법

Country Status (5)

Country Link
US (2) US5844351A (ko)
EP (1) EP0876676A2 (ko)
JP (1) JP2000500266A (ko)
KR (1) KR19990044109A (ko)
WO (1) WO1997009731A2 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6356014B2 (en) * 1997-03-27 2002-03-12 Candescent Technologies Corporation Electron emitters coated with carbon containing layer
US6027388A (en) * 1997-08-05 2000-02-22 Fed Corporation Lithographic structure and method for making field emitters
US6010383A (en) * 1997-10-31 2000-01-04 Candescent Technologies Corporation Protection of electron-emissive elements prior to removing excess emitter material during fabrication of electron-emitting device
GB9816684D0 (en) * 1998-07-31 1998-09-30 Printable Field Emitters Ltd Field electron emission materials and devices
US6424083B1 (en) 2000-02-09 2002-07-23 Motorola, Inc. Field emission device having an improved ballast resistor
JP2002150922A (ja) * 2000-08-31 2002-05-24 Sony Corp 電子放出装置、冷陰極電界電子放出素子及びその製造方法、並びに、冷陰極電界電子放出表示装置及びその製造方法
TW486709B (en) * 2001-02-06 2002-05-11 Au Optronics Corp Field emission display cathode panel with inner via and its manufacturing method
TW498393B (en) * 2001-07-11 2002-08-11 Au Optronics Corp Manufacturing method of the microtip of field emission display
US6963160B2 (en) * 2001-12-26 2005-11-08 Trepton Research Group, Inc. Gated electron emitter having supported gate
US20040178586A1 (en) * 2003-02-20 2004-09-16 Biotronik Gmbh & Co. Kg Sealing element
KR20050111706A (ko) * 2004-05-22 2005-11-28 삼성에스디아이 주식회사 전계방출 표시소자 및 그 제조방법
US7662702B2 (en) * 2004-06-07 2010-02-16 Imec Method for manufacturing a crystalline silicon layer
US7709360B2 (en) * 2004-06-07 2010-05-04 Imec Method for manufacturing a crystalline silicon layer
US20060066217A1 (en) * 2004-09-27 2006-03-30 Son Jong W Cathode structure for field emission device
US8817524B2 (en) * 2011-07-29 2014-08-26 Intermolecular, Inc. Resistive random access memory cells having metal alloy current limiting layers

Family Cites Families (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2926286A (en) * 1958-09-19 1960-02-23 Tung Sol Electric Inc Cold cathode display device
US3665241A (en) * 1970-07-13 1972-05-23 Stanford Research Inst Field ionizer and field emission cathode structures and methods of production
US3753022A (en) * 1971-04-26 1973-08-14 Us Army Miniature, directed, electron-beam source
JPS5325632B2 (ko) * 1973-03-22 1978-07-27
GB1462359A (en) * 1973-08-31 1977-01-26 Russell M K Power generation in underground drilling operations
US3970887A (en) * 1974-06-19 1976-07-20 Micro-Bit Corporation Micro-structure field emission electron source
JPS5436828B2 (ko) * 1974-08-16 1979-11-12
US3921022A (en) * 1974-09-03 1975-11-18 Rca Corp Field emitting device and method of making same
US3935500A (en) * 1974-12-09 1976-01-27 Texas Instruments Incorporated Flat CRT system
US3982147A (en) * 1975-03-07 1976-09-21 Charles Redman Electric device for processing signals in three dimensions
US4164680A (en) * 1975-08-27 1979-08-14 Villalobos Humberto F Polycrystalline diamond emitter
NL7604569A (nl) * 1976-04-29 1977-11-01 Philips Nv Veldemitterinrichting en werkwijze tot het vormen daarvan.
JPS52147063A (en) * 1976-06-02 1977-12-07 Toshiba Corp Semiconductor electrode forming method
US4256532A (en) * 1977-07-05 1981-03-17 International Business Machines Corporation Method for making a silicon mask
US4277883A (en) * 1977-12-27 1981-07-14 Raytheon Company Integrated circuit manufacturing method
US4163949A (en) * 1977-12-27 1979-08-07 Joe Shelton Tubistor
US4341980A (en) * 1979-09-05 1982-07-27 Tokyo Shibaura Denki Kabushiki Kaisha Flat display device
US4325000A (en) * 1980-04-20 1982-04-13 Burroughs Corporation Low work function cathode
US4307507A (en) * 1980-09-10 1981-12-29 The United States Of America As Represented By The Secretary Of The Navy Method of manufacturing a field-emission cathode structure
JPS5853459B2 (ja) * 1981-11-30 1983-11-29 京都大学長 負イオン発生方法
US4578614A (en) * 1982-07-23 1986-03-25 The United States Of America As Represented By The Secretary Of The Navy Ultra-fast field emitter array vacuum integrated circuit switching device
US4498952A (en) * 1982-09-17 1985-02-12 Condesin, Inc. Batch fabrication procedure for manufacture of arrays of field emitted electron beams with integral self-aligned optical lense in microguns
US4663559A (en) * 1982-09-17 1987-05-05 Christensen Alton O Field emission device
US4513308A (en) * 1982-09-23 1985-04-23 The United States Of America As Represented By The Secretary Of The Navy p-n Junction controlled field emitter array cathode
US4614564A (en) * 1984-12-04 1986-09-30 The United States Of America As Represented By The United States Department Of Energy Process for selectively patterning epitaxial film growth on a semiconductor substrate
US4683024A (en) * 1985-02-04 1987-07-28 American Telephone And Telegraph Company, At&T Bell Laboratories Device fabrication method using spin-on glass resins
DE3504714A1 (de) * 1985-02-12 1986-08-14 Siemens AG, 1000 Berlin und 8000 München Lithografiegeraet zur erzeugung von mikrostrukturen
US4824795A (en) * 1985-12-19 1989-04-25 Siliconix Incorporated Method for obtaining regions of dielectrically isolated single crystal silicon
JPS62147635A (ja) * 1985-12-20 1987-07-01 Matsushita Electric Ind Co Ltd 表示装置
US4670090A (en) * 1986-01-23 1987-06-02 Rockwell International Corporation Method for producing a field effect transistor
JPS62237650A (ja) * 1986-04-09 1987-10-17 Hitachi Ltd 金属イオン発生装置
US4685996A (en) * 1986-10-14 1987-08-11 Busta Heinz H Method of making micromachined refractory metal field emitters
DE8634545U1 (de) * 1986-12-23 1987-05-21 Siemens AG, 1000 Berlin und 8000 München Korpuskularstrahlgerät zur fehlerarmen Abbildung linienförmiger Objekte
US4818914A (en) * 1987-07-17 1989-04-04 Sri International High efficiency lamp
US4934773A (en) * 1987-07-27 1990-06-19 Reflection Technology, Inc. Miniature video display system
US5204666A (en) * 1987-10-26 1993-04-20 Yazaki Corporation Indication display unit for vehicles
US5063327A (en) * 1988-07-06 1991-11-05 Coloray Display Corporation Field emission cathode based flat panel display having polyimide spacers
EP0364964B1 (en) * 1988-10-17 1996-03-27 Matsushita Electric Industrial Co., Ltd. Field emission cathodes
FR2641412B1 (fr) * 1988-12-30 1991-02-15 Thomson Tubes Electroniques Source d'electrons du type a emission de champ
US4990766A (en) * 1989-05-22 1991-02-05 Murasa International Solid state electron amplifier
WO1991008646A1 (en) * 1989-11-30 1991-06-13 Malcolm Grant Wittey Display devices
US5012153A (en) * 1989-12-22 1991-04-30 Atkinson Gary M Split collector vacuum field effect transistor
US4964946A (en) * 1990-02-02 1990-10-23 The United States Of America As Represented By The Secretary Of The Navy Process for fabricating self-aligned field emitter arrays
US5142184B1 (en) * 1990-02-09 1995-11-21 Motorola Inc Cold cathode field emission device with integral emitter ballasting
US5386175A (en) * 1990-05-24 1995-01-31 U.S. Philips Corporation Thin-type picture display device
JP3007654B2 (ja) * 1990-05-31 2000-02-07 株式会社リコー 電子放出素子の製造方法
US5216324A (en) * 1990-06-28 1993-06-01 Coloray Display Corporation Matrix-addressed flat panel display having a transparent base plate
US5075591A (en) * 1990-07-13 1991-12-24 Coloray Display Corporation Matrix addressing arrangement for a flat panel display with field emission cathodes
US5141459A (en) * 1990-07-18 1992-08-25 International Business Machines Corporation Structures and processes for fabricating field emission cathodes
US5030895A (en) * 1990-08-30 1991-07-09 The United States Of America As Represented By The Secretary Of The Navy Field emitter array comparator
DE4041276C1 (ko) * 1990-12-21 1992-02-27 Siemens Ag, 8000 Muenchen, De
NL9100122A (nl) * 1991-01-25 1992-08-17 Philips Nv Weergeefinrichting.
US5140219A (en) * 1991-02-28 1992-08-18 Motorola, Inc. Field emission display device employing an integral planar field emission control device
US5227769A (en) * 1991-05-23 1993-07-13 Westinghouse Electric Corp. Heads-up projection display
US5144191A (en) * 1991-06-12 1992-09-01 Mcnc Horizontal microelectronic field emission devices
JP2804392B2 (ja) * 1991-07-16 1998-09-24 三菱電機株式会社 発光素子及びその製造方法
US5384509A (en) * 1991-07-18 1995-01-24 Motorola, Inc. Field emission device with horizontal emitter
US5141460A (en) * 1991-08-20 1992-08-25 Jaskie James E Method of making a field emission electron source employing a diamond coating
US5129850A (en) * 1991-08-20 1992-07-14 Motorola, Inc. Method of making a molded field emission electron emitter employing a diamond coating
US5191217A (en) * 1991-11-25 1993-03-02 Motorola, Inc. Method and apparatus for field emission device electrostatic electron beam focussing
US5374868A (en) * 1992-09-11 1994-12-20 Micron Display Technology, Inc. Method for formation of a trench accessible cold-cathode field emission device
US5309169A (en) * 1993-02-01 1994-05-03 Honeywell Inc. Visor display with fiber optic faceplate correction
JPH08507643A (ja) * 1993-03-11 1996-08-13 フェド．コーポレイション エミッタ先端構造体及び該エミッタ先端構造体を備える電界放出装置並びにその製造方法
US5534743A (en) * 1993-03-11 1996-07-09 Fed Corporation Field emission display devices, and field emission electron beam source and isolation structure components therefor
US5457356A (en) * 1993-08-11 1995-10-10 Spire Corporation Flat panel displays and process
US5404070A (en) * 1993-10-04 1995-04-04 Industrial Technology Research Institute Low capacitance field emission display by gate-cathode dielectric

Also Published As

Publication number Publication date
JP2000500266A (ja) 2000-01-11
EP0876676A2 (en) 1998-11-11
EP0876676A4 (ko) 1998-11-25
WO1997009731A3 (en) 1997-04-03
WO1997009731A2 (en) 1997-03-13
US5886460A (en) 1999-03-23
US5844351A (en) 1998-12-01

Similar Documents

Publication Publication Date Title
KR19990044109A (ko) 전계 에미터 장치 및 그의 제조 방법
US6440763B1 (en) Methods for manufacture of self-aligned integrally gated nanofilament field emitter cell and array
US6144144A (en) Patterned resistor suitable for electron-emitting device
JP3007654B2 (ja) 電子放出素子の製造方法
US20040043219A1 (en) Pattern forming method for carbon nanotube, and field emission cold cathode and method of manufacturing the cold cathode
US5902165A (en) Field emission device with over-etched gate dielectric
JPH04319224A (ja) 電界放出デバイス
US5711694A (en) Field emission device with lattice vacancy, post-supported gate
US5409568A (en) Method of fabricating a microelectronic vacuum triode structure
US5688158A (en) Planarizing process for field emitter displays and other electron source applications
US6084245A (en) Field emitter cell and array with vertical thin-film-edge emitter
JP2900837B2 (ja) 電界放射型冷陰極装置及びその製造方法
WO2002021558A2 (en) Vacuum gap dielectric field emission triode
KR100323289B1 (ko) 게이트개구부를한정하기위해분산된입자를이용하는게이트형전자방출장치의제조방법
US6369505B2 (en) Baseplate and a method for manufacturing a baseplate for a field emission display
US6168491B1 (en) Method of forming field emitter cell and array with vertical thin-film-edge emitter
JPH06295660A (ja) 電界放射形陰極及びその製造方法
KR20010104960A (ko) 전계방출소자용 캐소드 및 그 제조방법
JPH0620592A (ja) 電界放出陰極装置及びその製造方法
JP3437007B2 (ja) 電界放出陰極及びその製造方法
KR100289066B1 (ko) 전도성박막증착공정을이용한원추형전계방출소자의제조방법
JP2846988B2 (ja) 電界放出型電子放出源素子
JP2800706B2 (ja) 電界放射型冷陰極の製造方法
JP3304925B2 (ja) Ｍｉｍ型の冷陰極素子及びその製造方法
KR100275524B1 (ko) 실리사이드 공정을 이용한 전계방출소자 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid