KR100323289B1 - 게이트개구부를한정하기위해분산된입자를이용하는게이트형전자방출장치의제조방법 - Google Patents

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폴 엔. 루드윅
두안 에이. 하벤
존 엠. 마코레이
크리스토퍼 제이. 스핀트
제임스 엠. 클리브즈
엔. 조안 낼
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컨데슨트 인터렉추얼 프로퍼티 서비시스 인코포레이티드
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    • H01—ELECTRIC ELEMENTS
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Abstract

본 발명은 게이트형 전자방출장치 및 그 제조방법에 관한 것으로, 하측의 비절연성 이미터 영역(42), 중첩 절연층(44), 및 게이트층(48A,60A,60B,120A, 또는 180A/184)을 갖는 전자이미터는 입자들(46)이 다음의 층: 절연층, 게이트층, 게이트층에 걸쳐 제공된 일차층(50A,62A, 또는 72), 일차층에 걸쳐 제공된 추가층(74), 또는 패턴전사층(182)중의 하나에 걸쳐 분산되는 공정에 의해 제조되고, 입자들은 게이트층을 통해 게이트 개구부(54,66,80,122, 또는 186/188)를 한정하는데 사용되며, 게이트 개구부는 절연층을 통해 유전체 개구부(56,58,80,114,128,144, 또는 154)를 형성하는데 다양하게 사용되고, 예를 들어 원추(58A 또는 70A) 또는 필라멘트(106B,116B,130A,146A, 또는 156B)와 같은 형태가 될 수 있는 전자방출소자는 유전체 개구부에 형성되는 것을 특징으로 한다.

Description

게이트 개구부를 한정하기 위해 분산된 입자를 이용하는 게이트형 전자방출 장치의 제조방법{FABRICATION OF GATED ELECTRON-EMITTING DEVICE UTILIZING DISTRIBUTED PARTICLES TO DEFINE GATE OPENINGS}
관련 출원의 상호 참조
본 출원은 Haven 등에 의해 동시에 출원된 국제특허출원 제 PCT/US97/09196호와 부분적으로 유사한 주제를 포함한다.
전계방출 캐소드(또는 전계 이미터)는 충분히 강한 전계가 걸리면 전자를 방출한다. 전계는 캐소드와, 이 캐소드로부터 짧은 거리 만큼 떨어져 위치한 전극, 일반적으로 애노드 또는 게이트 전극으로 언급되는 전극 사이에 적당한 전압을 인가함으로써 생성된다.
전계방출 캐소드가 평면 패널형 CRT 표시장치에 사용되는 경우, 캐소드로부터 상당히 큰 면적에 걸쳐 전자가 방출된다. 전자방출 영역은 통상 전자방출부의 2차원 배열로 나누어지고, 전자방출부의 각각은 대응하는 발광부의 맞은 쪽에 위치하여 화소의 일부 또는 전부를 형성한다. 각각의 전자방출부에 의해 방출된 전자는 대응하는 발광부와 부딪혀 가시광을 방출하도록 한다.
일반적으로 각각의 발광부 영역에 걸쳐 조도(illumination)가 균일(일정)한 것이 바람직하다. 균일한 조도를 이루기 위한 한 가지 방법은, 전자가 대응하는 전자방출부 영역에 걸쳐 균일하게 방출되도록 배치하는 것이다. 이는 일반적으로 전자방출부를, 많은 수의 크기가 작고 근접하여 배치된 전자방출소자로서 제조하는 것을 필요로 하게 한다.
크기가 작고, 근접하게 배치된 전자방출소자를 포함하는 전자방출 장치를 제조하기 위한 다양한 방법들이 연구되어 왔다. Spindt 등의 "Research in Micron-Sized Field-Emission Tubes"(IEEE Conf. Rec. 1966 Eighth Conf. Tube Techniques, 1996.9.20, pp 143-147)에서는 작고 무작위로 분산된 구형 입자를 이용하여, 평탄한 전계방출 캐소드에서 원추형 전자방출소자에 대한 위치를 한정하는 방법을 설명하고 있다. 구형 입자의 크기는 원추형 전자방출소자의 저면 직경을 강력하게 제어한다.
도 1a 내지 도 1g(총괄하여 "도 1")는 두꺼운 애노드를 갖는 전자방출 다이오드를 제조하기 위해 Spindt 등이 사용한 구형체에 기초한 프로세스를 설명하고 있다. 도 1a에서, 시작지점은 사파이어 기판(20)이 된다. 하측 몰리브덴층(22), 절연층(24), 및 상측 몰리브덴층(26)으로 구성되는 샌드위치 구조체가 기판(20)상에배치된다.
도 1b에 도시된 것중의 하나인 폴리스티렌 구형체(28)는 몰리브덴층(26)의 상면에 걸쳐 뿌려진다. "레지스트"는 상측 몰리브덴층(26)의 피복되지 않은 부분 위에 레지스트층(30A)을 형성하기 위해 침적된다. 도 1c를 참조하면, 레지스트의 일부(30B), 일반적으로 알루미나(산화 알루미늄)는 레지스트 침적동안 구형 입자(28)상에 퇴적된다. 이후, 구형체(28)를 제거하여 레지스트부(30B)를 제거한다. 도 1d를 참조하면, 레지스트층(30A)을 관통하여, 제거된 구형체(28)의 위치에 개구부(32)가 연장된다.
몰리브덴층(26)의 노출부는 레지스트 개구부(32)를 통해 에칭되어 몰리브덴층(26)을 관통하는 개구부(34)가 형성되며, 그 잔여부분은 도 1e의 26A로 표시되어 있다. 유사하게, 절연층(24)의 노출부는 개구부(34)를 통해 에칭되어 잔여 절연층(24A)을 관통하는 공동(空洞)(36)를 형성하게 된다. 도 1f를 참조하면, 일반적으로 공동을 에칭하는 동안 레지스트층(30A)이 제거된다.
마지막으로, 몰리브덴이 구조체의 상면 및 공동(36)내에 증착된다. 증착은, 개구부를 통해 몰리브덴이 공동(36)내에 퇴적되어 그 개구부가 서서히 폐쇄되는 방식으로 수행된다. 도 1g에서 나타낸 바와 같이, 원추형 몰리브덴 전자방출소자(38A)는 공동(36)내에 형성되는 반면, 연속적인 몰리브덴층(38B)은 몰리브덴층(26A)의 상면에 형성된다. 층(38B, 26A)은 함께 다이오드를 위한 애노드를 형성한다.
상기한 Spindt 등이 사용한 전자방출소자의 위치 및 저면 크기를 확정하기위해 구형 입자를 사용하는 방법은 전자방출 장치를 생성하는 독창적인 접근법이다. 그러나, 전자방출소자(38A)에 의해 방출된 전자는 애노드(26A/38B)에 의해 집중되기 때문에 직접 발광 영역을 활성화시키기 위해 사용되지 않는다. 구형 입자를 사용하여, 대략 균일하게 평면패널 장치의 발광 소자를 직접 활성화하기 위해 사용될 수 있는 전자를 방출하는, 크기가 작고 근접하여 배치된 전자방출소자를 위한 위치를 한정하는 것이 바람직하다.
본 발명은 평면 패널형의 "CRT"(cathode-ray tube) 표시장치와 같은 제품에 사용되기에 적합한, 통상 캐소드로 언급되는 전자방출 장치의 제조에 관한 것이다.
도 1a 내지 도 1g는 다이오드 전계 이미터를 제조하기 위한 종래기술의 공정에서의 단계를 나타내는 단면 구조도이다.
도 2a 및 도 2g는 원추형 전자방출소자를 갖는 게이트형 전계 이미터를 제조하기 위한 본 발명의 기술을 따르는 공정에서 일련의 단계를 나타내는 단면 구조도이다.
도 3a 및 도 3i는 원추형 전자방출소자를 갖는 전계 이미터를 제조하기 위한 본 발명의 기술을 따르는 또 다른 공정에서 일련의 단계를 나타내는 단면 구조도이다.
도 4a 내지 도 4f, 도 4g의 (1), 및 도 4g의 (2)는 본 발명에 따른 게이트형 전계 이미터를 제조하기 위한 공정에서 일련의 전반 단계를 나타내는 단면 구조도이다. 도 4a 내지 도 4f의 전반 공정 순서는 도 4g (1) 또는 도 4g의 (2)의 단계로완료될 수 있다. 전계 이미터는, 도 2d 내지 도 2g의 후반 단계, 또는 도 3f 내지 도 3h의 후반단계를 도 4a 내지 도 4f 및 도 4g의 (1) 및 도 4g의 (2)의 전반 단계에 부가함으로써 본 발명에 따르는 원추형 전자방출소자를 구비할 수 있다.
도 5a 내지 도 5g는 일련의 후반 단계를 나타내는 단면 구조도로서, 이러한 일련의 후반 단계에 의해 도 4e, 도 4f, 또는 도 4g의 (1)의 전반 단계의 구조가 필라멘트 형상의 전자방출소자를 구비한 게이트형 전계 이미터를 제조하기 위해 본 발명에 따라 처리된다. 다른 방법으로, 도 2d 또는 도 3e의 전반 단계의 구조는 필라멘트 형상의 전자방출소자를 구비한 게이트형 전계 이미터를 제조하기 위해 도 5b 내지 도 5g의 후반 단계를 이용함으로써 본 발명에 따라 추가로 처리될 수 있다.
도 6a 내지 도 6h는 또 다른 일련의 후반 단계를 나타내는 단면 구조도로서, 이러한 일련의 후반 단계에 의해 도 4e, 도 4f, 또는 도 4g의 (1)의 전반 단계의 구조가 필라멘트 형상의 전자방출소자를 구비한 게이트형 전계 이미터를 제조하기 위해 본 발명에 따라 처리된다. 다른 방법으로, 도 2d 또는 도 3e의 전반 단계의 구조는 필라멘트 형상의 전자방출소자를 구비한 게이트형 전계 이미터를 제조하기 위해 도 6a 내지 도 6h의 후반 단계를 이용함으로써 본 발명에 따라 추가로 처리될 수 있다.
도 7a 내지 도 7j는 필라멘트 형상의 전자방출소자를 갖는 게이트형 전계 이미터를 제조하기 위한 본 발명에 따른 공정에서 일련의 단계를 나타내는 단면 구조도이다.
도 8a 및 도 8b는 전자방출소자 중 하나를 제조하기 위해 중심이 되는 도 7f 및 도 7h의 일부를 확대한 단면 구조도이다.
도 9a 내지 도 9c는 본 발명에 따라 필라멘트 형상의 전자방출소자를 갖는 게이트형 전계 이미터를 제조하는데 있어서, 도 7h 내지 도 7j의 단계 대신에 이용가능한 일련의 단계를 나타내는 확대 단면 구조도이다.
도 10a 내지 도 10g는 일련의 후반 단계를 나타내는 단면 구조도로서, 이러한 일련의 후반 단계에 의해 도 3f(또는 도 3e)의 전반 단계의 구조가 필라멘트 형상의 전자방출소자를 구비한 게이트형 전계 이미터를 제조하기 위해 본 발명에 따라 처리된다. 다른 방법으로, 도 2d(또는 도 2c), 도 4g의 (1) 또는 도 4g의 (2)의 전반 단계의 구조는 필라멘트 형상의 전자방출소자를 구비한 게이트형 전계 이미터를 제조하기 위해 도 10a 내지 도 10g의 후반 단계를 이용함으로써 본 발명에 따라 추가로 처리될 수 있다.
도 11a 내지 도 11h는 필라멘트 형상의 전자방출소자를 구비한 게이트형 전계 이미터를 제조하기 위한 본 발명에 따른 또 다른 공정에서 일련의 단계를 나타내는 단면 구조도이다.
도 12a 내지 도 12i는 필라멘트 형상의 전자방출소자를 구비한 게이트형 전계 이미터를 제조하기 위한 본 발명에 따른 다른 공정에서 일련의 단계를 나타내는 단면 구조도이다.
도 13a 내지 도 13g는 본 발명에 따른 게이트형 전계 이미터를 제조하기 위한 공정에서 일련의 전반 단계를 나타내는 단면 구조도이다. 도 13a 내지 도 13g의전반 단계의 공정 순서는 예를 들어 도 7e 내지 도 7j의 후반 공정 순서에 따라 완료될 수 있다.
도 14는 하측 비절연 영역이 전기적 저항성 부분 및 전기적 도전성 부분으로 구성되는 경우에 도 2a, 도 3a, 도 4a, 도 7a, 또는 도 12a의 초기 구조가 어떻게 나타나는지를 설명하는 단면 구조도이다.
도 15a 및 도 15b는 하측 비절연 영역이 전기적 저항성 부분 및 전기적 도전성 부분으로 구성되는 경우에 도 2g 및 도 5g의 최종 전계방출 구조가 어떻게 나타나는지를 설명하는 단면 구조도이다.
도 16은 본 발명에 따라 제조된, 도 5g의 이미터와 같은 게이트형 전계 이미터를 조립한 평면패널 CRT 표시장치의 단면 구조도이다.
도면 및 바람직한 실시예의 기재에 있어서 사용되는 동일 도면부호는 동일하거나 매우 유사한 부분(들)을 나타낸다.
본 발명은 일반적으로 구형인 입자가 게이트형 전자방출 장치를 제조하는데 사용되는 일련의 제조공정을 제공한다. 상기 입자는 게이트형 전자 이미터의 전자방출소자의 위치를 한정한다. 중요한 점은, 본 발명의 제조공정에 의해 전자방출소자에 의해 방출된 전자가 평면패널 장치의 발광 영역과 같은 소자를 직접 활성화시키는데 이용가능하게 된다는 것이다.
입자의 표면 밀도는 전자방출소자의 표면 밀도를 정의한다(즉, 전자방출소자의 표면밀도와 동일하다). 입자 표면 밀도는 용이하게 높은 값으로 설정될 수 있다. 따라서, 전자방출소자의 높은 표면밀도가 쉽게 얻어질 수 있다. 입자와 전자방출소자는 대부분 서로에 대해 임의의 위치에 배치되지만, 단위 면적당 전자방출소자의 수는 전체 전자방출 영역에 걸쳐 비교적 균일하다.
또한, 입자는 엄격한 입도 분포를 갖도록, 즉 평균 입자 직경의 표준 편차가 꽤 작아지도록 용이하게 선택될 수 있다. 두께와 같은 소정의 치수에 관한 매개변수값을 적절히 조정함으로써, 전자방출소자는 대략 같아지도록 형성될 수 있다. 그리고 최종적인 결과는 본 발명의 제조공정에 따른 입자 사용이 매우 균일한 전자방출이 이루어지도록 하여, 발광 영역이 매우 균일한 상태로 직접 활성화될 수 있도록 하는 것이다.
본 발명에 따른 게이트형 전자 이미터를 제조할 때, 다수의 입자가 적당한 초기 구조체에 걸쳐 분산된다. 중요한 점은, 초기 구조체의 측면의 크기는 초기 구조체 상에 비교적 균일하게 (비록 대부분 임의적이지만) 입자를 분산시킬 수 있는 능력에 대해서는 거의 영향을 미치지 않는 점이다. 따라서, 본 발명의 제조공정은 큰 면적의 전자 이미터를 형성하기 위해 용이하게 사용될 수 있다.
입자들은 전형적으로 구형이다. 초기 구조체 상에 입자를 분산시킨 후, 그 입자를 이용하여 상기 초기 구조체의 전기적 절연층 상에 설치된 전기적 비절연 게이트층을 관통하여 연장되는, 대응하는 게이트 개구부에 대한 위치를 한정한다. 후술하는 바와 같이, "전기적 비절연"은 전기적 도전성 또는 전기적 저항성을 의미한다.
입자는 절연층 위 또는 게이트층 위에 분산시킬 수 있는데, 어디에 분산시키는가에 의해 입자를 이용하여 게이트 개구부를 한정하기 위한 순서가 다르게 된다. 입자들이 절연층 상에 분산되는 경우, 전기적 비절연 게이트 재료는 절연층 상에, 적어도 입자들 사이의 공간 내에 제공된다. 그런 다음, 입자는 제거된다. 입자 제거 도중에, 입자 위를 덮고 있는 게이트 재료도 동시에 제거된다. 남아 있는 게이트 재료는 게이트층을 형성하는데, 이 게이트층을 관통하여, 제거된 입자의 위치에게이트 개구부가 연장된다.
입자가 게이트층 상에 분산되는 경우, 추가 재료가 게이트층 상에, 적어도 입자들 사이의 공간 내에 제공된다. 그런 다음, 상기 입자를 제거하여 입자 위를 덮고 있는 상기 추가 재료를 동시에 제거한다. 그런 다음, 잔여 추가 재료를 관통하여, 제거된 입자 위치에 애퍼처(aperture)가 연장된다. 게이트층은 게이트 개구부를 형성하기 위해 상기 잔여 추가 재료에서의 개구부를 통해 연속적으로 에칭된다.
일차층(primary layer)은 게이트층 상에 형성될 수 있다. 상기 일차층은 일반적으로 무기 유전체 재료로 구성된다. 만일 추가 재료도 존재하는 경우, 일차층은 상기 게이트층과 상기 추가 재료 사이에 위치된다. 다수의 1차 개구부는 일차층을 관통하여 연장된다. 각각의 게이트 개구부는 1차 개구부중 대응하는 하나에 수직으로 정렬된다. 일차층이 본 발명에 따른 게이트형 전자 이미터를 제조하는데 사용되는 경우, 입자는 절연층, 게이트층, 또는 일차층 상에 분산될 수 있다. 이들 3개 층중 어떤 것에 입자가 분산되느냐에 따라, 입자는 전술한 두 문단에서 설명된 것과 유사한 형태의 공정 순서에 따라 게이트 개구부를 한정하도록 사용된다.
패턴 전사층을 절연층 상에 설치할 수 있다. 이때, 입자는 패턴 전사층 상에 분산되고, 그 후 입자에 의해 피복되지 않은 패턴 전사층의 일부를 제거함으로써 기둥받침대가 패턴 전사층으로부터 생성된다. 게이트 재료는 절연층 상에, 적어도 기둥받침대들 사이의 공간내에 침적된다. 받침대와, 입자를 포함하는 상측 재료가 제거된다. 잔여 게이트 재료는 게이트층을 형성하는데, 이 게이트층을 관통하여,제거된 받침대의 위치에서 게이트 개구부가 연장된다.
입자들을 사용하여 어떻게 게이트 개구부를 한정하는가에 관계없이, 일반적으로 필라멘트 형상의 전자방출소자를 용이하게 제조하기 위해 추가 공정이 수행될 수 있다. 예를 들어, 스페이서 재료는 게이트 개구부의 측단부를 덮기 위해 게이트 개구부 내에 제공될 수 있지만, 스페이서 재료를 관통하여 절연층까지 연장하는 대응하는 애퍼처를 남겨둘 수 있다. 그리고 나서, 절연층은 스페이서 재료 내의 애퍼처를 통해 에칭되어, 대략 절연층을 관통하여 그 절연층 아래에 설치된 하측 비절연 영역에 이르는, 대응하는 유전체 개구부를 형성한다. 다른 방법으로, 절연층은 게이트 개구부를 통해 에칭되어, 그 절연층을 관통하는 유전체 개구부를 형성할 수 있다. 그 후, 스페이서 재료가 유전체 개구부에 제공되어 그 유전체 개구부의 측단부를 대체로 덮게 되지만, 스페이서 재료를 관통하여 하측 비절연 영역까지 연장하는, 대응하는 애퍼처가 남게 된다.
전자방출소자는, 그 절연층이 게이트 개구부를 통해 에칭되는지 또는 스페이서 재료내의 애퍼처를 통해 에칭되는지 여부에 따라, 전기적 비절연 이미터 재료를 유전체 개구부 내로, 또는 스페이서 재료를 관통하는 애퍼처 내로 주입함으로써 하측 비절연 영역 상에 형성된다. 그 결과, 전자방출소자는 일반적으로 필라멘트 형태가 된다. 스페이서 재료는 게이트층과 각각의 전자방출소자 사이의 횡방향 간격 을 제어한다.
상기한 일차층을 이용하는 공정 흐름에서, 일반적으로 원추형상인 전자방출소자를 용이하게 제조하도록 일차층, 게이트층 및 절연층을 갖는 구조체 상에 추가의 공정이 실시될 수 있다. 상세하게는, 절연층은 1차 개구부 및 게이트 개구부를 통해 에칭되어, 절연층을 관통하여 절연층의 하측에 설치된 하측 전기적 비절연 영역에 이르는, 대응하는 유전체 개구부를 형성할 수 있다. 각각의 1차 개구부는 통상, 대응하는 게이트 개구부보다 크지 않다. 따라서, 1차 개구부는 (후에 형성되는) 전자방출소자의 횡방향 크기를 한정한다. 전형적인 경우로서 엄격한 입도 분포를 갖는 입자를 선택함으로써 1차 개구부의 크기 분포는 1차 근사의 범위에서 동일하게 엄격하게 된다.
전기적으로 비절연인 이미터 재료는 1차 개구부 및 게이트 개구부를 통해 일차층 상에, 그리고 유전체 개구부 내로 침적되어 하측 비절연 영역 상에 대응하는 전자방출소자를 형성한다. 전자방출소자는 일반적으로 원추형상을 갖는다. 1차 개구부가 일반적으로 엄격한 크기 분포를 갖기 때문에, 전자방출소자에 의해 점유된 횡방향 면적은 일반적으로 대체로 동일하다. 이후에, 일차층은, 일차층 상에 퇴적된 여분의 이미터 재료를 박리하도록 제거된다.
Spindt 등이 실시한 방법과는 달리, 본 발명에 따라 제조된 전자 이미터 내의 전자방출소자에 의해 방출된 전자의 움직임은, 통상 절연층 상에 침적된 전기적 도전성 재료에 의해 방해받는 일이 없다. 이러한 전자는 전자 이미터를 넘어서 이동하여, 전자 이미터의 상측에 적당한 거리를 두고 배치된 발광용 형광체 영역과 같은 소자를 활성화시킬 수 있다. 요컨대, 본 발명은 평면패널 CRT 장치, 특히 대형 평면패널 CRT 표시장치로 용이하게 구체화될 수 있는 고성능 전자 이미터를 제조하기 위한 일련의 경제적인 공정을 제공한다.
본 발명의 중요한 특징 중 하나는 본 제조공정 중의 어떤 공정에서 게이트 재료로서 이용될 수 있는 재료가, 작은 개구부, 일반적으로 서브 마이크로미터(sub-micrometer) 크기의 개구부를 정확하게 에칭하기 어려운 금속을 포함한다는 것이다. 특히, 게이트 재료가 입자 위에 침적되는 경우, 게이트 재료의 침적 중에 게이트 개구부는 그 침적된 입자의 위치에 형성된다. 게이트 개구부를 형성하기 위해 에칭을 실시할 필요가 없다. 따라서, 게이트 재료는 에칭하기 어려운 금속이어도 좋다.
일반적 고찰
본 발명은 구조체의 표면 상에 분산된 입자를 이용하여, 게이트형 전계방출 캐소드를 위한 게이트 전극 개구부를 한정한다. 본 발명에 따라 제조된 각각의 전계 이미터는 PC, 랩탑 컴퓨터, 또는 워크스테이션을 위한 평면패널 비디오 모니터 또는 평면패널 텔레비젼과 같은 평면패널 장치의 음극선관에 있어서 페이스플레이트 상의 형광체 영역을 여기시키는데 적당하다.
본 발명은 일반적으로 구형인 입자를 이용하여 게이트 개구부를 한정하기 위한 다양한 다른 방법을 제공한다. 또한, 본 발명은 이와 같이 한정된 게이트 개구부를 이용하여, 원추 및 필라멘트와 같은 다양한 형상의 전자방출소자를 제조하기 위한 다양한 방법을 제공한다. 각각의 전자방출소자는 게이트 개구부 중 대응하는 하나를 통해 전자를 방출한다. 입자가 게이트 개구부의 위치를 한정하기 때문에 그 입자는 또한 전자방출소자의 위치를 한정한다.
일부 실시예에서, 입자들은 여러가지 전반 공정 순서들 중 임의의 하나에 따라 사용되어 부분적으로 마무리된 구조체의 게이트 개구부를 한정하고, 이 부분적으로 마무리된 구조체는 여러가지 후반 공정 순서들 중 임의의 하나에 따라 최종 마무리되어 게이트형 전계방출 캐소드가 제조될 수 있다. 부분적으로 마무리된 구조체는 원추형 전자방출소자 또는 필라멘트 형상 전자방출소자를 제조하는 경우에 종종 사용될 수 있다. 따라서, 본 발명은 여러가지 전반 제조 순서들 중 임의의 하나가 여러가지 후반 제조 순서들 중 임의의 하나와 조합되어, 특정 요건 및 특정 재료의 선택에 적합한 전계 이미터를 제조하는데 효율적인 전체의 전계 이미터 제조 공정을 형성하는 것이 가능하게 하는 선택조합 방식(mix-and-match)을 제공한다.
다음의 설명에서, 용어 "전기적 절연성"(또는 "유전성")은 일반적으로 1010Ω-㎝보다 큰 저항율을 갖는 재료에 적용된다. 용어 "전기적 비절연성"은 따라서 1010Ω-㎝ 이하의 저항율을 갖는 재료를 언급한다. 전기적 비절연성 재료는 (a)저항율이 1Ω-㎝ 이하인 전기적 도전성 재료 및 (b)저항율이 1Ω-㎝ 내지 1010Ω-㎝ 범위내에 있는 전기적 저항성 재료로 나누어진다. 이러한 카테고리는 1V/㎛ 이하의 전계에서 결정된다.
전기적 도전성 재료(또는 전기도체)의 예로는 금속, (금속 규화물과 같은) 금속-반도체 화합물, 및 금속-반도체 공정체(共晶體)가 있다. 또한, 전기적 도전성 재료는 중간정도 또는 높은 수준으로 도핑된 (n-타입 또는 p-타입) 반도체를 포함한다. 전기적 저항성 재료는 진성 반도체 및 약하게 도핑된 (n-타입 또는 p-타입) 반도체를 포함한다. 전기적 저항성 재료의 추가적인 예로는 (a) 서밋(cermet)(금속입자가 매립된 세라믹)과 같은 금속-절연체 복합물, (b) 그라파이트, 비정질 탄소, 및 개질된(예를 들어 도핑되거나 레이저 개질된) 다이아몬드와 같은 탄소 형성체, 및 (c) 실리콘-탄소-질소와 같은 소정의 실리콘-탄소 화합물이 있다.
다른 방법으로 나타낸 경우를 제외하고, 이하의 공정은 본 발명의 제조공정에서 수행되는 이방성 에칭에 적용된다. 모든 이방성 에칭은 대부분 일방향성이고, 이미터/게이트 전극 간의 유전체층의 상측 표면에 대체로 수직인 방향으로 이온을 이동시킨다. 따라서, 이방성 에칭동안에 언더커트는 거의 발생하지 않는다. 모든 이방성 에칭은 예를 들어 플라즈마로, 또는 반응성 이온 에칭에 따라 수행된 건식 에칭이다.
전자방출 콘(cone)을 구비한 전계 이미터의 제조
도면을 참조하면, 도 2a 내지 도 2g(총괄하여 "도 2")는 본 발명의 기술에 따른 원추형 전자방출소자를 위한 게이트 개구부를 한정하기 위해, 구형 입자를 이용하여 게이트형 전계방출 캐소드를 제조하는 공정을 설명하고 있다. 도 2의 제조공정에서, 시작지점은 일반적으로 세라믹 또는 유리로 형성된 전기적 절연기판(40)이 된다. 도 2a를 참조하면, 절연기판(40)은 전계 이미터를 지지하기 위한 것으로서 플레이트로서 구성된다. 평면패널 CRT 표시장치에서, 절연기판(40)은 적어도 백플레이트 일부를 구성한다.
하측의 전기적 비절연성 이미터 영역(42)은 기판(40)의 상면을 따라 놓여 있다. 하측의 비절연성 이미터 영역(42)은 여러 가지 방법으로 구성될 수 있다. 비절연성 이미터 영역(42)의 적어도 일부는 행전극(行電極)으로 언급되는 일련의 대략 평행한 이미터전극 라인으로 전형적으로 패턴화된다. 비절연성 이미터 영역(42)이 이러한 방법으로 구성되는 경우, 최종적인 전계방출 캐소드는 평면패널 CRT 표시장치의 발광용 형광체소자를 여기시키기에 특히 적절하다. 그럼에도 불구하고, 비절연성 이미터 영역(42)은 다른 패턴으로 배치되거나 패턴화되지 않을 수도 있다.
대략 균일한 전기적 절연층(44)은 구조체의 상면에 제공된다. 절연층(44)은 일반적으로 산화 실리콘층으로 구성된다. 대안으로, 절연층(44)은 질화 실리콘층으로 형성될 수 있다. 도 2a에 도시되지 않았지만, 절연층(44)의 하측면은 하측의 비절연성 이미터 영역(42)의 구성에 따라 기판(40)과 접촉할 수도 있다. 절연층(44)의 일부는 후에 이미터/게이트 전극 간의 유전체가 된다.
절연층(44)의 두께는, 나중에 형성되는 전자방출소자가 그 선단부가 절연층(44)의 상면 위로 약간 돌출되는 원추로서 형성되도록 충분히 커야 한다. 각각의 원추형 전자방출소자의 높이는 후술한 바와 같이 그 원추형 전자방출소자를 위한 게이트 개구부를 한정하는데 사용되는 구형 입자의 직경에 의해 결정되는 원추형 전자방출소자의 저면 직경에 의존한다. 절연층(44)의 두께는 일반적으로 구형 입자 직경의 1-2배가 된다. 절연층 두께의 일반적인 범위는 0.1-3㎛이다.
고형의 구형 입자(46)는 도 2b에 도시된 바와 같이 절연층(44)의 상면에 걸쳐 무작위로 또는 대략 무작위로 분산된다. 구형 입자(46)는 일반적으로 폴리스티렌으로 구성된다. 구형 입자(46)의 다른 재료로는 유리(예를 들어 산화 실리콘), 폴리스티렌 이외의 중합체(예를 들어, 라텍스), 및 알코올 그룹, 산 그룹, 아미드 그룹, 및 술폰산 그룹과 같은 관능기로 코팅된 중합체가 포함된다.
구형 입자(46)가 폴리스티렌으로 구성되는 경우, 그들은 0.1-3㎛ 범위, 일반적으로 0.3㎛의 평균 직경을 갖는다. 평균 입자 직경의 표준편차는 10% 이하, 전형적으로는 2%로 매우 작다. 절연층(44) 상에 분산된 입자(46)의 평균 표면 밀도는 106-1010입자/㎠, 바람직하게는 107-109입자/㎠의 범위에 있다. 전형적인 값은 108입자/㎠이다. 구형 입자(46)들 사이의 평균 간격은 전형적으로 평균 입자 직경의 2-3배가 된다. 평균 표면 밀도가 108입자/㎠이고 직경이 0.3㎛인 입자의 경우, 입자간 평균 간격은 0.6-0.9㎛ 정도이다.
구형입자(46)는 절연층(44)에 매우 강하게 부착된다. 반데르발스의 힘은 적어도 부분적으로 부착 메카니즘을 제공하는 것으로 생각되고 있다. 구형입자(46)가 폴리스티렌으로 구성되는 경우, 구형체(46)의 일부 또는 전체는 예를 들어, 음으로 대전될 수 있다. 폴리스티렌 경우에, 각각의 구형체(46)는 전형적으로 적어도 하나에 이중의 음전하를 띠고 있고, 각각의 이중 음전하는 그 구형체(46)에 카르복실기가 부착되어서 발생되는 것이다. 초기 구조체(40/42/44)상의 반대 극성의 전하는 부착 메카니즘을 도와줄 수도 있다. 어떤 경우에도, 일단 절연층(44)과 부착되면 구형입자(46)는 절연층(44)의 상면에서 쉽게 움직이지 않게 된다.
절연층(44) 상에 구형 입자(46)를 분산시키기 위해 다양한 방법들이 사용될 수 있다. 하나의 방법에서, 적당히 작은 폴리스티렌 구형체를 포함하는 탈이온수가 먼저 비이커 내의 시약용 알코올과 결합된다. 상기 알코올은 일반적으로 이소프로판올이다. 에탄올이 대신 사용될 수 있다.
이소프로판올의 경우, 얻어진 이소프로판올/물의 수용액은 주로 이소프로판올로 구성되는데, 전형적으로는 부피 중 99% 이상이 이소프로판올이다. 폴리스티렌 구형체는 이소프로판올/물 용액에 현탁된다. 용액 전체에서 구형체의 분산이 보다 균일하게 되도록 하기 위해, 질소를 이용하여 용액의 거품을 일으킨다. 다른 방법으로서, 용액 전체에서 구형체의 균일성을 개선하기 위해 초음파로 용액을 교반시킬 수도 있다.
일반적으로 원형 웨이퍼의 형태로 제조되는 초기 구조체(40/42/44)를 이용하는 경우, 이 웨이퍼는 회전 챔버 내에 배치된다. 이 웨이퍼가 상기 챔버 내에 있는 동안, 현탁된 폴리스티렌 구형체를 포함하는 조정된 양의 이소프로판올/물 용액으로 상측 웨이퍼 표면의 선택된 부분을 피복하되 웨이퍼의 상면으로부터 흘려나가지 않도록 웨이퍼의 표면 위에 침적시킨다. 그런 다음, 웨이퍼는 대부분의 용액을 제거하기 위해 단시간동안 회전된다. 회전 속도는 200-2000rpm이고, 전형적으로는 750rpm이다. 회전 시간은 5-120초이고, 전형적으로는 20초이다.
회전하는 동안, 남아 있는 거의 모든 이소프로판올/물 용액이 증발되어 폴리스티렌 구형체(46)가 남게 된다. 만약 이소프로판올/물 용액이 잔존하는 경우, 웨이퍼는 잔여 이소프로판올/물을 제거하기 위해 건조된다. 건조 작업은 예를 들어, 질소 분사에 의해 수행될 수 있다. 건조 작업이 수행되건 수행되지 않건 간에, 이후에 웨이퍼는 회전 챔버에서 제거된다. 이러한 방법으로, 도 2b의 구조체가 제조된다.
전기적 비절연성 게이트 재료는 절연층(44) 및 구형입자(46) 상에 침적된다. 게이트 재료의 침적은 일반적으로 증착 또는 콜리메이트 스퍼터링과 같은 기법을 이용하여 절연층(44)의 상측 표면에 대략 수직인 방향으로 수행된다. 게이트 재료는 입자들(46)사이의 공간에서 절연층(44)상에 퇴적되어 비교적 균일한 두께의 전기적 비절연성 게이트층(48A)을 형성하게 된다. 도 2c를 참조하면, 게이트 재료의 일부분(48B)은 구형 입자(46)의 상측 절반부분(반구체)상에 동시에 퇴적된다. 게이트 재료는 일반적으로 크롬, 니켈, 몰리브덴, 티타늄, 텅스텐 또는 금과 같은 금속이 된다.
본 명세서에서 1차 재료로 언급되는 적절히 에칭가능한 재료는 게이트층(48A) 및 게이트 재료의 일부분(48B) 상에 침적된다. 게이트 재료의 침적에서와 같이, 1차 재료의 침적은 다시 증착 또는 콜리메이트 스퍼터링과 같은 기법을 이용하여 전극간의 유전체층(44)의 상면에 대체로 수직인 방향으로 통상 실시된다. 1차 재료는 도 2c에 도시된 것과 같이 구형입자들(46) 사이의 공간에서 게이트층(48A) 상에 퇴적되어, 비교적 균일한 두께의 일차층(50A)을 형성하게 된다. 1차 재료의 일부분(50B)은 구형체(46)상에 위치하는 게이트 재료의 일부분(48B) 상에 동시에 퇴적된다. 1차 재료의 일부분(50B)이 일차층(50A)과 브리지되는 것을 방지하기 위해, 게이트층(48A) 및 일차층(50A)의 전체 두께는 구형체(46)의 평균 반경 보다 통상 작다.
1차 재료는 일반적으로 질화 실리콘, 산화 알루미늄, 및/또는 산화 실리콘과 같은 무기 유전체 재료로 구성된다. 일차층(50A)은 이후에 도 2의 공정 및 후술되는 변형된 공정에서 박리(lift-off)층으로서 사용된다. 후술되는 변형된 다른 공정에서, 일차층(50A)은 박리 기능을 수행하지 않는다. 일차층(50A)이 박리층으로서 기능을 하는 경우, 1차 재료는 대안으로 알루미늄, 텅스텐, 또는 금과 같은 금속이 될 수 있다. 또한, 일차층(50A)이 박리층으로서 기능을 하는 경우, 1차 재료는 금속 유전체 복합재, 또는 플루오르화 마그네슘, 염화 마그네슘 또는 염화 나트륨과 같은 염류가 될 수 있다.
여기서, 구형 입자(46)가 제거된다. 구형 입자(46)의 제거동안, 게이트 재료의 일부분(48B) 및 1차 재료의 일부분(50B)은 동시에 제거되어 도 2d에 도시된 구조체가 제조된다. 1차 개구부(52)는 일차층(50A)을 관통하여, 제거된 구형 입자(46)의 위치에서 연장된다. 유사하게, 게이트 개구부(54)는 게이트층(48A)을관통하여, 제거된 구형 입자(46)의 위치에서 연장된다. 이러한 방법으로, 구형입자들(46)은 1차 개구부(52) 및 게이트 개구부(54) 양자의 위치를 직접 한정한다. 게이트 개구부(54)의 형성은 구형입자들(46) 상에 게이트 재료가 침적하는 동안 이루어지고 게이트 재료를 에칭함으로써 달성되는 것이 아니기 때문에, 게이트 재료로는, 이후에 원추형 전자방출소자를 노출시키는 작은 개구부, 즉 그 직경이 일반적으로 1㎛이하인 개구부를 정확하게 에칭하기 어려운 금을 포함한다. 동일한 것이 도 2a의 공정의 1차 재료에 적용된다.
각각의 게이트 개구부(54)는 대응하는 1차 개구부(52)에 대해 수직방향으로 중심이 맞추어지고, 따라서 대응하는 1차 개구부(52)에 수직으로 정렬된다. 제거된 입자들(46)이 구형이기 때문에, 1차 개구부(52)는 대개 원형이다. 층(48A,50A)을 형성하기 위한 침적이 절연층(44)의 상측 표면에 대체로 수직 방향으로 수행된 경우에, 대응하는 개구부(54,52)의 각 쌍의 직경은 대략 동일하고, 따라서 대응하는 제거된 구형체(46)의 직경과 거의 동일하다.
구형입자(46)를 제거하기 위해 전형적으로 기계적인 공정이 사용된다. 예를 들어, 구형입자들(46)은 초음파/메가소닉(megasonic) 조작에 의해 제거될 수 있다. 대부분의 구형체(46)는 초음파 조작 과정중에 제거된다. 초음파 조작은 일반적으로 Valtron SP2200 알칼리성 세정제(2-부톡시에탄올 및 비이온성 계면활성제)를 적은 체적 비율(예를 들어 1%)로 포함하는 탈이온수의 용액에 웨이퍼를 위치시키고, 상기 용액을 초음파 주파수로 처리함으로써 수행된다. 메가소닉 조작은 통상 초음파 조작 후에 수행되고 구형체(46)의 잔여부분을 제거하는 것으로서, 전형적으로는Valtron 2200 알칼리성 세정제를 적은 중량 비율(예를 들어 0.5%)로 포함하는 탈이온수의 다른 용액에 웨이퍼를 위치시키고, 상기 용액을 초음파 주파수로 처리하는 것을 수반한다.
구형입자들(46)상의 전하를 대부분 중화하는 세정제를 메가소닉 및 초음파 조작을 하는 동안 Valtron 2200 세정제 대신 사용할 수 있다. 전하중화 세정제는 일반적으로 이온 계면활성제를 포함한다. 다른 방법으로서, 고압의 물분사가 구형체(46)를 제거하기 위해 사용될 수 있다.
에칭 마스크로서 일차층(50A)을 사용할 때, 절연층(44)은 1차 개구부(52) 및 게이트 개구부(54)를 통해 에칭되어, 절연층(44)을 관통하여 하측의 비절연성 이미터 영역(42)에 이르는 대응하는 유전체 개구부(또는 유전체 개구공간)(56)을 형성한다. 도 2e를 참조하면, 성형체(44A)는 절연층(44)의 잔여부분이다. 일차층(50A)은 유전체 개구부(56)를 형성하기 위해 사용된 에칭제에 의해 약하게 침식될 수 있지만, 침식된 양은 통상 1차 개구부(52)의 크기 또는 형상에 현저하게 영향을 미칠정도는 아니다. 따라서, 각각의 1차 개구부(52)는 대응하는 게이트 개구부(54)와 약간 다른 직경을 갖더라도 대체로 원형으로 유지된다.
유전체 개구 공간(56)을 형성하기 위한 전극 간의 유전체 에칭은, 유전체 개구부(56)가 게이트층(48A)을 약간씩 언더커트하는 방식으로 수행된다. 언더커트되는 양은, 이후에 침적되는 원추형 이미터 재료가 유전체 개구부(56)의 측벽(또는 측단부)상에 퇴적하는 것을 방지하고, 전자방출소자와 게이트층(48A) 사이에 전기적 누설경로가 제공되는 것을 방지하기에 충분하도록 선택된다.
전극 간의 유전체 에칭은 다음과 같은 다양한 방법으로 수행될 수 있다.
(a) 하나 또는 그 이상의 화학적 에칭제를 이용하는 등방성 습식 에칭, (b)언더커트(따라서 완전히 이방성이 아님) 건식 에칭, 및 (c) 언더커트 에칭, 습식, 또는 건식 에칭이 뒤따르는 비-언더커트(non-undercutting) (완전히 이방성임) 건식 에칭.
절연층(44) 및 일차층(50A)이 각각 산화 실리콘 및 질화 실리콘으로 구성되는 경우, 에칭은 두 단계로 수행되는 것이 바람직하다. 사불화 탄소를 이용하여 이방성 플라즈마 에칭을 수행하여 절연층(44)을 관통하는 대략 수직인 개구부를 형성하고, 그 후 완충된 플루오르화 수소산을 이용하여 등방성 습식 에칭을 수행하여 초기 개구부를 확장하고, 유전체 개구부(56)를 형성한다.
전기적 비절연성 원추형 이미터 재료는, 절연층(44A)의 상측 표면에 대략 수직인 방향으로 구조체의 상면 상에 증착에 의해 침적된다. 원추형 이미터 재료는 일차층(50A)에 퇴적되고, 게이트 개구부(54)를 통과하여 유전체 개구 공간(56)의 하측의 비절연성 이미터 영역(42)상에 퇴적된다. 일차층(50A)상에 원추형 이미터 재료가 퇴적되기 때문에, 원추형 이미터 재료가 통과하는 유전체 개구 공간(56)은 점차 폐쇄된다. 이러한 유전체 개구부가 완전히 폐쇄될 때까지 침적이 수행된다. 그 결과, 원추형 이미터 재료는 유전체 개구 공간(56)내에 퇴적되어 도 2f에 도시된 바와 같이 대응하는 원추형 전자방출소자(58A)를 형성하게 된다. 원추형 이미터 재료의 연속층(58B)은 일차층(50A) 상에 동시에 형성된다. 원추형 이미터 재료는 일반적으로 몰리브덴, 니켈, 크롬, 또는 니오븀과 같은 금속, 또는 티타늄 탄화물과 같은 내화성 금속탄화물이다.
여기서, 일차층(50A)은 적당한 에칭제에 의해 제거된다. 일차층(50A)을 제거하는 동안, 과잉의 원추형 이미터 재료층(58B)이 동시에 박리된다. 도 2g는 최종적으로 얻어진 전자 이미터를 나타낸다. 원추형 이미터 재료의 침적이 일반적으로 절연층(44A)에 대해 수직으로 수행되었기 때문에, 각각의 원추형 전자방출소자(58A)는 대응하는 1차 개구부(52) 및 대응하는 게이트 개구부(54)에 대해 수직방향으로 중심이 맞추어진다.
게이트층(48A)은 하측의 비절연성 이미터 영역(42)의 이미터 행전극에 대해 수직으로 배치된 일련의 게이트라인으로 패턴화될 수 있다. 이때, 게이트 라인은 열전극으로서 기능을 한다. 게이트층(48A)에 적용되는 적당한 패터닝과 함께, 도 2g의 전계 이미터에는 게이트층(48A)의 일부와 접촉하고 행전극에 대해 수직으로 배치되는 개별적인 열전극이 대안으로서 제공될 수 있다. 포함되는 경우, 이러한 게이트 패터닝 및 개별적인 열전극의 형성은 일반적으로 유전체 개구부(56)를 형성하기 위해 절연층(44)을 에칭하기 전에 수행되지만, 공정의 후반 단계에서 수행될 수도 있다.
절연층(44)의 상면에 걸쳐 분산된 구형 입자(46)로 게이트 개구부를 한정하는 대신, 게이트 개구부는 게이트 층에 걸쳐 분산된 구형입자에 의해 한정될 수 있다. 이렇게 함으로써 입자 직경에 의해 게이트층 두께에 부과되는 제한을 완화시킬 수 있다.
도 3a 내지 도 3i(총괄하여 "도 3")은 원추형 전자방출소자를 갖는 게이트형전계방출 캐소드를 제조하기 위해 구형입자가 본 발명에 따라 사용되는 공정의 한 실시예를 나타내고 있다. 도 3의 공정에서, 기판(40), 하측의 비절연성 이미터 영역(42), 및 절연층(44)으로 구성되는 초기 구조체는 대체로 도 2의 공정에서와 동일한 방법으로 형성된다. 도 2a를 반복하는 도 3a는 도 3의 공정에서 초기 구조체(40/42/44)를 설명하고 있다.
전기적 비절연성 게이트 재료는 비교적 균일한 두께의 전기적 비절연성 게이트층(60)을 형성하기 위해 절연층(44)상에 침적된다. 도 3b를 참조하면, 도 3의 공정에서 게이트 재료로는 크롬, 니켈, 몰리브덴, 티타늄, 또는 텅스텐과 같은 금속이 일반적으로 사용된다. 게이트 금속의 침적은 증착, 스퍼터링, 및 "화학기상성장[CVD(chemical vapor deposition)]"과 같은 다수의 침적 방법 중의 하나에 따라 수행될 수 있다. 도 2의 공정과 대조적으로, 도 3의 공정에서 게이트 재료의 침적은 전극 간의 유전체층(44)의 상측 표면에 대해 대략 수직으로 수행될 필요가 없다. 후술되는 이유로, 소정의 구형체 직경에서, 도 3의 공정의 게이트층(60)은 도 2의 공정의 게이트층(48A)의 최대 허용가능한 두께보다 더 두꺼울 수 있다.
고형의 구형입자(46)는 도 3c에 도시된 바와 같이 게이트층(60)의 상면에 걸쳐 분산된다. 일반적으로 구형입자(46)는 폴리스티렌으로 구성된다. 구형입자의 분산 단계는 일반적으로 도 2의 공정에서와 동일한 방법으로 수행된다. 구형입자(46)의 분산은 게이트층(60)의 상면에 걸쳐 무작위 또는 대략 무작위로 이루어진다. 도 3의 공정에서의 구형체(46)는 통상 도 2의 공정에서의 구형체와 동일한 특성, 예를 들어 동일한 평균 직경, 및 평균 직경의 표준편차를 갖는다.
1차 재료로 다시 언급되는, 적당히 에칭가능한 재료는 게이트층(60) 및 구형입자(46)상에 침적된다. 도 3의 공정에서 1차 재료의 침적은 증착 또는 콜리메이트 스퍼터링과 같은 방법을 이용하여 전극 간의 유전체(44)의 상측 표면에 대해 대체로 수직인 방향으로 수행된다. 도 2의 방법과 유사하게, 도 3의 방법에서 1차 재료는 비교적 균일한 두께의 일차층(62A)을 형성하기 위해 구형입자들(46)사이의 공간에서 게이트층(60)에 퇴적된다. 도 3d를 참조하면, 일차층(62A)은 이후에 도 3의 공정에서 박리층으로서 기능을 한다. 1차 재료의 일부분(62B)은 구형체(46)의 상측 절반부분 상에 동시에 퇴적된다.
도 2의 공정에서와 같이, 도 3의 공정의 1차 재료는 일반적으로 질화 실리콘, 산화 알루미늄 및/또는 산화 실리콘과 같은 무기 유전체 재료로 구성된다. 유사하게, 일차층(62A)이 박리 기능을 수행하는 경우, 1차 재료로는 (a) 알루미늄과 같은 금속, (b) 금속/유전체 복합재, 또는 (c) 플루오르화 마그네슘, 염화 마그네슘, 또는 염화 나트륨과 같은 염류가 될 수 있다.
1차 재료의 일부분(62B)이 일차층(62A)과 브리지되는 것을 방지하기 위해, 일차층(62A)의 두께는 일반적으로 구형체(46)의 평균 반경보다 작다. 원치않는 브리지화를 방지하기 위해 게이트층(48A)과 일차층(50A)의 결합된 전체 두께가 구형체(46)의 평균 반경보다 작아야하는 도 2의 공정과 비교하면, 원치않는 브리지화를 방지하는 관점에서 도 2의 공정 보다 도 3의 공정이 게이트층의 두께에 대한 제약이 덜하다. 이것은 아래에 기재된 바와 같이 일차층(62A)을 에칭 마스크로서 이용하여 게이트층(60)을 통해 게이트 개구부를 형성하는 에칭 과정 동안에, 일차층(62A)에 대해 게이트층(60)을 에칭하는 선택성이 높을 때(즉, 게이트층(60)이 일차층(62A)보다 훨씬 더 에칭되는 경우) 특히 타당하다. 따라서, 소정의 구형체 직경에서, 도 3의 게이트층(60)은 도 2의 게이트층(48A)보다 더 두꺼울 수 있다.
사실, 도 3의 공정에서의 게이트층(60)은 도 2의 공정에서의 게이트층(48A)보다 상당히 더 두꺼울 수 있다. 예를 들어, 게이트층(60A)의 두께는 구형체(46)의 평균 반경, 심지어는 평균 직경을 초과할 수도 있다. 도 2 및 도 3의 전체 제조공정의 비교 검증이 나타내는 바와 같이, 도 3의 방법은 도 2의 방법보다 약간의 추가 공정을 필요로 한다. 요컨대, 도 2의 방법과 비교하면, 도 3의 방법은 약간의 추가 제조공정에 대한 대가로 게이트층의 두께에 대한 제약을 현저하게 완화시킨다.
도 3의 공정으로 돌아가면, 여기서 구형입자(46)는 일반적으로 도 2의 공정에서와 동일한 방법으로 제거된다. 구형체의 제거동안, 1차 재료의 일부분(62B)은 도 3e의 구조체를 제조하기 위해 동시에 제거된다. 1차 개구부(64)는 일차층(62A)을 관통하여, 제거된 구형입자들(46)의 위치에서 연장된다. 입자들(46)이 구형이기 때문에, 1차 개구부(64)는 대략 원형이다. 또한, 각각의 1차 개구부(64)의 직경은 대응하는 제거된 구형체(46)의 직경과 거의 동일하다.
일차층(62A)을 에칭 마스크로서 사용할 때, 게이트층(60)은 1차 개구부(64)를 통해 에칭되어, 게이트층(60)을 통해 절연층(44)에 이르는 대응하는 게이트 개구부(66)를 형성하게 된다. 도 3f를 참조하면, 형성체(60A)는 게이트층(60)의 잔여부분이다.
게이트 개구부(66)을 형성하기 위한 에칭은 이방성 에칭에 의해 수행될 수 있다. 각각의 게이트 개구부(66)의 직경은 대응하는 1차 개구부(64)의 직경과 대략 동일하다. 다른 방법으로서, 이후에 침적되는 원추형 이미터 재료가 게이트 개구부(66)를 따라 게이트층(60A)의 측단부 상에 퇴적되는 것을 충분히 방지하기 위해, 게이트 개구부(66)가 일차층(62A)을 언더커트하는 방식으로 개구부 에칭이 수행될 수도 있다. 도 3f는 각각의 게이트 개구부(66)의 직경이 대응하는 1차 개구부(64)의 직경보다 큰 언더커트의 예를 설명하고 있다.
게이트 개구부의 에칭이 어떤 방법으로 수행되는지에 관계없이, 각각의 게이트 개구부(66)는 대응하는 1차 개구부(64)에 대해 수직방향으로 중심이 맞추어지고, 수직으로 정렬된다. 1차 개구부(64)가 제거된 구형체(46)의 위치에 배치되기 때문에, 구형입자들(46)은 1차 개구부(64) 뿐만 아니라 게이트 개구부(66)의 위치도 한정한다. 1차 개구부(64)가 원형이기 때문에, 게이트 개구부(66)도 또한 대략 원형이다.
도 3의 공정은 여기서 도 2의 공정과 거의 동일한 방법으로 완료된다. 일차층(62A)을 에칭 마스크로서 사용할 때, 절연층(44)은 1차 개구부(64) 및 게이트 개구부(66)를 통해 에칭되어, 절연층(44)을 통해 하측의 비절연성 이미터 영역(42) 에 이르는 대응하는 유전체 개구부(또는 유전체 개구공간)(68)을 형성하게 된다. 도 3g를 참조하면, 형성체(44B)는 절연층(44)의 잔여부분임을 알 수 있다. 유전체개구 공간(68)은 이후에 침적되는 원추형 이미터 재료가 유전체 개구부(68)의 측벽상에 퇴적하는 것을 방지하고, 전자방출소자와 게이트층(60A)의 단락을 충분히 방지하기 위해 게이트층(60A) 및 일차층(62A)을 언더커트한다. 유전체 개구 공간(68)을 형성하기 위한 에칭은 도 2의 공정의 전극간 유전체 에칭의 경우에서 상술한 방법들 중 임의의 방법으로 수행될 수 있다.
전기적 비절연성 원추형 이미터 재료는 절연층(44B)의 상측 표면에 대략 수직인 방향으로 구조체의 상면 상에 증착되어 침적된다. 원추형 이미터 재료는 통상 몰리브덴, 니켈, 크롬, 또는 니오븀과 같은 금속 또는 티타늄 탄화물과 같은 내화성 금속탄화물이다.
원추형 이미터 재료는 일차층(62A)상에 퇴적되고, 1차 개구부(64) 및 게이트 개구부(66)를 통과하여 유전체 개구 공간(68) 내의 하측의 비절연성 이미터 영역(42)상에 퇴적된다. 도 2의 공정과 유사하게, 원추형 이미터 재료가 유전체 개구공간(68)에 들어가기 위해 통과하는 개구부는, 원추형 이미터 재료의 침적 동안에 점차 폐쇄된다. 유사하게, 침적은 상기 개구부가 완전히 폐쇄될 때까지 수행된다. 그 결과, 원추형 이미터 재료는 도 3h에 도시된 바와 같이 대응하는 원추형 전자방출소자(70A)를 형성하기 위해 유전체 개구공간(68) 내에 퇴적된다. 원추형 이미터 재료의 연속층(70B)은 동시에 일차층(60A) 상에 형성된다.
일차층(62A)이 제거된다. 일차층의 제거동안에, 과잉의 원추형 이미터 재료층(70B)이 박리된다. 최종적으로 얻어진 전자 이미터가 도 3i에 묘사되어 있다. 원추형 이미터 재료의 침적이 일반적으로 절연층(44B)에 대해 수직방향으로 수행되었다는 사실을 고려하면, 각각의 원추형 전자방출소자(70A)는, 대응하는 1차 개구부(64) 및 대응하는 게이트 개구부(66)에 대해 수직방향으로 중심이 맞추어져 있다.
게이트층(60A)을 하측의 비절연성 이미터 영역(42)의 이미터 행전극에 대해 수직으로 배치된 일련의 열전극으로 패터닝하는 것은, 게이트층(48A)이 도 2에서 패터닝되는 방법과 동일한 방법으로 수행될 수 있다. 유사하게, 게이트층(60A)에 적용되는 적당한 패터닝과 함께, 도 3i의 전계 이미터에는 게이트층(60A)의 일부와 접촉하고 행전극에 대해 수직으로 배치되는 개별적인 열전극이 대안으로서 제공될 수 있다.
도 2 및 도 3의 공정에 대한 대안으로서, 게이트 개구부는, 게이트층 위에 형성된 일차층으로 언급되는 층에 걸쳐 분산된 구형입자에 의해 한정될 수 있다. 이러한 경우, 구형체 직경에 의해 일차층의 두께에 대해 부과된 제약은, 구형체 직경에 의해 게이트층의 두께에 대해 부과된 두께 제약과 함께 대체로 완화된다.
도 4a 내지 도 4f 및 도 4g의 (1) 또는 도 4g의 (2)(총괄하여 "도 4")는 게이트형 전계방출 캐소드를 제조하기 위한 공정의 전반(前半) 일부를 설명하고 있는 것으로서, 일차층 상에 침적된 구형입자가 본 발명에 따라 게이트 개구부를 한정하는데 사용되는 것을 설명하고 있다. 전계 이미터에 원추형 전자방출소자를 제공하기 위해, 도 4의 공정은 본 발명에 따라 도 2d 내지 도 2g의 후반단계 또는 도 3f 내지 도 3i의 후반단계를 이용하여 후처리하여 완료될 수 있다.
도 4의 공정에서, 기판(40), 하측의 비절연성 이미터 영역(42), 및절연층(44)으로 구성되는 초기 구조체는 상술한 방법과 대략 유사한 방법으로 형성된다. 도 2a를 반복하는 도 4a를 참조한다.
도 4b를 참조하면, 전기적 비절연성 게이트층(60)은 도 3에서 사용된 전술한 침적 기법 중 하나의 기법에 따라 절연층(44)상에 형성된다. 소정의 구형체 직경에서, 게이트층(60)은 도 2의 게이트층(48A)보다 더 두꺼울 수 있다. 유사하게, 게이트층(60)은 일반적으로 크롬, 니켈, 몰리브덴, 티타늄, 또는 텅스텐과 같은 금속이다.
1차 재료로서 언급되는 적당히 에칭가능한 재료는 비교적 균일한 두께의 일차층(72)을 형성하기 위해 게이트층(60) 상에 침적된다. 도 4의 전반부 공정 순서가 도 2d-2g 또는 도 3f-3i의 후반단계와 결합되는 경우, 일차층(72)은 박리층으로서 나중에 사용된다. 1차 재료의 후보로는 도 3의 공정을 위해 제시된 1차 재료의 후보로 구성된다.
도 4의 전반부 공정 순서에서 1차 재료의 침적은 스퍼터링, 증착법, 화학기상성장법(CVD), 전기화학침적(일차층(72)이 전기화학적으로 침적가능하다면), 스핀닝(spinning) 및 스크린 인쇄와 같은 다양한 방법으로 수행될 수 있다. 도 2 및 도 3의 공정과 대조적으로, 도 4의 공정에서의 1차 재료의 침적은 절연층(44)의 상측 표면에 대해 대체로 수직인 방향으로 수행될 필요가 없다. 후술된 이유로, 소정의 구형체 직경에서, 일차층(72)은 도 2 및 도 3의 방법에서의 일차층(50A) 또는 일차층(62A) 보다 더 두꺼울 수 있다. 이것은 예를 들어, 절연층(44)내의 융기와 같은 요인에 의해 발생된 게이트층(60)의 융기부를 덮기 위해, 일차층의 두께를 두껍게할 필요가 있을 때 특히 유용하다.
고형의 구형입자(46)는 도 4c에 도시된 바와 같이 일차층(72)의 상면에 걸쳐 분산된다. 입자분산단계는 일반적으로 전술한 방식으로 수행된다. 따라서, 구형체(46)의 분산은 일차층(72)의 상면에 걸쳐 무작위 또는 대략 무작위로 이루어진다. 구형입자(46)는 일반적으로 폴리스티렌으로 구성되고, 전술한 기타의 특성을 갖는다.
적당히 에칭가능한 추가 재료는 일차층(72) 및 구형입자(46) 상에 침적된다. 추가 재료의 침적은 증착 또는 콜리메이트 스퍼터링과 같은 방법을 이용하여 절연층(44)의 상측 표면에 대해 대체로 수직인 방향으로 수행된다. 추가 재료는 추가층(74A)을 형성하기 위해 구형입자들(46) 사이의 공간에서 퇴적된다. 도 4d를 참조하면, 추가 재료의 일부분(74B)은 구형체(46)의 상측 절반부분에 동시에 퇴적된다.
추가 재료의 일부분(74B)이 추가층(74A)에 브리지되는 것을 방지하기 위해, 추가층(74A)의 두께는 일반적으로 구형체의 평균 반경 보다 작다. 그러나, 구형체(46)의 표면을 따라 원치 않는 브리지가 생기는 것을 방지하는 관점에서, 도 2 및 도 3의 공정에서 보다 도 4의 공정 순서에서 일차층 두께에 대한 제약이 덜하다. 이것은 추가층(74A)을 에칭마스크로서 이용하여 일차층(72)을 통해 1차 개구부를 형성하는 후술되는 에칭 과정 동안에, 추가층(74A)에 대해 일차층(72)을 에칭하는 선택성이 높을 때(즉, 일차층(72)이 추가층(74A)보다 훨씬 더 에칭되는 경우), 특히 타당하다. 따라서, 소정의 구형체 직경에서, 일차층(72)은 도 3의 공정에서의일차층(62A) 또는 도 2의 공정에서의 일차층(50A)보다 더 두꺼울 수 있다. 유사하게, 이러한 원치않는 브리지화를 방지해야 할 필요성은 도 2 또는 도 3의 공정에서보다 도 4의 공정 순서에서 게이트층의 두께를 덜 제약한다.
도 4의 전반부의 공정 순서가 도 2d-2g의 후반 단계 또는 도 3f-3i의 후반 단계에 의해 완료되는 경우, 완전한 공정을 위해서 도 2 및 도 3의 각각의 완전한 공정 보다 약간의 추가적인 공정을 요구하게 된다. 이것을 대가로 하여 도 2의 공정에 비해 일차층 두께에 대한 제약을 완화시키고, 또한 게이트층 두께에 대한 제약을 완화시키게 된다.
추가층(74A)을 형성하기 위해 사용된 재료는 일차층(72A)을 에칭하기 위한 에칭 마스크로서 사용될 수 있고, 또한 일차층(72A)에 대해 선택적으로 에칭될 수 있다. 추가 재료는 일반적으로 금속으로 이루어져 있다. 게이트 재료가 크롬인 경우 추가 재료는 일반적으로 니켈이 되고, 게이트 재료가 니켈인 경우 추가재료는 크롬이 된다. 그러나, 전계 이미터를 제조하는데 사용된 다른 재료의 선택에 따라, 추가 재료는 전기적 저항성 또는 전기적 절연성이 될 수 있다.
여기서, 구형입자(46)가 전형적으로 전술한 방법에 의해 제거된다. 구형체의 제거동안, 추가 재료의 일부분(74B)은 도 4e의 구조체를 제조하기 위해 동시에 제거된다. 추가 개구부(76)는 추가층(74A)을 관통하여, 제거된 입자(46)의 위치에서 연장된다. 입자들(46)이 구형이기 때문에, 추가 개구부(76)는 대략 원형이다. 각각의 추가 개구부(76)의 직경은 대응하는 제거된 구형체(46)의 직경과 거의 동일하다.
추가층(74A)을 에칭 마스크로서 사용할 때, 일차층(72)은 추가 개구부(76)를 통해 이방성 에칭되어, 일차층(72)을 통해 게이트층(60)에 이르는 대응하는 1차 개구부(78)를 형성하게 된다. 도 4f를 참조하면, 형성체(72A)는 일차층(72)의 잔여부분임을 알 수 있다. 각각의 1차 개구부(78)는 대응하는 추가 개구부(76)에 대해 수직방향으로 중심이 맞추어져 있고, 추가 개구부(76)와 대략 동일한 직경을 갖는다. 추가 개구부(76)는 제거된 구형체(46)의 위치에 놓이기 때문에, 1차 개구부(78)의 위치는 구형입자(46)에 의해 한정된다. 또한, 1차 개구부(78)는 추가 개구부(76)와 대략 동일한 형상을 갖고, 따라서 대략 원형이다.
에칭 마스크로서 기능을 하는 추가층(74A)에 의해, 게이트층(60)은 추가 개구부(76) 및 1차 개구부(78)를 통해 이방성 에칭되어, 게이트층(60)을 통해 절연층(44)에 이르는 대응하는 게이트 개구부(80)를 형성할 수 있다. 도 4g의 (1)은 생성된 구조체를 나타내고 있다. 형성체(60B)는 게이트층(60)의 잔여부분이다. 에칭이 이방성이기 때문에, 각각의 게이트 개구부(80)의 직경은 대응하는(중첩되는) 개구부 쌍(78,76)의 직경과 거의 동일하다. 게이트 개구부의 에칭은 1차 개구부 에칭을 연속하여 수행되거나 또는 다른 이방성 에칭제를 이용한 다른 단계로서 수행될 수 있다.
각각의 게이트 개구부(80)는 대응하는 1차 개구부(78) 및 대응하는 추가 개구부(76) 모두에 대해 수직방향으로 중심이 맞추어져 있고, 따라서 수직으로 정렬된다. 추가 개구부(76)는 제거된 구형체(46)의 위치에 놓이므로, 게이트 개구부(80)의 위치는 구형입자들(46)의 위치에 의해 한정된다. 또한 게이트개구부(80)는 대략 원형이다.
도 4g의 (1)의 추가층(74A)은 제거되어, 부호 표시방법과 게이트층 및 일차층의 두께가 다를 수 있는 점을 제외하고 도 2d의 구조체와 거의 동일한 구조체가 만들어 지게 된다. 도 4g의 (1)의 형성체(60B,72A,78,80) 각각은 도 2d의 형성체(48A,50A,52,54)에 대응한다. 이러한 부호 표시방법의 차이를 전제로 하여, 도 4의 전반부 공정 순서는 도 2d의 구조체를 도 2g의 최종 구조체로 이르게 하는 전술한 후반 단계에 의해 완료된다. 따라서, 원추형 전자방출소자(58A)는 이렇게 하여 완성된 전계 이미터의 게이트층[48A(60B)]의 게이트 개구부[54(80)]를 통해 연장된다.
다른 방법으로서, 도 4의 전반부 공정 순서에 도 2 방법의 후반부를 적용하는 경우, 유전체 개구부(56)는 추가층(74A)이 여전히 제자리에 있고 에칭 마스크로서 기능을 하는 경우, 절연층(44)내에 형성될 수 있다. 이러한 경우, 추가층(74A)은 도 2f의 원추형 이미터 재료의 침적에 앞서 즉시 제거된다.
또 다른 방법으로서, 추가층(74A)은 도 4f에 도시된 단계에서 1차 개구부(78)를 형성한 후, 따라서 도 4g의 (1)에 도시된 단계에서 게이트 개구부(80)를 형성하기 전에 직접 제거될 수 있다. 일차층(72A)을 에칭 마스크로서 사용할 때, 게이트 개구부(80)는 1차 개구부(78)를 통해 게이트층(60)을 이방성으로 에칭함으로써 형성되어 도 2d의 구조체가 얻어지게 되는데, 여기서는 일부 부호(도 4의 게이트 개구부(80)는 도 2의 게이트 개구부(54)가 된다)가 다르고 게이트층 및 일차층의 두께가 다를 수 있음을 전제로 한다. 그리고 나서, 도 2d의 구조체를 도 2g의 구조체에 이르게 하는 공정단계가, 전계 이미터를 형성하기 위한 전술한 방법으로 실행된다.
이방성 에칭, 즉 언더커트가 없는 에칭을 수행하는 대신에, 추가 개구부(76) 및 1차 개구부(78)를 통한 에칭, 즉, 언더커트 에칭이 추가 개구부(76) 및 1차 개구부(78)를 통해 도 4f의 게이트층(60) 상에 실행되어 게이트층(60)을 통해 절연층(44)에 이르는 대응되는 게이트 개구부(82)을 형성할 수 있다. 도 4g의 (2)를 참조하면, 여기서 형성체(60C)는 게이트층(60)의 잔여부분이다. 일차층(72A)을 언더커트하고 있는 게이트 개구부(82)의 경우, 각 게이트 개구부(82)의 직경은 대응하는(상층을 이루는) 개구부의 쌍(78,76)의 직경보다 크다. 각 게이트 개구부(82)는 대략 원형이 되고, 대응하는 개구부 쌍(78,76)에 대해 수직방향으로 중심이 맞추어져 있다. 추가 개구부(76)가 제거된 구형체(46)의 위치에 놓여지기 때문에, 구형 입자(46)는 게이트 개구부(82)의 위치를 한정한다.
도 4g의 (2)에서 추가층(74A)은 제거되어, 일부 부호표시와 일차층 두께에서 다를 수 있는 점을 제외하고 도 3f의 구조체와 사실상 동일한 구조체가 제조된다. 도 4g의 (2)의 형성체(60C,72A,78,82) 각각은 도 3f의 형성체(60A,62A,64,66)에 대응한다. 이러한 부호표시 차이를 전제로 하여, 도 4의 전반부 공정 순서는 도3f의 구조체를 도 3i의 구조체에 이르게 하는 전술한 후반 단계에 따라 완료된다. 따라서, 원추형의 전자방출소자(70A)는 이렇게 하여 완성된 전계 이미터의 게이트층[60A(60C)]의 게이트 개구부[66(82)]를 통해 노출된다.
도 4의 전반부 공정 순서에 도 3의 후반부 공정을 적용하는 추가적인 다른방법으로서, 추가층(74A)은 도 4f에 도시된 단계에서 1차 개구부(78)가 형성된 직후에 제거될 수 있다. 일차층(72A)을 에칭 마스크로서 사용할 때, 게이트 개구부(82)는 1차 개구부를 통해 게이트층(60)에 대해 언더커트를 수행함으로써 형성되어 도 3f의 구조체가 만들어지게 되는데, 여기서는 다시 일부 부호(도 4의 게이트 개구부(82)는 도 3의 게이트 개구부(66)가 된다)가 다르고 일차층 두께가 다를 수 있음을 전제로 한다. 이 때, 도 3f의 구조체를 도 3i의 구조체로 이르게 하는 공정 단계가 전술한 방법으로 수행되어 전계 이미터를 완성하게 된다.
여기서, 전술한 변형들을 포함하는 도 2 내지 도 4의 제작 단계에 따라 다양한 전자 이미터가 제조되는 것을 살펴보면, 원추(58A 또는 70A)와 같은 원추형의 전자방출소자의 위치는 개구부(52, 64 또는 78)와 같은 1차 개구부의 위치에 의해 결정된다. 1차 개구부의 위치는 구형 입자(46)의 위치에 의해 직접적으로 또는 간접적으로 결정되기 때문에, 원추형 전자방출소자의 위치는 구형 입자들(46)의 위치에 의해 한정된다.
구형 입자들(46)의 표면 분포가 무작위로, 또는 대략 무작위로 이루어지기 때문에, 원추형 전자방출소자의 위치는 다른 원추형 전자방출소자에 대해 무작위 또는 대략 무작위인 위치에 놓여진다. 그럼에도 불구하고, 단위 면적당 원추형 전자방출소자의 수는 전체 전자 방출 영역에 걸쳐 장소에 따라 거의 변하지 않는다.
도 2 내지 도 4의 제작 단계(상술한 공정의 변형예를 포함)에 따라 제조된 전자 이미터의 각각에서 각각의 원추형 전자방출소자의 저면 직경은 대응하는 1차 개구부의 저면 직경과 대략 같고, 따라서 대응하는 제거된 구형체(46)의 직경과 대략 같다. 따라서, 원추형 전자방출소자의 평균 저면 직경은 구형입자(46)의 평균 직경을 조정함으로써 제어된다. 입자들의 평균 직경의 감소는 대략 동일한 크기 만큼 원추형 전자방출소자의 평균 저면 직경을 감소시키게 하고, 그 반대의 경우도 성립한다. 이와 같은 방법으로, 구형입자(46)는 원추형 전자방출소자에 의해 점유되는 횡방향 면적을 결정한다. 구형체(46)가 원추형 전자방출소자의 위치를 한정하므로, 원추형 전자방출소자 사이의 평균 간격은 구형체(46)의 평균 표면 밀도와 평균 직경을 조정함으로써 제어된다.
상기한 바와 같이 구형입자(46)의 평균 직경의 표준 편차는 구형입자의 평균 직경에 비해 상당히 작다. 따라서, 원추형 전자방출소자의 평균 저면 직경의 표준 편차는, 1차 근사의 범위에서, 원추형 전자방출소자의 평균 저면 직경에 비해 동일하게 작게 된다. 입자(46)가 구형이기 때문에, 각각의 원추형 전자방출소자의 저면은 대략 원형이다. 원추형 전자방출소자에 의해 점유되는 횡방향 면적은 대략 같다. 전극간 유전체층(44)의 두께와 같은 매개변수를 적당히 조정함으로써, 매우 균일한 크기와 형상의 전자방출소자가 만들어질 수 있다.
전자방출소자는 작으면서 서로 가깝게 놓여지도록 제조되는 것이 바람직하다. 이것은 적당히 작은 평균 직경을 가진 구형체를 사용하고, 구형체를 수용하는 표면에 걸쳐 구형체(46)를 대략 높은 밀도로 분산시킴으로써 달성된다. 특정한 영역의 전자 이미터에 대한 각각의 원추형 전자방출소자의 크기와 형상에서 거의 편차가 없는 경우, 전자 방출은 전자방출 면적에 걸쳐 비교적 균일하게 된다. 중요한 점은, 이러한 매우 바람직한 특징이 구형입자(46)의 크기와 표면 밀도를 제어하여주로 달성되고, 이것에 의해 전자 전류가 잘 제어된다는 점이다.
필라멘트형 전자방출소자를 구비한 전계 이미터의 제조
원추형 보다는 필라멘트형의 전자방출소자를 가지는 게이트형 전계 방출 캐소드는, 본 발명의 개시내용에 따라 적절한 후반부 필라멘트 공정 순서를 이용하여 도 4g의 (1)에 의해 종료되는 도 4의 전반부 공정 순서를 완료하거나, 도 2 및 도 3의 공정 중 어느 공정의 전반부를 완료함으로써 제조될 수 있다.
도 5a 내지 도5g(총괄하여 "도 5")는 도 4a 내지 도4f 및 도4g (1)의 전반부 공정 순서에 적용되는 후반부 공정 순서를 나타내는 것으로서, 여기서는 본 발명에 따르는 스페이서를 이용하여 필라멘트형 전자방출소자를 갖는 게이트형 전계 이미터를 제조하기 위한 후반부 공정 순서를 설명하고 있다. 도 4g의 (1)를 참조하면, 이방성 에칭은 추가층(74)을 에칭 마스크로서 사용하여 추가 개구부(76), 1차 개구부(78) 및 게이트 개구부(80)을 통해 절연층(44)상에 수행되어, 절연층(44)을 통해 하측의 비절연성 이미터 영역(42)에 이르는 대응하는 유전체 개구부(100)을 형성하게 된다. 이로써 도 5a의 구조체가 형성되는데, 여기서 형성체(44C)는 절연층(44)의 잔여부분이 된다. 각각의 유전체 개구부(100)는 대응하는 3개의 개구부(76,78,80)에 대해 수직방향으로 중심이 맞추어져 있고, 이들과 대략 동일한 직경이다. 또한, 유전체 개구부(100)는 대략 원형이다.
추가층(74A)은 에칭제로 제거되는데, 이 에칭제는 일차층(72A) 또는 구조체의 다른 부분을 심각하게 침식시키지 않는다. 도 5b는 그 결과 얻어진 구조체를 나타낸다.
적당히 에칭가능한 스페이서(또는 코팅) 재료는 도 5c에 나타낸 바와 같이 일차층(72A)상에, 그리고 하측의 비절연성 이미터 영역(42)에 이르는 복합 개구부(78/80/100)내로 균등하게 침적되어, 블랭킷 스페이서(또는 코팅)층(102)을 형성하게 된다. 스페이서층(102)은 구조체의 상면을 덮지만 개구부(78/80/100)를 완전하게 채우지는 못한다. 함몰부(104)는 개구부(78/80/100)의 채워지지 않은 부분에 존재한다. 각각의 함몰부(104)는 대응하는 복합 개구부(78/80/100)에 대해 수직방향으로 중심이 맞추어져 있다.
CVD는 전형적으로 스페이서 재료를 침적하기 위해 사용된다. 따라서, 각각의 복합 개구부(78/80/100)를 따라 존재하는 층(72A,60B,44C)의 측면 단부를 따르는 스페이서층(102)의 두께는 소정의 높이에서 비교적 균일하다(일정하다).
스페이서 재료로는 전형적으로 일차층(72A)의 일차 재료와 함께 에칭가능한 재료가 선택된다. 또한, 스페이서 재료는 전극간 유전체[여기서 절연층(44C)]에 대해서 높은 에칭 선택성을 가지는 것이 바람직하다. 특히, 스페이서 재료는 전형적으로 일차 재료와 동일하고 전극간 유전체와 다르다. 예를 들어, 스페이서 재료는 (a) 일차 재료가 질화 실리콘으로 이루어지고 (b) 전극간 유전체가 산화 실리콘으로 이루어질 경우, 보통 질화 실리콘이 된다.
이방성의 에칭은, (a) 1차 개구부(78)을 따라 존재하는 일차층(72A)의 측면 단부, (b) 게이트 개구부(80)을 따라 존재하는 게이트 층(60B)의 측면 단부 및 (c)유전체 개구부(100)을 따라 존재하는 절연층(44C)의 측면 단부를 덮는 부분(102A)을 제외하고, 실질적으로 모든 스페이서층(102)을 제거하기 위해 수행된다. 도 5d를 참조하면, 유전체 개구부(100)의 바닥에서 스페이서층(102)의 중심 부분은 에칭 동안에 제거되기 때문에, 함몰부(104)는 하측의 비절연성 이미터 영역(42)까지 연장되고, 약간 넓어져서(도 5d에는 미도시) 대응하는 애퍼처(104A)가 된다. 함몰부(104)가 복합 개구부(78/80/100)에 대해 수직방향으로 중심이 맞추어져 있기 때문에, 각각의 애퍼처(104A)는 대응하는 복합 개구부(78/80/100)에 대해 수직방향으로 중심이 맞추어 진다.
전기적으로 비절연인 필라멘트형 이미터 재료가 애퍼처(104A)내로 전기화학적으로 침적되어(전기 도금), 하측의 비절연성 이미터 영역(42)과 접촉하는 대응하는 전자방출소자의 전구체(106)를 형성하게 된다. 도 5e는 그 결과 얻어진 구조체를 나타낸다. 전기화학적인 침적 동안에, 일차층(72A), 스페이서 부분(102A) 및 절연층(44C)의 결합체는 게이트층(60B)을 둘러싸서(될 수 있는 한 구조체의 측면 주변을 따르는 부분을 제외하고), 전자방출소자의 전구체(106)와 게이트층(60B)이 접촉하는 것을 방지한다. 게이트층(60B)과 전자방출소자의 전구체(106) 사이의 횡방향 간격은 스페이서(102A)의 두께에 의해 결정된다.
필라멘트형 이미터 재료는 보통 니켈 또는 백금과 같은 금속이다. 필라멘트형 전자방출소자의 전구체(106)는 이후에 전해연마기술을 이용하여 예리하게 될 때, 필라멘트형 이미터 재료는 통상 게이트 재료와는 다르다.
전기화학적인 침적은 전형적으로 본 명세서에 참고문헌으로 포함되는 Spindt등의 미국 특허 5,564,959에 서술된 방법에 의해 행해진다. 전기화학적 침적 동안에, 하측의 비절연성 이미터 영역(42)은 석출 음극으로서 사용된다. 석출 양극은 일차층(72A) 위로 짧은 거리 만큼 떨어져서 도금 전해액 내에 놓여진다.
전기화학적인 침적은 애퍼처(104A)를 넘치도록 채우기에 충분히 오랜 시간 동안 수행되지만, 전자방출소자의 전구체(106)가 일차층(72A)의 상면을 따라 다른 전자방출소자의 전구체와 접촉하지 않도록 수행한다. 따라서, 각각의 전자방출소자의 전구체(106)는 대응하는 애퍼처(104A)로부터 외측으로 연장하는 캡 부분을 가지게 된다. 애퍼처(104A)로부터 넘칠 정도로 채우는 것은, 최종적인 필라멘트형 전자방출소자가 필라멘트 재료의 핵형성 및 성장에 있어서의 차이 때문에 높이가 상당히 다르지 않게 되는 것을 돕는다.
일차층(72A)과 스페이서(102A)는 절연층(44C)을 거의 침식시키지 않는 에칭제로 제거되는 것이 바람직하다. 도 5f를 참조하면, 에칭의 결과, 전자방출소자의 전구체(106)는 원통형의 애퍼처(108)에 의해 게이트층(60B) 및 절연층(44C)으로부터 떨어져 있게 된다.
일차층(72A)과 스페이서(102A)가 동일한 재료(즉,질화 실리콘)로 이루어질 때, 에칭은 전형적으로 습식 화학 에칭을 이용하여 단일의 단계에서 수행된다. 다른 방법으로서, 등방성 성분을 가지는 플라즈마가 에칭을 수행하기 위해 사용될 수 있다. 일차층(72A)과 스페이서(102A)가 다른 재료로 형성될 때, 에칭은 두 개의 단계에서 수행될 수 있다.
전자방출소자의 전구체(106)가 처리되어 캡(106A)이 제거되고, 적어도 부분적으로 게이트 개구부(80)을 통해 연장되는 예리한 선단부가, 잔존하는 필라멘트부분에 제공된다. 도 5g는 최종적인 게이트형 전계 이미터를 나타내는데, 여기서 예리한 필라멘트형 전자방출소자(106B)는 전자방출소자의 전구체(106)의 잔여부분이다. 애퍼처(104A)는 복합 개구부(78/80/100)에 대해 수직방향으로 중심이 맞추어져 있기 때문에, 각각의 필라멘트형 전자방출소자(106B)는 대응하는 게이트 개구부(80)에 대해 수직방향으로 중심이 맞추어 지게 된다.
필라멘트형 전자방출소자의 전구체(106)를 필라멘트형 전자방출소자(106B)로 전환시키는 것은 상기 인용한 미국 특허 5,564,959 호에 기술된 전해연마/연삭 기술에 따라 전기화학적으로 수행되는 것이 바람직하다. 전자방출소자의 전구체(106)와 함께 하측의 비절연성 이미터 영역(42)는 전해연마/연삭 조작 중에 양극으로서 기능을 한다. 게이트층(60B)은 음극으로서 기능을 한다. 전해연마/연삭 조작 중에, 전자방출소자의 전구체(106) 재료는 일반적으로 게이트층(60B)의 평면을 따라 제거되어, 전자방출소자(106)는 잘라내어져 예리한 선단부를 형성하게 된다. 캡 부분(106A)은 전해연마/연삭이 수행되는 전해액에서 침식되어, 도 5g에 나타낸 바와 같이 필라멘트형 전자방출소자(106B)가 남게 된다.
게이트 개구부(80)는 추가 개구부(76)에 대해 수직방향으로 중심이 맞추어 지기 때문에, 각각의 게이트 개구부(80)는 대응하는 제거된 구형체(46)의 위치에 대해 수직방향으로 중심이 맞추어 진다. 따라서, 필라멘트형 전자방출소자(106B)의 위치는 구형 입자(46)(구형입자의 위치)에 의해 한정된다.
또한, 각각의 애퍼처(104A)의 직경은, 대응하는 복합 개구부(78/80/100)의 직경에서 대응하는 스페이서(102A)의 두께의 두배를 뺀 값과 같다. 각각의 복합 개구부의 직경은 대략 대응하는 제거된 구형체(46)와 동일하기 때문에, 필라멘트(106B)에 의해 점유되는 횡방향 면적은 구형체(46)의 크기와 스페이서(102A)의 두께에 의해 제어된다.
스페이서 두께는 스페이서(102A) 마다 거의 변화하지 않는다. 상기 언급한 바와 같이, 구형입자의 크기는 구형체(46) 마다 거의 변화하지 않는다. 구형체(46)의 표면 밀도는 일차층에 걸쳐 거의 변화하지 않으므로, 구형체 크기 및 표면 밀도를 스페이서 두께와 함께 조정함으로써, 필라멘트(106B)는 전자 전류의 크기를 제어가능한 상태에서, 전자방출 영역을 지나는 매우 균일한 전자 방출을 제공할 수 있게 된다.
도 4g의 (1)의 구조로부터 도 5의 후반부 공정 순서를 시작하는 대신에, 추가층(74A)은 도 4f에 나타낸 단계 직후에 직접 제거될 수 있다. 일차층(72A)이 에칭 마스크로서 사용되는 경우, 게이트층(60) 및 절연층(44)은 1차 개구부(78)[및 절연층(44)의 경우 게이트 개구부(80)]를 통해 이방성으로 에칭되어 도 5b의 구조체를 형성하게 된다. 2개의 단계의 에칭 공정이 전형적으로 사용되는데, 제 1 단계는 게이트층(60)을 위하여, 제 2 단계는 절연층(44)을 위해 사용된다. 이 시점으로부터 도 5b의 구조체는 도 5c 내지 도 5g의 방식으로 추가로 처리된다.
도 2와 도 3의 방법의 전반부 일부는 상기 서술한 것과 유사한 방법으로 도 5의 후반부 공정 순서와 조합될 수 있다. 도 2d의 구조체로부터 시작할 때, 일차층(50A)을 에칭 마스크로서 사용하여 1차 개구부(52)과 게이트 개구부(54)을 통해 절연층(44)상에서 이방성 에칭을 실행함으로써, 유전체 개구부(100)는절연층(44)을 관통하여 형성될 수 있다. 일부 부호표시가 다르고, 일차층 및 게이트층의 두께가 다를 수 있는 점을 제외하고, 도 5b의 구조체가 형성된다.
유사하게, 도 3e의 구조체로부터 시작할 때, 일차층(62A)을 에칭 마스크로서 사용하여 1차 개구부를 통해 게이트층(60)과 절연층(44)을 이방성 에칭함으로써 게이트 개구부(80)과 유전체 개구부(100)가 형성될 수 있다. 이방성 에칭은 전형적으로 두 개의 단계로 수행되는데, 제 1 단계는 게이트층(60)을 위해, 제 2 단계는 절연층(44)을 위해 수행된다. 일부 부호표시가 다르고, 일차층의 두께가 다를 수 있는 점을 전제로 하여, 도 5b의 구조체가 재차 형성된다.
전술한 3개의 단락에 기재된 대안에서는, 게이트 개구부가 1차 개구부(78, 64 또는 52)와 수직방향으로 동심원을 이루고 있기 때문에, 각각의 게이트 개구부(80, 66, 또는 54)는 대응하는 제거된 구형체(46)의 위치에 대해 수직방향으로 중심이 맞추어 진다. 그러므로, 구형체(46)는 필라멘트형 전자방출소자(106B)의 위치를 한정한다. 또한 구형체(46)와 스페이서(102A)의 조합은 필라멘트(106B)에 의해 점유되는 횡방향 면적을 제어한다. 따라서, 필라멘트(106B)는 스페이서 두께와 함께 구형체의 크기와 표면 밀도를 적절히 조절함으로써, 크기를 제어가능한 상태에서 매우 균일한 전자 방출을 제공할 수 있다.
도 6a 내지 도 6h(총괄하여 "도 6")는 도 4a 내지 도 4f 및 도4g (1)의 전반부 공정 순서에 적용되는 또 다른 후반부 공정 순서를 나타내고 있는 것으로서, 여기서는 본 발명에 따라 스페이서를 사용하여 필라멘트형 전자방출소자를 갖는 게이트형 전계 방출 캐소드를 제조하는 또 다른 후반부 공정 순서를 나타내고 있다. 도4g의 (1)의 구조체를 형성한 후에, 추가층(74A)은 제거된다. 이로써 도 6a의 구조체가 형성된다.
적당히 에칭가능한 스페이서(또는 코팅) 재료는 도 6b에 나타낸 바와 같이 일차층(72A)상에, 그리고 복합 개구부(78/80)내로 균등하게 침적되어, 블랭킷 스페이서(또는 코팅)층(110)을 형성하게 된다. 스페이서층(110)은 구조체의 상면을 덮지만 개구부(78/80)를 완전하게 채우지는 못한다. 함몰부(112)는 개구부(78/80)의 채워지지 않은 부분에 존재한다. 각각의 함몰부(112)는 대응하는 복합 개구부(78/80)에 대해 수직방향으로 중심이 맞추어 진다.
CVD는 통상 스페이서 재료를 침적하기 위해 사용된다. 각각의 복합 개구부(78/80)을 따라 존재하는 층(72A,60B)의 측면 단부를 따르는 스페이서층(110)의 두께는 소정의 높이에서 비교적 균일하다. 도 6의 공정 순서의 스페이서 재료는 도 5의 공정 순서에서와 같이 1차 재료와 전극간 유전체에 대해서 동일한 성질을 가진다.
이방성의 에칭은, (a) 1차 개구부(78)을 따라 존재하는 일차층(72A)의 측면 단부, (b) 게이트 개구부(80)을 따라 존재하는 게이트 층(60B)의 측면 단부를 덮는 환형 부분(110A)을 제외하고, 실질적으로 모든 스페이서층(110)을 제거하기 위해 수행된다. 도 6c를 참조하면, 함몰부(112)는 절연층(44)까지 연장되고 약간 넓어져서(도 6c에는 미도시) 대응하는 애퍼처(112A)가 된다. 함몰부(112)가 복합 개구부(78/80)에 대해 수직방향으로 중심이 맞추어 지기 때문에, 각각의 애퍼처(112A)는 대응하는 복합 개구부(78/80)에 대해 수직방향으로 중심이 맞추어진다.
일차층(72A)과 환형 스페이서 부분(110A)을 에칭 마스크로서 사용할 때, 절연층(44)은 애퍼처(112A)를 통하여 이방성으로 에칭되어, 절연층(44)을 통해 하측의 비절연성 이미터 영역(42)에 이르는 유전체 개구부(114)를 형성하게 된다. 도 6d를 참조하면, 형성체(44D)는 절연층(44)의 잔여 부분이다.
전기적으로 비절연인 필라멘트형 이미터 재료가 복합 개구부(또는 애퍼처)(112A/114)내로 전기화학적으로 침적되어 비절연성 이미터(42)와 접촉하는 필라멘트형 전자방출소자의 전구체를 형성하게 된다. 그 결과 얻어진 구조체는 도 6e에 나타낸다. 전기화학적인 침적 동안에, 일차층(72), 스페이서(110A) 및 절연층(44D)의 결합체는 게이트층(60B)을 둘러싸서(될 수 있는 한 구조체의 측면 주변을 따르는 부분을 제외하고), 전자방출소자의 전구체(116)가 게이트층(60B)과 접촉하는 것을 방지한다. 스페이서(110A)는 게이트층(60B)과 전자방출소자의 전구체(116) 사이의 횡간격을 결정한다. 또한, 필라멘트형 이미터 재료는 보통 니켈 또는 백금과 같은 금속이다.
전기화학적인 침적은 도 5의 공정 순서에 대하여 상기에 서술한 방법으로 실행된다. 침적 시간은 애퍼처(112A/114)를 넘치도록 채우기에 충분히 길지만, 전형적으로 전자방출소자의 전구체(116)가 일차층(72A)의 상면을 따라 다른 전자방출소자의 전구체와 접촉하게 만들 정도로 길지는 않다. 따라서, 각각의 전자방출소자의 전구체(116)는 대응하는 애퍼처(112A/114)로부터 외측으로 연장하는 캡 부분(116A)을 가지게 된다. 도 5의 공정 순서에서와 같이, 넘칠 정도로 채우는 것은, 필라멘트 재료의 핵형성 및 성장에 있어서의 차이 때문에 필라멘트형 전자방출소자의 높이가 상당히 다르게 될 가능성을 줄인다.
일차층(72A)과 스페이서(110A)는 절연층(44D) 또는 게이트층(60B)을 거의 침식시키지 않는 에칭제로 제거되는 것이 바람직하다. 도 6f를 참조하면, 그 결과 게이트 개구부(80)의 바깥 부분은 다시 개방된다. 여기서, 이러한 게이트 개구부(80)의 바깥 부분은 전자방출소자의 전구체(116)를 게이트층(60B)으로부터 분리시키고 있다. 일차층(72A)과 스페이서(110A)가 동일한 재료로 형성될 때, 에칭은 등방성 성분을 갖는 습식 화학 에칭 또는 플라즈마 에칭을 이용하여 단일 단계에서 전형적으로 수행된다. 두 개의 단계의 에칭 공정은 보통 일차층(72A)과 스페이서(110A)가 다른 재료로 이루어질 때 사용된다.
전자방출소자의 전구체(116)가 처리되어 캡 부분(116A)이 제거되고, 적어도 부분적으로 게이트 개구부(80)을 통해 연장되는 예리한 선단부가, 잔존하는 필라멘트 부분에 제공된다. 도 6g를 보면, 예리한 필라멘트형 전자방출소자(116B)는 전자방출소자의 전구체(116)의 잔여부분이다. 필라멘트형 전자방출소자(116B)는 도 5의 공정 순서에서 필라멘트형 전자방출소자(106B)를 제조하기 위해 사용된 방법과 사실상 동일한 방법으로 전해연마/연삭 기술에 의해 전자방출소자의 전구체(116)로부터 만들어진다. 따라서, 각각의 필라멘트형 전자방출소자(116B)는 대응하는 게이트 개구부(80)에 대해 수직방향으로 중심이 맞추어 진다.
게이트층(60B)을 에칭 마스크로서 사용할 때, 절연층(44D)은 게이트개구부(80)을 통해 언더커트, 전형적으로 등방성 에칭되어 필라멘트형 전자방출소자(116B) 주위에, 대응하는 유전체 개구 공간(118)을 형성하게 된다. 도 6h는 그 결과 얻어진 구조체를 나타낸다. 형성체(44E)는 절연층(44D)의 잔여부분이다. 유전체의 개구 공간(118)은 절연층(44E)을 통해 부분적으로 연장되거나, 완전히 연장될 수 있다. 도 6h는 완전히 에칭된 경우를 나타낸다.
전해연마/연삭 단계는 유전체의 개구 공간(118)을 만들기 전에 실행될 수 있다. 최종 구조체는 사실상 도 6b에 나타낸 것과 사실상 동일하다. 다른 방법으로서, 유전체의 개구 공간(118)은 개구 공간(118)이 게이트층(60B)을 거의 언더커트하지 않도록 이방성의 에칭에 의해 형성될 수 있다.
각각의 게이트개구부(80)가, 대응하는 제거된 구형체(46)의 위치에 대해 수직방향으로 중심이 맞추어 지기 때문에, 구형 입자(46)의 위치는 필라멘트형 전자방출소자(116B)의 위치를 한정한다. 도 5의 공정과 유사하게, 필라멘트(116B)에 의해 점유되는 횡방향 면적은 구형체(46)와 스페이서(110)에 의해 제어된다.
도 4g의 (1)의 구조체에서 도 6의 후반부 공정 순서를 시작하는 대신에, 후반부 공정 순서는 도 4f의 구조체에서 시작될 수 있다. 추가층(74A)은 제거된다. 일차층(72A)을 에칭 마스크로서 사용할 때, 게이트층(60)은 1차 개구부(78)을 통해 이방성 에칭되어 도 6a의 구조체를 형성하게 된다.
또한, 도 2과 도 3의 각 공정의 전반부 일부는 본 발명에 따르는 도 6의 후반부 공정 순서에 의해 완료되어, 필라멘트형 전자방출소자를 가지는 게이트형 전계 이미터를 제조할 수 있다. 일부 부호표시가 다르고, 일차층과 게이트층 두께가 다를 수 있는 점을 전제로 하여, 도 6a의 구조체는 도 2의 공정의 전반부 일부와도 6의 후반부 공정 순서에 대한 연결점으로서 역할을 하기 위해 도 2d의 구조체를 반복한다.
도 3e의 구조체는 도 2의 공정의 전반부 일부와 도 6의 후반부 공정 순서를 위한 접합점으로서 역할을 한다. 도 3e를 참조하면, 일차층(62A)을 에칭 마스크로서 사용할 때, 게이트 개구부(80)는 1차 개구부(64)를 통해 게이트층(60)을 이방성 에칭함으로써 만들어진다. 일부 부호표시가 다르고, 일차층 두께가 다를 수 있는 점을 전제로 하여, 도 6a의 구조체가 재차 형성된다.
앞선 두 개의 단락에 기술된 대안에서는, 필라멘트(116B)의 위치가 구형입자(46)에 의해 한정된다. 유사하게, 구형체(46)와 스페이서(110)는 필라멘트(116B)에 의해 점유되는 횡방향 면적을 제어한다. 스페이서 두께와 함께 구형체 크기와 표면 밀도를 적절히 변화시켜, 필라멘트들(116B)이 전자 전류의 크기를 제어가능한 상태에서, 매우 균일한 전자 방출을 제공하게 할 수 있다.
도 7a 에서 도 7j(총괄하여 "도 7")은 게이트형 전계 방출 캐소드를 제조하기 위한 전체 공정의 예를 나타내는 것으로서, 구형 입자를 이용하여 게이트 개구부를 한정하고 스페이서를 이용하여 본 발명에 따르는 필라멘트형 전자방출소자를 제조하는 과정을 나타내고 있다. 도 7의 공정에서, 기판(40), 하측의 비절연성 이미터 영역(42) 및 절연층(44)으로 구성된 초기 구조체는 사실상 도 2의 공정과 동일한 방법으로 형성된다. 도 2a를 반복한 도 7a는 도 7의 공정을 위한 구조체(40/42/44)를 나타낸다. 유사하게, 도 7b에 나타낸 것과 같이, 고형의 구형입자(46)는 절연층(44)의 상면에 걸쳐 분산된다. 구형체 침적은 도 2의 공정에 대해 전술한 바와 같은 기술에 따라 무작위로, 또는 대략 무작위로 이루어진다.
전기적으로 비절연성인 게이트 재료는 절연층(44) 및 구형 입자(46)상에 침적되는데, 증착 또는 콜리메이트 스퍼터링과 같은 기술을 사용하여 절연층(44)의 상측 표면에 대해 대략 수직방향으로 침적된다. 게이트 재료는 구형입자(46)들 사이의 공간에서 절연층(44)상에 퇴적되어 비교적 균일한 두께의 전기적으로 비절연성 게이트층(120A)을 형성하게 된다. 도 7c를 참조하면, 게이트 재료의 일부(120B)는 구형체(46)의 상측 절반부분에 동시에 퇴적된다. 게이트 재료의 일부(120B)가 게이트층(120A)에 브릿지되는 것을 방지하기 위하여, 게이트층(120A)의 두께는 보통 구형체의 평균 반경보다 작다. 게이트 재료는 전형적으로 크롬, 니켈, 몰리브덴, 티타늄, 텅스텐, 또는 금과 같은 금속으로 이루어진다.
구형체(46)는 전형적으로 도 2의 공정에서 이용된 기술에 따라 제거된다. 구형체의 제거 동안에, 게이트 재료의 일부(120B)는 도 7d의 구조체를 형성하기 위해 제거된다. 게이트 개구부(122)는 각각의 제거된 구형입자(46)의 위치에서 게이트층(120A)을 관통하여 연장된다. 게이트 개구부(122)는 입자들(46)이 구형이기 때문에 대략 원형이 된다. 각각의 게이트 개구부(122)의 직경은 대응하는 제거된 구형체(46)의 직경과 대략 같다. 게이트 개구부(122)가, 게이트층을 에칭할 필요없이 게이트층(120A)의 침적 동안에 형성되기 때문에, 여기서 게이트 재료는 금이 될 수 있다.
적당히 에칭가능한 스페이서(또는 코팅) 재료는 도 7e에 나타낸 바와 같이 게이트층(120A)상에, 그리고 절연층(44)에 이르는 게이트 개구부(122)내로 균등하게 침적되어, 블랭킷 스페이서(또는 코팅)층(124)을 형성하게 된다. 스페이서층(124)은 구조체의 상면을 덮지만 게이트 개구부(122)를 완전하게 채우지는 못한다. 함몰부(126)는 게이트 개구부(122)의 채워지지 않은 부분에 존재한다. 각각의 함몰부(126)는 대응하는 게이트 개구부(122)에 대해 수직방향으로 중심이 맞추어 진다.
CVD가 스페이서 재료를 침적하기 위해 사용되는 경우, 각각의 게이트 개구부(122)를 따르는 게이트층(120)의 측면 단부에서의 스페이서층(124)의 두께는 임의의 소정 높이에서 비교적 균일하다. 스페이서 재료는 게이트 재료와 전극간 유전체에 대해 선택적으로 에칭가능하도록 선택된다. 스페이서 재료는 전형적으로 질화 실리콘과 같은 전기적인 절연체(도 7e에 도시된 경우)이지만, 예를 들어, 알루미늄과 같은 금속인 전기적인 비절연체도 가능하다. 스페이서 재료가 금속으로 이루어질 때, 스페이서 재료의 침적은 전기화학적으로 실행될 수 있다. 이 경우, 침적은 전형적으로 구조체의 상측 표면에 걸쳐 균등한 것이 아니다.
이방성 에칭은, 게이트 개구부(122)을 따라 존재하는 게이트층(120A)의 측면 단부를 덮는 부분(124A)을 제외한 실질적으로 모든 스페이서층(124)을 제거하기 위해 수행된다. 도 7f를 참조하면, 게이트개구부(122)의 바닥에서 스페이서층(124)의 중심 부분은 에칭 동안에 제거되기 때문에, 함몰부(126)는 스페이서층(124)을 통해 절연층(44)까지 연장되고, 약간 넓어져서(도 7f에는 미도시) 애퍼처(126A)가 된다.
각각의 스페이서 부분(124A)은 도 7f에 매우 작게 묘사되어 있다. 스페이서(124A)를 보다 명확하게 나타내기 위해, 도 8a는 왼쪽의 전자방출소자에대한 목적위치 주위를 중심으로 한 도 7f의 구조체 일부를 확대한 도면을 나타내고 있다.
게이트층(120A)과 스페이서(124A)를 에칭 마스크로서 사용할 때, 절연층(44)은 애퍼처(126A)를 통해 이방성 에칭되어, 절연층(44)을 관통하여 하측의 비절연성 이미터 영역(42)에 이르는 대응하는 유전체 개구부(128)를 형성하게 된다. 도 7g를 참조하면, 형성체(44F)는 절연층(44)의 잔여부분이다. 함몰부(126)가 게이트 개구부(122)에 대해 수직방향으로 중심이 맞추어 지기 때문에, 각각의 복합 개구부(126A/128)는 대응하는 게이트 개구부(122)에 대해 수직방향으로 중심이 맞추어 진다.
전기적으로 비절연인 필라멘트형 이미터 재료는 복합 개구부(또는 애퍼처)(126A/128)내로 전기화학적으로 침적되어, 하측의 비절연성 이미터 영역(42)와 접촉하는 전자방출소자의 전구체를 형성하게 된다. 도 7h는 그 결과 얻어진 구조체를 나타낸다. 또한, 전기화학적인 침적은 전형적으로 상기 인용한 미국 특허 제5,564,959호에 서술된 방법으로 실행된다. 유사하게, 필라멘트형 이미터 재료의 금속은 보통 니켈 또는 백금과 같은 금속이다.
침적 시간은 유전체 개구부(128)를 완전히 채우고 애퍼처(126A)를 부분적으로 채우기에 충분히 길지만, 각각의 전자방출소자의 전구체(130)가 그 스페이서(124A)를 넘어서 옆으로 연장될 정도로 길지는 않다. 따라서, 전자방출소자의 전구체(130)는 스페이서 부분(124A)(스페이서의 두께)에 의해 게이트층(120A)으로부터 횡방향으로 분리된다. 스페이서(124A)는 도 7h에 작게 묘사되어 있기 때문에, 도 8b는 왼쪽의 전자방출소자의 전구체(130)를 중심으로 한 도 7h의 구조체 일부의 확대된 도면을 나타낸다.
스페이서 부분(124A)은 게이트층(120A)을 거의 침식시키지 않는 에칭제를 사용하여 제거된다. 게이트층(120A)을 에칭 마스크로서 사용할 때, 절연층(44F)은 게이트개구부(122)를 통해 언더커트, 전형적으로 등방성 에칭되어, 전자방출소자의 전구체(130)주위에, 대응하는 유전체 개구 공간(132)을 형성하게 된다. 도 7i의 형성체(44G)는 절연층(44F)의 잔여부분이다. 유전체 개구 공간(132)은 절연층(44G)을 통해 부분적으로 연장되거나, 완전히 연장될 수 있다. 도 7i는 부분적으로 에칭된 경우를 나타낸다.
전해연마/연삭 조작이 수행되어 전자방출소자의 전구체에 예리한 선단부를 제공한다. 도 7j는 그 결과 얻어진 구조체를 나타낸다. 필라멘트형 전자방출소자(130A)는 예리하게 된 전자방출소자의 전구체(130)의 잔여부분이다. 전해연마/연삭 조작은 미국 특허 제5,564,959호에 기술된 형태의 기술에 따라 수행된다.
도 7i와 도 7j에 도시된 조작은 역으로 될 수 있다. 즉, 전자방출소자의 전구체(130)가 전해연마/연삭되어 필라멘트형 전자방출소자(130A)를 형성하고, 그 후 유전체 개구 공간(132)을 필라멘트형 전자방출소자(130A) 주위에 형성할 수 있다. 또한, 유전체 개구 공간(132)은 게이트층(120A)을 거의 언더커트하지 않도록 이방성 에칭에 의해 형성될 수 있다.
어떤 경우라도 복합 개구부(126A/128)가 게이트 개구부(122)에 대해 수직방향으로 중심이 맞추어진 경우에는, 각각의 필라멘트형 전자방출소자(130A)는 대응하는 게이트 개구부(122)에 대해 수직방향으로 중심이 맞추어 진다. 각각의 게이트 개구부(122)가 대응하는 제거된 구형체(46)에 대해 수직방향으로 중심이 맞추어 지기 때문에, 구형 입자(46)는 필라멘트형 전자방출소자(130A)의 위치를 한정한다. 필라멘트형 전자방출소자(130A)에 의해 점유되는 횡방향 면적은 구형체(46)의 직경과 스페이서층(124)의 두께에 의해 제어된다. 그러므로, 필라멘트형 전자방출소자(130A)는 스페이서 두께와 함께 구형체 크기 및 표면 밀도를 적절히 조정함으로써, 제어된 크기의 매우 균일한 전자방출을 제공하도록 정렬될 수 있다.
도 9a 내지 도 9c(총괄하여 "도 9")는 본 발명에 따라 필라멘트형 전자방출소자를 갖는 게이트형 전계 방출 캐소드를 제조하는데 있어서 도 7g의 구조체에 적용가능한 공정 순서의 확대도를 나타낸다. 도 7a 내지 도 7g 및 도 9의 공정에서, 스페이서 부분(124A)은 필라멘트형 이미터 재료와 게이트 재료에 대해 선택적으로 에칭가능한, 전기적으로 비절연성 재료, 통상 금속으로 이루어진다. 예를 들어, (a) 게이트 재료가 크롬이고 (b) 필라멘트 재료가 니켈일 때, 스페이서 부분(124A)의 스페이서 재료는 전형적으로 알루미늄이다. 또한, 도 14와 관련하여 보다 상세하게 후술되는 바와 같이, 도 9의 공정 순서에서 하측의 비절연성 이미터 영역(42)은 하측의 전기적 전도성 층과 상측의 전기적 저항성 층으로 이루어진다.
도 7g의 구조체로부터 시작할 때, 필라멘트형 이미터 재료는 복합 애퍼처(126A/128)내로 전기화학적으로 침적되어 필라멘트형 전자방출소자의 전구체(134)를 형성하게 된다. 전기화학적 침적 동안에, 게이트층(120A)은 제어 전극으로서 작용한다. 비절연성 스페이서(124A)는 게이트층(120A)과 접촉하여 제어전극의 일부로서 기능을 한다. 석출 양극은 도금 전해액 내에 놓여진다. 하측의 비절연성 이미터 영역(42)은 석출 음극이다. 유전체 개구부(126A)내로 침적되는 필라멘트형 이미터 재료가 하측의 비절연성 이미터 영역(42)과 접촉하기 때문에, 애퍼처(126A/128)내에 퇴적되는 필라멘트형 이미터 재료는 석출 음극의 일부로서 기능을 한다.
하측의 비절연성 이미터 영역(42)의 하측의 전도성 층은, 필라멘트형 이미터 재료가 비절연성 이미터 영역(42)의 상측의 저항성 층 위의 유전체 개구부(126A)내에 전기화학적으로 퇴적되기에 충분히 높은 전압으로 유지된다. 한편, 게이트층(120A)은, 필라멘트형 이미터 재료가 게이트층(120A) 및 비절연성 스페이서(124A)로 형성된 제어 전극 상에 전기화학적으로 침적되기에 충분하지 않은 전압으로 유지된다.
유전체 개구부(126A)내의 필라멘트형 이미터 재료의 퇴적은 도 9a의 지시점(136)에 지시된 바와 같이 필라멘트형 전자방출소자의 전구체(134)가 비절연성 스페이서(124A)에 접촉할 때까지 계속된다. 각각의 필라멘트형 전자방출소자의 전구체(134)가 비절연성 스페이서(124A)와 접촉할 때, 그 필라멘트형 전자방출소자의 전구체(134)는 게이트층(120A) 및 비절연성 스페이서(124A)로 형성된 제어 전극에 전기적으로 단락된다. 이때 이렇게 하여 단락된 각각의 필라멘트형 전자방출소자의 전구체(134)의 전압은, 필라멘트형 이미터 재료의 전기화학적인 침적을 위해 충분한 석출 음극값으로부터 필라멘트형 이미터 재료의 침적을 위해 불충분한 제어전극 값까지 변화한다. 따라서, 필라멘트형 전자방출소자의 전구체(134)의 전기화학적인 침적은 종료된다.
각각의 필라멘트형 전자방출소자의 전구체(134)가 제어 전극에 전기적으로 단락될 때, 제어전극 전류는 필라멘트형 전자방출소자의 전구체(134) 및 하측의 비절연성 이미터 영역(42)의 상측 저항성 층의 아래부분을 통해 흐른다. 이렇게 단락된 각각의 필라멘트형 전자방출소자의 전구체(134) 및 상측 저항성 층의 아래부분의 합성 저항 RD는, 필라멘트형 전자방출소자의 전구체(134)와 상측 저항성 층의 아래부분에 걸쳐 전압 강하 VD를 발생시키게 된다.
전기적으로 단락된 각각의 필라멘트형 전자방출소자의 전구체(134)의 경우, 합성 저항 RD의값은 충분히 높아 큰 전압 강하 VD를 발생시키게 되어, 비절연성 이미터 영역(42)의 하측 전도성 층의 석출음극 전압이 필라멘트형 이미터 재료의 전기화학적인 침적을 위해 충분한 전압값으로 변화하는 것을 방지하게 된다. 따라서, 하나의 필라멘트형 전자방출소자의 전구체(134)의 침적의 종료는 다른 필라멘트형 전자방출소자의 전구체(134)의 침적에 거의 영향을 주지 않는다. 전체 필라멘트형 전자방출소자의 전구체(134)의 침적은 그것들의 각각이 독립적으로 비절연성 스페이서(124A)와 접촉할 때 실질적으로 종료한다. 따라서, 필라멘트형 이미터 재료는 필라멘트형 전자방출소자의 전구체(134)가 게이트층(120A)과 브리지를 형성할 정도로 애퍼처(126A)의 바깥으로 삐져 나올 수 없다.
게이트층(120A) 또는 필라멘트형 전자방출소자의 전구체를 거의 침식시키지않는 적당한 에칭제를 사용하여 스페이서 부분(124A)이 제거되고 도 9b의 구조체가 형성되게 된다. 전해연마/연삭 조작이 수행되어, 도 9c에 나타낸 바와 같이 전자방출소자의 전구체를 예리한 필라멘트형 전자방출소자(134A)로 변환시키게 된다.
게이트층(120A)을 에칭 미스크로서 사용할 때, 절연층(44)은 게이트개구부(122)을 통해 언더커트, 전형적으로 등방성 에칭되어 필라멘트형 전자방출소자(134A) 주위에, 대응하는 유전체 개구 공간(138)을 형성하게 된다. 도 9c의 형성체(44H)는 절연층(44F)의 잔여부분이다. 전해연마/연삭 조작은 유전체 개구 공간(138)을 형성하기 위한 에칭 전후에 수행될 수 있다. 어느 경우에 있어서도, 도 9c의 구조체는 전술한 방법에 따라 추가로 처리된다.
유전체 개구 공간(138)이 전해연마/연삭 조작 전이나 조작 후에 형성되는 것에 관계없이, 각각의 필라멘트형 전자방출소자(134A)는 대응하는 게이트개구부(122)에 대해 수직방향으로 중심이 맞추어 진다. 따라서, 구형체(46)는 필라멘트형 전자방출소자(134A)의 위치를 한정한다. 또한, 구형체(46)와 스페이서(124A)는 필라멘트형 전자방출소자(134A)에 의해 점유되는 횡방향 면적을 제어한다. 다음으로, 필라멘트형 전자방출소자(134A)로부터 전자방출의 균일성과 크기는 스페이서 두께와 함께 구형체 크기와 표면 밀도를 적절히 변화시킴으로써 제어된다.
도 9의 공정 순서에서 필라멘트형 이미터 재료의 전기화학적인 침적을 자동으로 종료하는데 활용되는 기술은 도 6a에서 도 6d의 공정 순서를 포함하는 공정에 적용될 수 있다. 이 경우에, 환형의 스페이서 부분(110A)은 전기적으로 비절연인금속, 통상 필라멘트형 이미터 재료와 게이트 재료에 대해 선택적으로 에칭가능한 금속으로 이루어진다. 또한, 스페이서 부분(110A)은 일차 재료에 대해 선택적으로 에칭가능하다. 또한, 일차층(72A)은 전기적으로 비절연인 재료, 통상 필라멘트형 이미터 재료와 게이트 재료에 대해 선택적으로 에칭가능한 알루미늄과 같은 금속으로 이루어진다. 또한, 하측의 비절연성 이미터 영역(42)은 도 14와 관련하여 후술하는 바와 같이 하측의 전도성 층과 상측의 저항성 층으로 이루어진다.
도 6d의 구조체로부터 시작할 때, 필라멘트형 이미터 재료의 전기화학적인 침적은, 게이트층(60B)이 제어 전극으로서 기능을 하는 전기화학적인 셀을 이용하여 실행된다. 스페이서 부분(110A)이 게이트층(60B)과 접촉하기 때문에, 스페이서(110A)는 제어 전극의 일부로서 기능을 한다. 석출 양극이 도금 전해액 내에 놓이면, 하측의 비절연성 이미터 영역(42)은 석출 음극이 된다. 유전체 개구부(114)내로 침적되는 필라멘트형 이미터 재료는 비절연성 이미터 영역(42)과 접촉하여 석출 음극의 일부로서 기능을 한다.
각각의 유전체 개구부(114)내에 퇴적하는 필라멘트형 이미터 재료가 대응하는 스페이서 부분(110A)과 접촉할 때, 그 유전체 개구부(114)내에 형성된 필라멘트형 전자방출소자(116)를 위한 석출 음극은, 제어 전극에 전기적으로 단락된다. 이것에 의해 필라멘트형 이미터 재료가 유전체 개구부(114)내로 전기화학적으로 침적되는 것이 종료된다. 도 9a의 필라멘트형 전자방출소자의 전구체와 유사한 형태를 가진 필라멘트형 전자방출소자의 전구체가 유전체 개구부(114)내에 형성된다.
이후, 일차층(72A)과 스페이서 부분(110A)이 제거된다. 전해 연마 단계는 각각의 필라멘트형 전자방출소자를 예리하게 하기 위해 실행되고, 에칭은 게이트개구부(80)을 통해 실행되어, 필라멘트형 전자방출소자 주위에 유전체 개구 공간을 형성하게 된다. 도 6, 도 7, 및 도 9의 공정 순서에서와 같이, 이러한 단계 중의 어느 하나를 처음에 실행해도 좋다. 그 결과 얻어진 구조체는 일반적으로 도 6h 또는 도 7j에 나타낸 바와 같이, 유전체의 개구부 공간이 절연층(44)을 완전히 관통하여 연장하거나, 또는 절연층(44)을 통해 부분적으로 연장하는가에 따라 다르게 된다.
도 5에서 도 7의 공정들/공정 순서들에서는, 스페이서 재료의 블랭킷 층을 침적시키고, 그후 블랭킷 층의 불필요한 일부를 제거함으로써 스페이서가 형성된다. 그러나, 스페이서는 어떤 경우에는 선택적인 침적 기술에 의해 형성될 수 있다. 이렇게 하는 것이 필요한 경우는 전형적으로 게이트층이 그 측면 단부를 따라 노출되지만, 그 상측 또는 하측 표면을 따라 노출되지 않는 경우이다.
도 10a에서 도 10g(총괄적으로 "도 10")는 일련의 후반부 공정을 나타내는 것으로서, 여기서는 도 3a에서 도 3f의 전반부 공정 순서에 적용되고, 본 발명에 따르는 선택적인 스페이서 침적을 이용하여 필라멘트형 전자방출소자를 갖는 게이트형 전계 방출 캐소드를 제조하기 위한 후반부 공정을 나타내고 있다. 도 3f를 반복하는 도 10a에 도시된 바와 같이, 각각의 게이트개구부(66)는, 게이트개구부(66)가 일차층(62A)을 약간씩 언더커트하도록 도 10의 후반부 공정 순서의 대응하는 1차 개구부(64)보다 약간 크다. 그럼에도 불구하고, 각각의 게이트 개구부(66)는 대응하는 1차 개구부(64)와 사실상 동일한 직경일 수 있다. 게이트개구부(66)가 일차층(62A)을 언더커트하건 안하건 간에, 게이트층(60A)의 측면 단부만이 노출된다.
전기화학적인 기술을 사용하여, 적절히 에칭가능한 전기적으로 비절연인 스페이서(또는 코팅) 재료가 게이트개구부(66)을 따라 게이트층(60)의 노출된 단부에 선택적으로 침적되어, 환형의 전기적으로 비절연인 스페이서(140)를 형성하게 된다. 도 10b를 참조하면, 애퍼처(142)는 각각 환형의 스페이서(140)를 통해 연장된다. 각각의 애퍼처(142)는 대응하는 환형의 스페이서(140)에 대해 수직방향으로 정렬된다. 전기화학적인 침적이 충분히 긴 시간 동안에 실행되어, 각각의 애퍼처(142)의 직경은 대응하는 1차 개구부(64)의 직경보다 상당히 작게 된다.
전기화학적인 스페이서 침적 동안에 게이트층(60A)은 석출 음극이 된다. 스페이서(140)가 게이트층(60A)과 접촉하기 때문에, 게이트 단부를 따라 성장하는 스페이서(140)는 음극의 일부를 형성한다. 석출 양극은 도금 전해액 내에 놓여진다.
스페이서(140)는 게이트층(62A), 절연층(44) 및 나중에 필라멘트형 전자방출소자를 형성하는데 사용되는 재료에 대해 선택적으로 에칭가능하다. 스페이서 재료로는 통상 구리 또는 니켈과 같은 금속으로서, 게이트 재료와 다르고 또한 필라멘트 재료와 다른 재료인 것을 전제로 한다.
게이트층(62A)과 스페이서(140)를 에칭 마스크로서 사용할 때, 절연층(44)은 게이트개구부(64)와 애퍼처(142)를 통해 이방성으로 에칭되어, 절연층(44)을 통해하측의 비절연성 이미터 영역(42)에 이르는 대응하는 유전체 개구부(144)를 형성하게 된다. 도 10c는 그 결과 얻어진 구조체를 나타낸다. 형성체(44I)는 절연층(44)의 잔여부분이다. 유전체 개구부(144)의 측벽은 대략 수직이다. 각각의 애퍼처(142)는 대응하는 1차 개구부(64)보다 직경이 작기 때문에, 각각의 유전체개구부(144)의 직경은 대응하는 애퍼처(142)의 직경과 대략 같게 된다.
전기적으로 비절연인 필라멘트형 이미터 재료는 유전체개구부(144)내로 전기화학적으로 침적되어, 하측의 비절연 이미터 영역(42)과 접촉하는 필라멘트형 전자방출소자의 전구체(146)를 형성하게 된다. 도 10d를 참조하면, 필라멘트형 이미터 재료의 침적은 필라멘트형 전자방출소자의 전구체(146)가 스페이서(142)와 닿을 때까지 또는 거의 닿을 때까지 수행된다. 전기화학적인 필라멘트 침적은 전형적으로 미국 특허 제5,564,959호에 일반적으로 서술된 기술에 따라 실행된다. 필라멘트 침적은 소정의 침적 시간의 경과 후, 또는 도 9의 공정 순서에 활용되는 자동화 기술에 의해 종료된다.
전기화학적인 필라멘트 침적 동안에, 일차층(62A), 스페이서(140), 및 절연층(44I)의 결합체는 게이트층(60A)을 둘러싸서(될 수 있는 한 구조체의 측면 주변을 따르는 부분을 제외하고), 필라멘트형 전자방출소자의 전구체(146)와 게이트층(60A)이 접촉하는 것을 방지한다. 스페이서(140)는 필라멘트형 전자방출소자의 전구체(146)와 게이트층(60A) 사이의 횡방향 간격을 결정한다. 각각의 필라멘트형 전자방출소자의 전구체(146)는 대응하는 1차 개구부(64)에 대해 수직방향으로 중심이 맞추어 지고, 따라서, 대응하는 제거된 구형체(46)의 위치에 대해서도 수직방향으로 중심이 맞추어 진다.
일차층(62A)과 스페이서(140)가 제거되어, 도 10e에 도시된 구조체를 형성하게 된다. 일차층(62A)은 스페이서(140)를 제거하기 전에, 또는 스페이서를 제거한 후에 제거될 수 있다. 다른 방법으로서, 스페이서와 1차 재료 양자를 에칭하는 에칭제가 이용가능할 때, 일차층(62A)과 스페이서(140)는 동시에 제거될 수 있다. 어떤 경우에 있어서도, 제거 조작은 게이트층(60A) 또는 필라멘트형 전자방출소자의 전구체(146)를 거의 침식하지 않는 에칭제로 실행된다. 이렇게 함으로써, 게이트개구부(66)가 다시 개방된다. 다시 개방된 각각의 게이트개구부(66)와 대응하는 유전체개구부(144)는 대응하는 1차 개구부(64)에 대해 중심이 맞추어 지기 때문에, 각각의 필라멘트형 전자방출소자의 전구체(146)는 대응하는 게이트개구부(66)에 대해 수직방향으로 중심이 맞추어 진다.
에칭 마스크로서 게이트층(60A)을 사용하여, 절연층(44I)이 게이트개구부(66)를 통해 에칭되어, 도 10f에 나타낸 바와 같이 필라멘트형 전자방출소자의 전구체(146) 주위에, 대응하는 유전체 개구 공간(148)을 형성하게 된다. 형성체(44J)는 절연층(44I)의 잔여부분이다. 에칭은 이방성을 갖도록 실행될 수 있는데, 그 상태가 도 10f에 도시되어 있다. 다른 방법으로서, 에칭은, 유전체 개구 공간(148)이 게이트층(60A)을 언더커트하도록 부분적으로 또는 전체적으로 등방성을 갖도록 실행될 수 있다. 유전체 개구 공간(148)은 절연층(44J)을 통해 부분적으로 연장되거나, 완전히 연장될 수 있다. 도 10f는 완전히 관통한 상태를 나타낸다.
전해연마/연삭 조작이 필라멘트형 전자방출소자의 전구체(146) 상에서 수행되어, 필라멘트에 예리해진 선단을 제공하게 된다. 도 10g를 참조하면, 형성체(146A)는 필라멘트형 전자방출소자의 전구체(146)의 예리하게 된 잔여부분이다. 또한, 전해연마/연삭 조작은 미국 특허 제5,564,959호에 서술된 종류의 기술에따라 실행된다.
도 3a 내지 도 3f, 및 도 10의 공정은 다양한 방법으로 변형될 수 있다. 도 2a 내지 도 2d의 전반부 공정 순서는 도 3a 내지 도 3f의 전반부 공정 순서를 대신할 수 있다. 유사하게, 추가층(74A)의 제거를 수반하는 도 4의 전반부 공정 순서(도 4g의 (1)의 변형 또는 도 4g의 (2)의 변형)는 도 3a 내지 도 3f의 공정 순서를 대신할 수 있다. 필라멘트형 전자방출소자의 전구체(146)에 대한 전해연마/연삭 조작은 유전체 개구 공간(148)을 형성하기 전에 실행될 수 있다.
최종 구조체에서, 각각의 필라멘트형 전자방출소자(146A)는 대응하는 게이트 개구부(66)에 대해 수직방향으로 중심이 맞추어 진다. 제거된 구형체(46)가 게이트 개구부(66)의 위치를 한정하기 때문에, 제거된 구형체(46)는 필라멘트형 전자방출소자(146A)의 위치를 한정하게 된다. 각각의 필라멘트형 전자방출소자(146A)의 횡방향 면적은 대응하는 제거된 구형체(46)의 직경과 대응하는 스페이서(140)의 횡방향 두께에 의해 제어된다. 스페이서 두께와 함께 구형체 크기와 구형입자 표면 밀도를 적절히 조정함으로써, 필라멘트형 전자방출소자(146A)는 매우 균일한 전자방출을 제공할 수 있게 된다.
도 2와 도 7의 공정에서, 게이트 개구부(54)와 게이트 개구부(122)는 구형 입자(46)의 제거 후에 잔존하는 게이트 재료에 존재하는 것으로 기술되어 있다. 그러나, 게이트 개구부(54)와 게이트 개구부(122)은 실제로 게이트 재료가 침적되는 것과 동시에 게이트층(48A)과 게이트층(120A)내에 형성된다. 유사한 설명이 도 3의 공정에서 1차 개구부(64)에, 도 4의 공정 순서에서 추가 개구부(76)에 적용된다.
도 11a 내지 도 11h(총괄하여 "도 11")는 본 발명에 따른 게이트형 전계방출 캐소드를 제조하는데 있어서 구형 입자(46)를 이용하여 게이트 개구부를 한정하고, 구형체(46)를 제거하기 전에 스페이서 재료가 게이트 개구부 내로 침적되는 공정 순서를 설명하고 있다. 도 11의 공정 순서의 시작지점은 도 7a의 구조체(40/42/44)이다. 구형체(46)는 도 7b에 나타낸 바와 같이 절연층(44)의 상면에 침적되고, 그 후, 게이트 재료 침적이 절연층(44)의 상측 표면에 대해 대략 수직한 방향으로 수행되어 게이트층(120A)과 여분의 게이트 재료 부분(120B)이 형성된다. 그 결과 도 7c의 구조체가 형성되는데, 여기서는 도 11a로서 반복된다. 게이트층(120)내의 게이트 개구부(122)는 도 11f에 명확하게 표시했다. 도 11a에서 게이트층 두께는 전형적으로 도 7의 제조 공정에서의 게이트층 두께보다 얇다.
적절히 에칭가능한 스페이서 재료, 전형적으로 전기 절연체가 상기 구조체의 상면에 침적되어, 도 11b에 나타낸 바와 같이 게이트층(120A) 위에 스페이서층(또는 커버층)(150A)을 형성하게 된다. 스페이서층(150A)은 구형체(46)사이의 공간에 놓이게 된다. 스페이서 재료의 침적은 스페이서층(150A)의 환형 부분(150B)이 구형입자(46) 아래의 절연층(44) 상의 게이트개구부(122) 내에 형성되도록 수행된다. 스페이서 재료 부분(150C)은 구형체(46) 상에 배치된 게이트 재료 부분(120B) 상에 동시에 퇴적된다. 여분의 스페이서 재료 부분(150C)이 스페이서층(150A)에 브릿지되는 것을 방지하기 위해, 스페이서층(150A)과 게이트층(120A)의 전체 두께는 보통 구형체(46)의 평균 반경보다 작다.
스페이서 재료의 침적은, 전형적으로 비(非)콜리메이트 스퍼터링(즉, 스퍼터링되는 재료의 충돌원자의 자연 입사각에 실질적인 확산이 있는 스퍼터링) 또는 플라즈마 강화 CVD와 같은 균일한 비(非)콜리메이트 기술에 의해 수행된다. 비(非)콜리메이트 스퍼터링 동안에, 압력은 보통 10에서 100mTorr이다. 또한, 비(非)콜리메이트 스퍼터링에 의한 스페이서 재료의 침적은 각도 부여 회전 스퍼터링(angled rotational sputtering) 또는 각도 부여 회전 증착(angled rotational evaporation)과 같이 각도 부여 회전 기술에 의해 실행될 수 있다. 각도 부여 회전 침적의 경우, 구조체(40/42/44)를, 절연층(44)의 상측 표면에 대해 대략 수직인 축 주위를 스페이서 재료의 재료원에 대해 회전시키면, 절연층(44)의 상측 표면에 대해 90°보다 상당히 작은 각도에서 스페이서 재료가 절연층(44) 상에 침적된다. 충돌하는 스페이서 재료의 원자는 각도부여 회전 침적 동안에 즉각 콜리메이트된 빔을 형성하지만, 구조체(40/42/44)가 스페이서 재료원에 대해 각도부여 회전을 함으로써 전체 침적이 콜리메이트 방식으로 이루어 지지 않게 한다.
스페이서 재료의 침적이 구형입자(46) 아래의 공간 내로 균일한 비(非)콜리메이트 방식으로 수행될 때, 환형의 스페이서 부분(150B)의 횡방향 두께 - 즉, 스페이서층(150A)이 구형체(46)에 의해 수직방향으로 차단되는 영역으로 연장하는 반경방향의 거리는 구형체 평균 반경의 20% 내지 80%와 같을 수 있고 전형적으로는 구형체 평균 반경의 50%를 약간 넘는다.
구형입자(46)는 전형적으로 도 2의 공정에서 활용되는 기술에 따라 제거된다. 구형체(46)의 제거 동안에, 여분의 게이트 재료 부분(120B)과 여분의 스페이서 재료 부분(150C)은 도 11c의 구조체를 형성하기 위해 동시에 제거된다. 여기서, 애퍼처(152)는 스페이서층(150A)을 관통하여, 제거된 구형체(46)의 위치에서 연장된다. 상세하게, 애퍼처(152)는 게이트개구부(122) 내에 배치된 환형의 스페이서 부분(150B)을 관통하여 연장된다. 입자(46)가 대략 구형이기 때문에, 애퍼처(152)는 대략 원형이다. 각각의 애퍼처(152)는 대응하는 게이트개구부(122)에 대해 수직방향으로 중심이 맞추어 진다.
스페이서층(150A)을 에칭 마스크로서 사용할 때, 절연층(44)은 애퍼처(152)를 통해 이방성 에칭되어, 절연층(44)을 통해 하측의 비절연성 이미터 영역(42)에 이르는 대응하는 유전체 개구부(154)를 형성하게 된다. 도 11d에서의 형성체(44K)는 절연층(44)의 잔여부분이다. 애퍼처(152)는 게이트개구부(122)에 대해 중심이 맞추어 지기 때문에, 각각의 유전체 개구부(154)는 대응하는 게이트개구부(122)에 대해 수직방향으로 중심이 맞추어 진다.
전기적으로 비절연인 필라멘트형 이미터 재료는 복합개구부(또는 애퍼처)(152/154)내로 전기화학적으로 침적되어 하측의 비절연성 이미터 영역(42)과 접촉하는 필라멘트형 전자방출소자의 전구체(156)를 형성하게 된다. 도 11e는 그 결과 얻어진 구조체를 나타낸다. 재차, 전기화학적인 필라멘트 침적은 전형적으로 미국 특허 제5,564,959호에 일반적으로 서술된 방법으로 실행된다. 유사하게, 필라멘트형 이미터 재료는 보통 니켈 또는 백금과 같은 금속이다.
필라멘트형 이미터 재료의 전기화학적인 침적 동안에, 스페이서 부분(150B)을 포함하는 스페이서층(150A)과 절연층(44)의 결합체는 게이트층(120A)을 둘러싸서(될 수 있는 한 구조체의 측면 주변을 따르는 부분을 제외하고), 필라멘트형 전자방출소자의 전구체(156)가 게이트층(120A)과 접촉하는 것을 방지한다. 스페이서(150B)는 게이트층(120A)과 필라멘트형 전자방출소자의 전구체(156) 사이의 횡방향 간격을 결정한다.
전기화학적인 침적은 전형적으로 복합개구부(152/154)를 넘치도록 채우기에 에 충분히 오랜 시간 동안 수행되지만, 필라멘트형 전자방출소자의 전구체(156)가 스페이서층(150A)의 상면을 따라 다른 필라멘트형 전자방출소자의 전구체와 접촉하게 만들 정도로 긴 시간 동안 수행되지는 않는다. 따라서, 각각의 필라멘트형 전자방출소자의 전구체(156)는 복합개구부(152/154)로부터 외측으로 돌출하는 캡 부분(156A)을 가지게 된다. 또한, 넘칠 정도로 채우는 것은, 필라멘트 재료의 핵형성 및 성장에 있어서의 차이 때문에 상당히 다른 형태의 필라멘트형 전자방출소자의 형성 가능성을 감소시킨다.
스페이서 부분(150B)을 포함하는 스페이서층(150A)은 제거된다. 도 11f를 참조하면, 스페이서 재료의 제거는 절연층(44K) 또는 게이트층(120A)을 거의 침식하지 않는 에칭제로 행해지는 것이 바람직하다. 그 결과, 게이트개구부(122)의 외측 부분은 다시 개방된다. 등방성 성분을 갖는 습식 화학 에칭, 또는 플라즈마 에칭을 전형적으로 사용하여, 스페이서 재료의 에칭을 수행한다.
게이트층(120A)을 에칭 마스크로서 사용할 때, 절연층(44K)은 게이트개구부(122)를 통해 언더커트, 전형적으로 등방성 에칭되어, 필라멘트형 전자방출소자의 전구체(156) 주위에, 대응하는 유전체 개구 공간(158)을 형성하게 된다. 도 11g의 형성체(44L)는 절연층(44K)의 잔여부분이다. 유전체 개구 공간(158)은 절연층(44L)을 통해 부분적으로 연장되거나, 또는 완전히 연장될 수도 있다. 도 11g는 완전히 관통된 경우를 나타낸다.
필라멘트형 전자방출소자의 전구체(156)는 처리되어 캡(156A)이 제거되고 적어도 부분적으로 게이트개구부(122)을 통해 연장되는 예리한 선단부가, 잔존하는 필라멘트 부분에 제공된다. 도 11h는 최종적인 구조체를 나타내는데, 여기서 예리한 필라멘트형 전자방출소자(156B)는 필라멘트형 전자방출소자의 전구체(156)의 잔여부분이다. 예리해진 필라멘트형 전자방출소자(156B)는, 전형적으로 도 5의 공정 순서에서 예리해진 필라멘트형 전자방출소자(106B)를 형성하기 위한 전해연마/연삭 기술에 의해 필라멘트형 전자방출소자의 전구체(156)로부터 만들어진다. 따라서, 각각의 필라멘트형 전자방출소자(156B)는 대응하는 게이트 개구부(122)에 대해 수직방향으로 중심이 맞추어 진다.
전해연마/연삭 조작은 유전체 개구 공간(158)을 형성한 후에 행해질 수 있다. 도 11h의 구조체가 재차 형성된다. 또한, 유전체 개구 공간(158)이 게이트층(120A)을 거의 언더커트하지 않도록 이방성 에칭이 사용되어, 유전체 개구 공간(158)을 형성하게 된다. 대안으로, 유전체 개구 공간(158)의 형성은 삭제가능하다. 필라맨트 재료의 전기화학적인 침적을 자동적으로 종료시키기 위해 사용된 도 9의 공정 순서의 기술은, 필라멘트 침적이 도 9의 공정 순서에서 자동적으로 종료되는 방식과 동일한 방식으로 도 11의 공정에 적용될 수 있다.
(a) 필라멘트형 전자방출소자(156B)가 게이트개구부(122)에 대해 수직방향으로 중심이 맞추어 지고, (b) 게이트개구부(122)는 제거된 구형체(46)에 대해 수직방향으로 중심이 맞추어 지므로, 필라멘트형 전자방출소자(156B)의 위치는 구형체(46)에 의해 결정된다. 필라멘트형 전자방출소자(156B)의 횡방향 면적은 구형체(46)의 직경과 스페이서 부분(150B)의 횡방향 두께에 의해 제어된다. 따라서, 필라멘트형 전자방출소자(156B)는 구형체 크기, 구형체 표면 밀도, 및 스페이서(150B)의 횡방향 두께를 적절히 조정함으로써 매우 균일한 전자 방출을 제공할 수 있다.
필라멘트형 전자방출소자를 가지는 전자 이미터를 제조하기 위한 도 5 내지 도 7, 도 10, 및 도 11의 공정들/공정 순서들은 모두 게이트개구부 내로 스페이서 재료를 침적시키는 과정을 필요로 한다. 그러나, 구형체(46)의 평균 직경보다 상당히 작은 평균 직경의 필라멘트형 전자방출소자를 가지는 게이트형 전자 이미터는 게이트개구부 내로 스페이서 재료를 침적하지 않고 제조될 수 있다. 도 12a 내지 도 12i(총괄하여 "도 12")는 게이트형 전계 방출 캐소드가 본 발명에 따라 어떻게 제조되는지의 예를 제시한다.
도 12의 공정에서, 초기 구조체(40/42/44)는 도 2의 공정의 경우에 상술한 것과 사실상 동일한 방법으로 형성된다. 도 2a를 반복한 도 12a를 참조하면, 고형의 구형 입자(46)는 도 2의 공정에 활용되는 기술에 따라 무작위로, 또는 대략 무작위로 절연층(44)의 상면에 걸쳐 분산된다. 도 2b를 반복한 도 12b는 이 시점에서의 구조체를 설명한다.
하측 (또는 제 1의) 커버 재료는 도 12c에 나타낸 바와 같이 상기 구조체의 상면에 침적되어 절연층(44) 위에 하측 커버층(160A)을 형성하게 된다. 하측 커버층(160A)은 구형입자(44) 사이의 공간에 배치된다. 하측 커버층(160A)의 침적은, 커버층(160A)의 환형 부분(160B)이 절연층(44) 상에 있는 구형체(46)의 하측의 공간 내에 형성되도록 실시된다. 커버 재료 부분(160C)은 구형체(46)의 상측 절반 위에 동시에 축적된다.
하측 커버 재료의 침적은 전형적으로 도 11의 공정에서 스페이서 재료의 침적과 사실상 동일한 방법으로 실행된다. 하측 커버 재료는 전형적으로 전기적인 절연체이다. 대안으로, 하측 커버 재료는 전형적으로 크롬, 니켈, 몰리브덴, 티타늄, 또는 텅스텐과 같은 금속인 전기적인 비절연체가 될 수 있다. 이 경우에는 커버층(160A)의 일부는 나중에 게이트층의 일부를 형성한다.
상측(또는 제 2의) 커버 재료는 절연층(44)의 상측 표면에 대략 수직인 방향으로 구조체의 상면에 침적되어, 구형 입자(46) 사이의 공간 내의 하측 커버층(160A) 위에 상측 커버층(162A)을 형성하게 된다. 상측 커버 재료는 하측 커버 재료 부분(160B) 상의 구형체(46) 하측의 공간 내에 거의(본질적으로는 전혀) 퇴적되지 않는다. 그러나, 상측 커버 재료 부분(162B)은 하측 커버 재료 부분(160C) 상에 동시에 퇴적된다. 하측 커버층(160A)과 상측 커버층(162A)의 전체 두께는 보통 구형체(46)의 평균 반경보다 작다. 이것은 여분의 커버 재료 부분(162B)이 상측 커버층(162A)에 브릿지되는 것을 방지한다.
상측 커버층(162A)은 보통 전자 이미터를 위한 게이트층의 적어도 일부를 형성한다. 이러한 경우, 상측 커버 재료는 전형적으로 크롬, 니켈, 몰리브덴, 티타늄, 텅스텐, 또는 금과 같은 금속인 전기적으로 비절연성 게이트 재료로 이루어진다. 다른 방법으로서, 하측 커버층(160A)이 나중에 게이트층이 되는 경우에 상측 커버 재료는 전기적인 절연체가 될 수 있다.
여기서, 구형입자(46)는 재차 전형적으로 도 2의 공정에서 사용된 기술에 따라 제거된다. 구형체(46)를 제거하는 경우에, 여분의 커버 재료 부분(160C, 162B)은 도 12e의 구조체를 형성하기 위해 동시에 제거된다. 전형적으로 게이트 개구부를 구성하는 상측 개구부(164)는 상측 커버층(162A)을 관통하여, 제거된 구형체(46)의 위치에서 연장된다. 유사하게, 하측 개구부(166)는 하측 커버층(160A)을 관통하여, 상세하게는 하측 커버층(160A)의 커버 부분(160B)을 관통하여, 제거된 구형체(46)의 위치에서 연장된다. 각각의 하측 커버 개구부(166)는 대응하는 상측 커버 개구부(164)보다 작은 직경이다. 구형입자(46)는 대략 구형이기 때문에, 상측 커버개구부(164)와 하측 커버개구부(166)는 대략 원형이다. 각각의 하측 개구부(166)는 대응하는 상측 개구부(164)에 대해 중심이 맞추어 진다.
하측 커버층(160A)과 상측 커버층(162A)을 에칭 마스크로서 사용할 때, 절연층(44)은 상측 커버 개구부(164)과 하측 커버 개구부(166) 통해 이방성 에칭되어, 절연층(44)을 통해 하측의 비절연성 이미터 영역(42)에 이르는 대응하는 유전체 개구부(168)를 형성하게 된다. 도 12f를 참조하면, 형성체(44M)는 절연층(44)의 잔여부분이다. 각각의 하측 커버 개구부(166)는 대응하는 상측 커버 개구부(164)보다 작기 때문에, 각각의 유전체 개구부(168)의 직경은 대응하는 하측 커버 개구부(166)의 직경과 대략 같다. 또한, 각각의 유전체 개구부(168)는 대응하는 상측 커버 개구부(164)에 대해 수직방향으로 중심이 맞추어 진다.
전기적으로 비절연인 필라멘트형 이미터 재료는 복합 개구부(또는 애퍼처)(166/168)내로 전기화학적으로 침적되어, 하측의 비절연성 이미터 영역(42)과 접촉하는 필라멘트형 전자방출소자의 전구체(170)를 형성하게 된다. 도 12g를 참조하면, 침적 시간은 유전체 개구부(168)를 완전히 채우기에 충분히 길지만, 임의의 필라멘트형 전자방출소자의 전구체(170)가 상측 커버층(162A)과 접촉할 정도로 길지는 않다. 필라멘트 침적은 도 9의 공정 순서를 위한 상기한 방법으로 자동적으로 종료될 수 있다. 재차, 필라멘트 재료는 보통 니켈 또는 백금과 같은 금속이다.
상측 커버층(162A)을 에칭 마스크로서 사용할 때, 하측 커버층(160A)은 상측 커버 개구부(164)을 통해 에칭되어, 환형의 커버 부분(160B)을 제거하게 된다. 이로써, 하측 커버 개구부(166)는 넓어져서, 도 12h에 나타낸 바와 같은 하측 커버 개구부(172)가 된다. 넓어진 하측 커버 개구부(172)가 상측 커버층(162A)을 언더커트하지 않도록, 에칭은 전형적으로 이방성의 방법으로 실행된다.
상측 커버층(162A)과 하측 커버층(160D)을 에칭 마스크로서 사용할 때, 절연층(44M)은 상측 커버 개구부(164)와 하측 커버 개구부(172)을 통해 이방성 에칭되어, 하측의 비절연성 이미터 영역(42)에 이르는 대응하는 유전체 개구 공간(174)을 형성하게 된다. 재차, 도 12h를 참조하면, 형성체(44N)는 절연층(44M)의 잔여부분이다. 유전체 개구 공간(174)은 절연층(44N)을 통해 부분적으로 연장되거나, 완전히 연장될 수 있는데, 도 12h는 완전히 관통한 경우를 나타내고 있다.
전해연마/연삭 조작은 필라멘트형 전자방출소자의 전구체(170)에 대해 수행되어, 부분적으로 하측 커버 개구부(172)를 통해 연장되는 예리해진 선단을 필라멘트에 제공하게 된다. 도 12i에 그 결과 얻어진 구조체가 도시되어 있다. 필라멘트형 전자방출소자(170A)는 필라멘트형 전자방출소자의 전구체(170)가 예리하게 된 잔여부분이다. 전해연마/연삭 조작은 전형적으로 도 5의 공정을 위한 상기한 방법으로 행해진다.
도 12i에서, 상측 커버층(162A)은 보통 게이트층이다. 대안으로, 상측 커버층(162A)과 하측 커버층(160D)은 게이트층으로서 함께 사용될 수 있다. 또 하나의 대안으로서, 하측 커버층(160D)이 게이트층이 될 수 있다. 이 경우에, 상측 커버층(162A)은 전형적으로 전기적 절연 재료로 이루어지거나, 또는 제거된다.
전해연마/연삭 조작은 유전체 개구 공간(174)을 형성하기 전에 수행될 수 있다. 등방성 성분을 가지는 에칭을 이용하여, 유전체 개구 공간(174)이 하측 커버층(160D)과 상측 커버층(162A)을 언더커트하도록 유전체 개구 공간(174)을 형성할 수 있다. 유전체 개구 공간(174)의 형성은 삭제될 수 있다. 이 때, 예리해진 필라멘트형 전자방출소자(170A)는 옆으로 절연층(44N)과 접하게 된다.
유전체 개구 공간(174)이 어떻게, 언제 형성되는지, 그리고 형성되는지 여부에 관계없이, 그리고 게이트층이 상측 커버층(162A) 및 하측 커버층(160D)중 하나 또는 양자로 형성되는지에 관계없이, 각각의 필라멘트형 전자방출소자(170A)는 대응하는 상측 커버 개구부(164)와 대응하는 하측 커버 개구부(172)에 대해 수직방향으로 중심이 맞추어 진다. 상측 커버 개구부(164)가, 제거된 구형체(46)의 위치에 배치되기 때문에, 필라멘트형 전자방출소자(170A)의 위치는 구형체(46)에 의해 결정된다. 필라멘트형 전자방출소자(170A)에 의해 점유되는 횡방향 면적은 구형체(46)의 직경과, 환형의 커버 재료 부분(160B)의 횡방향 폭에 의해 제어된다. 구형체 크기, 구형체 표면 밀도, 및 환형의 커버 부분(160B)의 횡방향 두께를 적절하게 조정함으로써 도 12i의 전자 이미터가 매우 균일한 전자 방출을 달성하는 것을 가능하게 한다.
앞서 말한 공정들/공정 순서들에서, 구형 입자(46)는 게이트 개구부를 직접 한정하기 위해, 또는 게이트 개구부를 한정하기 위해 이용되는 개구부를 직접 한정하기 위해 이용된다. 그러나, 구형입자(46)를 이용하여 게이트개구부를 위한 소정의 횡방향 형상을 갖는 고체 영역을, 우선 한정할 수 있다. 이들 고체 영역은 보통 원형인데, 이후에 게이트개구부를 한정하기 위해 사용된다.
도 13a 내지 도 13g(총괄하여 "도 13")는 이와 같은 제조 공정의 전반부 부분의 일례를 나타내고 있는 것으로서, 게이트형 전계 방출 캐소드를 위한 게이트개구부가 고체 영역으로부터 형성되고 그 고체 영역의 형상은 본 발명에 따른 구형 입자(46)에 의해 한정되는 것을 나타내고 있다. 이렇게 형성된 게이트개구부는 보통 가파른 가장자리를 가진다. 따라서, 도 13의 전반부 공정 순서는 도 7e 내지 도 7j에서와 같은 후반부 공정 순서에 따라 완료되기에 특히 적합하고, 그 중에서 전자방출소자의 형성은 게이트개구부 내에 스페이서 재료를 제공하는 것을 필요로 한다. 도 13의 공정 순서는 도 2a의 구조체(40/42/44)를 이용하여 개시되는데, 여기서는 도 13a와 같이 반복된다.
전기적으로 비절연인 중간층(180)은, 이후에 게이트층의 하측 부분으로서 기능하는데, 도 13b에 도시된 바와 같이 절연층(44) 상에 침적된다. 중간의 비절연층(180)은 통상 크롬 및 티타늄과 같은 금속으로 구성된다. 패턴 전사층(182)은 중간층(180)위에 형성된다. 패턴전사층(182)은 포토레지스트 또는 무기 유전체 재료와 같은 다양한 재료로 구성될 수 있다.
구형입자(46)는 도 2의 공정의 경우에 상술된 바와 같이 무작위 또는 대략 무작위로 패턴전사층(182)의 상측 표면에 걸쳐 분산된다. 도 13c는 이 시점에서의 구조체를 나타낸다. 구형입자(46)에 의해 가려지지 않는, 즉 수직으로 덮여지지 않는 패턴전사층(182)의 일부는 도 13d에 도시된 바와 같이 제거된다. 이로써, 대략 원형의 주상부(柱狀剖)(182A)가 패턴전사층(182)의 잔여부분으로서 형성된다. 각각의 주상부(182A)는 대응하는 하나의 구형입자(46)의 하측에 놓이게 된다.
패턴전사층(182)이 포토레지스트로 구성될 때, 패턴전사층(182)을 화학선, 전형적으로는 자외선에 노광시키는데, 구형입자(46)를 노광마스크로서 이용하여 구형입자(46)의 하측의 포토레지스트의 부분이 화학선에 노광되는 것을 방지한다. 노광된 포토레지스트는 화학 조성이 변화한다. 그런 다음, 현상 작업이 상기 구조체에 대해 실시되어 노광된 포토레지스트가 제거되고, 도 13d에 도시된 구조체가 얻어진다. 패턴전사층(182)이 무기 유전체 재료로 구성될 때, 구형입자(46)를 에칭 마스크로서 사용하여, 절연층(44)의 상측 표면에 대해 대략 수직방향에 있는 패턴전사층(182)상에서 이방성 에칭을 실시한다. 패턴전사층(182)의 비차단 부분은 에칭 동안 제거되어, 도 13d에 도시된 구조체가 얻어진다.
전기적으로 비절연인 게이트 재료는 상기 구조체의 상면에 침적된다. 게이트재료의 침적은 비절연 중간층(180)을 석출 음극으로서 사용하는 전기화학 기술에 의해 행해지는 것이 바람직하다. 석출 양극은 구형입자(46)위의 도금 전해액 내에 배치된다. 전기화학적인 침적 동안, 게이트 재료는 도 13e에 도시된 바와 같이 중간층(180)의 노출된 부분 위에 퇴적되어, 전기적으로 비절연인 상측 게이트 서브층(sublayer)(184)을 형성하게 된다.
주상부(182A)와 구형입자(46)는 도 13f의 구조체를 형성하기 위해 제거된다. 상측 게이트 개구부(186)는 상측 게이트 서브층(184)을 통해 구형입자(46)의 하측의 게거된 주상부(182A)의 위치에서 연장된다. 주상부(182A) 및 구형입자(46)는 다양한 방법으로 제거될 수 있다. 예를 들어, 주상부(182A)는 적절한 화학 에칭제 또는 플라즈마 에칭제를 이용하여 제거될 수 있고, 이것에 의해 동시에 구형입자(46)를 제거할 수 있다. 대안으로, 구형입자(46)가 제거되고, 그 후 주상부(182A)가 제거되어도 좋다.
상측 게이트 서브층(184)을 에칭 마스크로서 사용할 때, 비절연 중간층(180)은 상측 게이트 개구부(186)를 통해 이방성 에칭되어, 비절연 중간층(180)을 통해 절연층(44)에 이르는 대응하는 중간 개구부(188)를 형성하게 된다. 도 13g를 참조하면, 각각의 중간 개구부(188)는 그 위에 위치하는 상측 게이트 개구부(186)와 동심원을 이루어 수직으로 배치되고, 상측 게이트 개구부와 실질적으로 동일한 직경을 갖는다. 여기서, 비절연 중간층(180)의 잔여부분(180A)이 하측의 게이트 서브층이고, 이것에 의해 중간 개구부(188)가 하측 게이트 개구부가 된다. 따라서, 게이트 서브층(180A, 184)은 복합 게이트층을 구성하는데, 여기서 각각의 대응하는게이트 개구부(188, 186)의 쌍은 복합 게이트 개구부를 형성한다.
도 13g의 구조체의 게이트 층이 서브층(180A, 184)으로 구성된다는 사실은 별론으로 하고, 또 관련되는 도면부호가 상이한 점을 제외하면, 도 13g의 구조체는 실질적으로 도 7d의 구조체와 동일하다. 도 13g의 180A/184와 186/188은 도 7d의 120A와 122에 각각 대응한다. 이러한 도면부호의 차이를 전제로 하여, 도 13g의 구조체는 이제 도 7e 내지 도 7j의 스페이서를 기초로 하는 후반부 공정 순서에 따라 완료될 수 있다.
대안으로, 게이트층(180A/184)을 에칭 마스크로서 사용할 때, 절연층(44)은 게이트 개구부(186/188)를 통해 에칭되어, 절연층(44)을 통해 하측의 비절연성 이미터 영역(42)에 이르는 대응하는 유전체 개구 공간을 형성할 수 있다. 스페이서 재료는, 전형적으로 전기 절연체이고, 유전체 개구 공간 내의 스페이서 재료 함몰부, 즉 도 5c의 함몰부(104)와 유사한 함몰부를 남게 하도록 상기 구조체의 상면 및 유전체 개구 공간 내로 균등하게 침적될 수 있다. 유전체 개구 공간의 바닥에서의 스페이서 재료가 제거되어, 함몰부는 비절연성 이미터 영역(42)까지 연장하는 애퍼처로 변환되고, 그 후 필라멘트형 전자방출소자가 그 애퍼처 내에 형성된다. 구형체의 크기, 구형체 표면밀도 및 스페이서 재료의 두께를 적절히 조정함으로써 생성된 전자방출장치는 매우 균일한 전자 방출을 제공할 수 있다.
필라멘트(106B, 116B, 130A, 134A, 146A, 156B 또는 170A)와 같은 필라멘트형 전자방출소자를 갖는 각각의 전자 이미터에서, 게이트층(60B, 120A 또는 162A)과 같은 게이트층은, 원추형의 전자방출소자를 생성하는 앞서 설명한 공정에서 게이트층이 패턴화되는 방식과 동일하게, 하측의 비절연성 이미터 영역(42)의 이미터 행 전극에 대해 수직으로 배치된 열 전극의 라인으로 패턴화될 수 있다. 전자방출필라멘트를 갖는 각각의 전계 이미터의 게이트층에 적절한 패터닝이 적용되는 경우, 전계 이미터에는 전자 방출 콘(cone)을 갖는 전계 이미터에 대하여 상술한 바와 같이 게이트층의 일부와 접촉하고 행 전극에 수직으로 배치된 개별적인 열 전극을 선택적으로 설치할 수 있다.
전자 방출 소자(106B, 116B, 130A, 134A, 146A, 156B, 170A)는 필라멘트로서, 길이 대 최대 직경의 비가 최소 2이고, 보통 최소 3이다. 길이 대 최대 직경의 비는 5 또는 그 이상이 바람직하다. 각각의 선단부의 하측에 있는 필라멘트(106B, 116B, 130A, 134A, 146A, 156B, 170A) 부분은 전형적으로 원형의 횡단면을 갖는 실린더이다. 그럼에도 불구하고, 횡단면은 다소 비원형일 수 있다. 어떤 경우에 있어서도, 각각의 필라멘트(106B, 116B, 130A, 134A, 146A, 156B, 170A)에 대한 최대 직경 대 최소 직경의 비는 통상 2 이하이다.
변형예 및 응용예
도 14는 전계 이미터 장치를 제조하기 위한 개시점을 나타내는데, 여기서 하측의 비절연성 이미터 영역(42)은 전기저항층(42B) 아래에 위치한 전기도전층(42A)으로 구성된다. 도전층(42A)은 보통 니켈 또는 크롬과 같은 금속으로 구성된다. 저항층(42B)은 통상 서멧(cermet), 약하게 도핑된 다결정 실리콘 또는 실리콘-탄소-질소 화합물을 이용하여 형성된다.
도전층(42A)이 복수의 평행한 이미터 행 전극으로 패턴화되면, 저항층(42B)도 동일한 수의 저항선으로 패턴화되어 각각 대응하는 하나의 행 전극 위에 위치하게 된다. 대안으로, 도전층(42A)이 평행한 라인으로 패턴화된 경우라도 저항층(42B)은 블랭킷(연속)층일 수 있다.
도 15a과 도 15b는 각각 하측의 비절연성 이미터 영역(42)이 도전층(42A) 및 저항층(42B)으로 구성될 때, 도 2g와 도 5g의 최종 구조체가 어떠한 상태로 되는지를 나타낸다. 전자 방출 소자(58A, 106B)의 하측 단부는 저항층(42B)과 접촉한다. 각각의 전자 방출 소자와 도전층(42A) 사이의 저항은 적어도 106Ω이고, 통상 108Ω 이상이다.
도 16은 본 발명에 따라 제조된 영역 전계 이미터(area field emitter)를 이용하는 평면 패널 CRT 디스플레이의 코어 활성 영역의 통상적인 예를 나타낸다. 기판(40)은 CRT 디스플레이의 백플레이트를 형성한다. 하측의 비절연성 이미터 영역(42)은 백플레이트(40)의 내부 표면을 따라 위치하는데, 도전층(42A)과 그 위에 위치하는 저항층(42B)으로 구성된다. 도전층(42A)은 도 16의 평면에 대해 평행하게 횡방향으로 연장하는 이미터 전극 라인(행 전극)으로 분할된다.
일련의 열 전극(190)은 그 중 하나가 도 16에 도시되어 있는데, 게이트층 상에 배치되어 있고, 게이트 층은 여기에서 예를 들어, 도 5g의 전계 이미터의 게이트층(60B)으로서 도시되어 있다. 열 전극(190)은 도 16의 평면에 대해 수직방향으로 배치된다. 열 전극 개구부(192)는 그 중 하나가 유사하게 도 16에 도시되어 있고, 열 전극(190)을 통해 게이트층까지 연장되어 있다. 각각의 열 전극 개구부(192)는 복수의 전자 방출 소자를 노출시키는데, 복수의 전자방출소자는 여기에서 도 5g의 전계 이미터의 필라멘트형 전자방출소자(106B)로서 도시되어 있다.
투명한, 통상 유리로 된 페이스플레이트(194)는 백플레이트(40)의 맞은 편에 위치한다. 발광용 형광영역(196)은 그 중 하나가 도 16에 도시되어 있는데, 대응하는 열 전극 개구부(192)의 바로 맞은 편에 위치한 페이스플레이트(194)의 내측 표면에 위치한다. 통상 알루미늄으로 구성되는 전기도전성의 얇은 광반사층(198)은 페이스플레이트(194)의 내부 표면을 따라 형광영역(196)을 덮도록 위치하게 된다. 전자방출소자에 의해 방출된 전자는 광반사층(198)을 통과하여 형광영역(196)에서 광이 방출되도록 하게 하는데, 이러한 광이 페이스플레이트의 외부 표면에서 식별할 수 있는 이미지를 생성하게 된다.
평면 패널 CRT 디스플레이의 코어 활성 영역은 통상 도 16에 도시되지 않은 다른 구성요소를 포함한다. 예를 들어, 페이스플레이트(194)의 내부 표면을 따라 위치한 블랙 매트릭스는 전형적으로, 각각의 형광 영역(196)을 다른 형광 영역으로부터 횡방향으로 분리하기 위해 각각의 형광영역(196)을 둘러싼다. 전극간 유전층 상에 제공된 집광용 돌기부는 전자의 궤도를 제어하는데 도움을 준다. 스페이서 벽은 백플레이트(40)와 페이스플레이트(194) 사이에서 비교적 일정한 간격을 유지하는데 이용된다.
도 16에 도시된 형태의 평면 패널 디스플레이에 조립될 때, 본 발명에 따라 제조된 전계 이미터는 다음과 같이 동작한다. 광반사층(198)은 전계 방출 캐소드에대해 애노드로서 기능한다. 이 애노드는 게이트와 이미터 라인에 비해 높은 양전압으로 유지된다.
(a) 하측의 비절연성 이미터 영역(42)의 이미터 행 전극 중 선택된 하나의 행 전극과 (b) 게이트층의 일부로 형성되거나 이 게이트층의 일부와 접촉하는 열 전극 중 선택된 하나의 열 전극 사이에 적절한 전압이 인가될 때, 이와 같이 선택된 게이트 부분은 2개의 선택된 전극의 교차점에서 전자 방출 소자로부터 전자를 추출하고, 그 결과 생성된 전자 전류의 크기를 제어한다. 형광 영역(196)이 고전압 형광체일 때, 평면 패널 디스플레이의 형광코팅된 페이스플레이트에서 측정되는 경우 인가되는 게이트-이미터 평행판 전계가 1㎃/㎠의 전류밀도에서 20V/㎛ 이하로 될 때, 전형적으로, 바람직한 레벨의 전자 방출이 발생한다. 추출된 전자가 부딪히면, 형광 영역은 빛을 발한다.
"상측", "하측", "하방"과 같은 방향을 나타내는 용어와 이와 유사한 용어들은 본 발명을 설명하는데 이용되는데, 이것은 좌표계를 확정하고 그 좌표계에 의해 독자가 본 발명의 여러 부분들이 서로 어떻게 어울리는지를 용이하게 이해할 수 있도록 해 준다. 실제 응용에서, 전자방출장치의 구성요소들은 본 명세서에서 사용된 방향을 나타내는 용어에 의해 암시되는 것과는 다른 방향에 위치할 수 있다. 동일한 사항이 본 발명에서 수행되는 제조 단계에도 적용될 수 있다. 방향을 나타내는 용어가 설명을 용이하게 하기 위해 편의상 사용되기 때문에, 본 발명은 본 명세서에서 사용된 방향을 나타내는 용어에 의해 정확히 커버되는 실시예와 방향면에서 다른 실시예도 포함한다.
본 발명은 특정 예를 참조하여 기술되었지만, 본 설명은 단지 설명을 목적으로 한 것이고, 첨부된 특허청구범위의 권리범위를 제한하는 것으로서 해석되어서는 안된다. 예를 들어, 구형 입자(46)가 폴리스티렌 보다는 유리로 구성될 때, 구형입자(46)의 침적에서 제거까지의 단계 동안, 보다 높은 처리 온도가 이용될 수 있다. 전극간 유전체층, 게이트층 또는 일차층에 걸친 구형입자(46)의 분산은 전기영동 또는 유전영동을 이용하여 전형적으로 헤이븐(Haven) 등에 의한 동시출원의 국제특허출원 제 PCT/US97/09197 호에 기재된 기술에 따라 실행될 수 있다. 게이트 개구부에서 게이트층의 단부를 둥글게 하기 위해 전해 연마 조작이 실행될 수 있다.
여러 가지 기능을 수행하는 하나 이상의 얇은 중간층이 절연층(44)과 게이트층 사이에 제공될 수 있다. 이런 중간층은 접착 기능, 즉 게이트 재료 자체가 전극간 유전체 재료에 잘 부착하지 못할 때 중간층이 전극간 유전체(44)와 게이트층 모두에 잘 부착하도록 하는 기능을 제공할 수 있다. 그 후, 중간층은 게이트 개구부에 대응하는 중간 개구부를 형성하는 단계를 포함하는, 게이트층에 적용된 것과 유사한 처리 단계를 밟는다.
페이스플레이트(194)와 형광체(196) 사이에 위치하고, 예를 들어 인듐-주석 산화물로 구성되는 투명한 전기적 비절연층이 광반사층(198) 대신에 애노드로서 사용될 수 있다. 기판(40)은 하측의 비절연성 이미터 영역(42)이 구조체를 지지하기에 충분한 두께를 갖는 연속층이면 제거될 수 있다. 절연기판(40)은 얇은 절연층이 구조적인 지지체를 갖는 비교적 두꺼운 비절연층 위에 위치하는 복합기판으로 대체될 수 있다.
큰 면적의 게이트형 전자 이미터를 제조하는데 있어서, 기판(40)은, 전자방출소자의 형성 후에 하나 혹은 그 이상의 직사각형의 플레이트로 분할되는 원형 웨이퍼 보다는 직사각형 플레이트 형태일 수 있다. 전자방출소자는 콘과 필라멘트 이외의 다른 형태를 가질 수 있다.
게이트 개구부가 게이트층을 통해 하측의 비절연성 이미터 영역(42) 위에 있는 절연층(44)까지 연장하는 구조체를 형성한 후에, 게이트층의 두께는 게이트층 위에 전기적으로 비절연인 게이트 재료를 추가로 선택적으로 침적시킴으로써 증가될 수 있다. 추가의 게이트 재료의 침적은 전기화학적인 기술에 의해 수행될 수 있다. 일반적으로, 추가의 게이트 재료의 침적은 구형입자(46)을 제거하기 전 또는 후에 수행될 수 있다.
도 9와 관련하여 기술된 침적 종료 기술을 이용하여, 필라멘트 위치가 구형체(46)를 이용하지 않는 매커니즘에 의해 정해지는 영역 전자 이미터에서, 필라멘트형 전자방출소자의 전기화학적인 침적을 자동적으로 종료할 수 있다. 예를 들어, 도 9의 자동 종료 기술은 포토리소그래피 에칭 기술에 의해 형성된 개구부, 또는 맥컬레이(Macaulay) 등의 미국 특허 제 5,462,467 호에서 하전된 입자 트랙에 의해 정해진 개구부에 침적된 필라멘트에 적용될 수 있다.
본 발명의 제조 공정에 따라 제조된 영역 전자 이미터는 평면 패널 CRT 디스플레이 이외의 평면 패널 장치를 구성하는데 이용될 수 있다. 특히, 본 발명의 전자 이미터는 게이트형 전자원을 필요로 하는 통상의 진공 환경에서 사용될 수 있다. 따라서, 여러 변형 및 응용이 첨부한 청구범위에 정의된 본 발명의 범위 및 취지를 벗어나지 않고 당업자에 의해 구성될 수 있다.

Claims (38)

  1. 구조체 상에 복수의 입자를 분산시키는 단계;
    상기 구조체 내의 전기적 절연층 상에 제공된 전기적으로 비절연인 게이트층을 관통하여 연장되는 유사한 복수의 게이트 개구부를 위한 대응하는 위치를 한정하고, 또한 상기 게이트층에 상기 게이트 개구부를 형성하기 위하여, 상기 입자를 사용하는 단계;
    상기 게이트 개구부의 측면 단부를 대체로 덮도록 상기 게이트 개구부 내에 스페이서 재료를 제공하되, 상기 스페이서 재료를 통해 절연층까지 연장되는 대응하는 애퍼처를 남겨 두도록 스페이서 재료를 제공하는 단계;
    대체로 상기 절연층을 통해 상기 절연층의 하측에 제공된 하측의 전기적 비절연 영역에 이르는 대응하는 유전체 개구부를 형성하기 위해, 상기 애퍼처를 통해 상기 절연층을 에칭하는 단계; 및
    상기 하측의 전기적 비절연 영역 상에 대응하는 전자방출소자를 형성하기 위해, 전기적 비절연 이미터 재료를 상기 유전체 개구부 내로 도입하는 단계로 이루어지는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 스페이서 재료를 제공하는 단계는,
    상기 게이트층 상에 스페이서 재료의 블랭킷 층을 침적시키는 단계; 및
    상기 블랭킷 층의 불필요한 재료를 제거하되, 상기 블랭킷 층의 잔여부분이, 상기 스페이서 재료 내의 애퍼처가 각각 관통하여 연장하는 유사한 복수의 스페이서 부분으로 이루어지도록 상기 블랭킷 층의 불필요한 재료를 제거하는 단계를 포함하는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  3. 제 1 항에 있어서,
    상기 스페이서 재료를 제공하는 단계는, 스페이서 재료를 상기 게이트 개구부 내로 선택적으로 침적시키는 단계를 구비하는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  4. 제 1 항에 있어서,
    상기 전기적 비절연 이미터 재료를 상기 유전체 개구부 내로 도입하는 단계에 이어서, 전자방출소자 주위에 대응하는 유전체 개구 공간을 형성하기 위해 상기 게이트 개구부를 통해 상기 절연층을 에칭하는 단계를 추가로 포함하는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  5. 제 1 항에 있어서,
    상기 전기적 비절연 이미터 재료를 상기 유전체 개구부 내로 도입하는 단계는, 각각의 유전체 개구부 내에 형성된 전자방출소자가, 그 유전체 개구부를 위한 게이트 개구부의 측면 단부를 따라 배치된 스페이서 재료와 대체로 접촉할 때, 각각의 유전체 개구부에 대해 자동적으로 종료되는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  6. 제 1 항에 있어서,
    상기 복수의 입자를 분산시키는 단계는 상기 절연층 및 상기 게이트층 중 하나의 층 상에 직접 입자를 분산시키는 단계를 수반하는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  7. 제 1 항에 있어서,
    상기 복수의 입자를 분산시키는 단계는 상기 절연층 상에 입자를 분산시키는 단계를 수반하고,
    상기 입자를 사용하는 단계는,
    적어도 입자들 사이의 공간 내의 절연층 상에 전기적 비절연 게이트 재료를 제공하는 단계; 및
    상기 입자들, 및 상기 입자들 위에 놓인 대체로 모든 재료를 제거하되, 남아 있는 게이트 재료가 게이트층을 관통하여 연장하는 게이트 개구부를 가진 게이트층을 형성하도록, 상기 입자들 및 상기 입자들 위에 놓인 대체로 모든 재료를 제거하는 단계를 포함하는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  8. 제 1 항에 있어서,
    상기 복수의 입자를 분산시키는 단계는 상기 게이트층 상에 입자를 분산시키는 단계를 수반하고,
    상기 입자를 사용하는 단계는,
    적어도 입자들 사이의 공간 내의 게이트층 상에 추가 재료를 제공하는 단계;
    상기 입자들, 및 상기 입자들 위에 놓인 대체로 모든 재료를 제거하되, 대응하는 애퍼처가 남아 있는 추가 재료를 관통하여, 제거된 입자의 위치에서 연장하도록, 상기 입자들 및 상기 입자들 위에 놓인 대체로 모든 재료를 제거하는 단계; 및
    상기 게이트층을 통해 대응하는 게이트 개구부를 형성하기 위해, 상기 애퍼처를 통해 상기 게이트층을 에칭하는 단계를 포함하는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  9. 제 1 항에 있어서,
    상기 복수의 입자를 분산시키는 단계는 상기 절연층 상에 입자를 분산시키는 단계를 수반하고,
    상기 입자를 사용하는 단계 및 상기 스페이서 재료를 제공하는 단계는,
    상기 입자의 위치에서 게이트 개구부를 가진 게이트층을 형성하기 위해, 상기 입자들 사이의 공간 내의 절연층 상에 전기적 비절연 게이트 재료를 침적시키는 단계;
    상기 절연층 상의 입자의 아래에서 게이트 개구부 내에 스페이서 재료를 제공하는 단계; 및
    상기 입자들 및 상기 입자들 위에 놓인 대체로 모든 재료를 제거하는 단계를 구비하는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  10. 제 1 항에 있어서,
    상기 복수의 입자를 분산시키는 단계에 앞서 상기 구조체의 절연층 상에 패턴전사층을 제공하는 단계를 추가로 포함하고, 상기 복수의 입자를 분산시키는 단계는 상기 패턴전사층 상에 입자를 분산시키는 단계를 수반하며,
    상기 입자를 사용하는 단계는,
    상기 입자에 의해 차단되지 않은 패턴전사층의 재료를 제거함으로써 패턴전사층으로부터 대응하는 주상부(柱狀剖)를 형성하는 단계;
    적어도 상기 주상부들 사이의 공간 내의 절연층 상에 전기적 비절연 게이트 재료를 침적시키는 단계; 및
    상기 주상부들, 및 상기 주상부들 위에 놓인 입자들을 포함하는 대체로 모든 재료를 제거하되, 남아 있는 게이트 재료가 게이트층을 형성하도록, 상기 주상부들 및 상기 주상부들 위에 놓인 입자들을 포함하는 대체로 모든 재료를 제거하는 단계를 포함하는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  11. 구조체 상에 복수의 입자를 분산시키는 단계;
    상기 구조체 내의 전기적 절연층 상에 제공된 전기적으로 비절연인 게이트층을 관통하여 연장되는 유사한 복수의 게이트 개구부를 위한 대응하는 위치를 한정하기 위하여, 상기 입자를 사용하는 단계;
    대체로 상기 절연층을 통해 상기 절연층의 하측에 제공된 하측의 전기적 비절연 영역에 이르는 대응하는 유전체 개구부를 형성하기 위해, 상기 게이트 개구부를 통해 상기 절연층을 에칭하는 단계;
    상기 유전체 개구부의 측면 단부를 대체로 덮도록 상기 유전체 개구부 내에 스페이서 재료를 제공하되, 상기 스페이서 재료를 통해 상기 하측의 전기적 비절연 영역까지 연장되는 대응하는 애퍼처를 남겨 두도록 스페이서 재료를 제공하는 단계; 및
    상기 하측의 전기적 비절연 영역 상에 대응하는 전자방출소자를 형성하기 위해, 전기적 비절연 이미터 재료를 상기 애퍼처 내로 도입하는 단계로 이루어지는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  12. 제 11 항에 있어서,
    상기 전기적 비절연 이미터 재료를 상기 애퍼처 내로 도입하는 단계에 이어서, 상기 유전체 개구부의 측면 단부를 따라 존재하는 스페이서 재료를 제거하는 단계를 추가로 포함하는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  13. 제 11 항에 있어서,
    상기 복수의 입자를 분산시키는 단계에 앞서 상기 구조체의 절연층 상에 패턴전사층을 제공하는 단계를 추가로 포함하고, 상기 복수의 입자를 분산시키는 단계는 상기 패턴전사층 상에 입자를 분산시키는 단계를 수반하며,
    상기 입자를 사용하는 단계는,
    상기 입자에 의해 차단되지 않은 패턴전사층의 재료를 제거함으로써 패턴전사층으로부터 대응하는 주상부(柱狀剖)를 형성하는 단계;
    적어도 상기 주상부들 사이의 공간 내의 절연층 상에 전기적 비절연 게이트 재료를 침적시키는 단계; 및
    상기 주상부들, 및 상기 주상부들 위에 놓인 입자들을 포함하는 대체로 모든 재료를 제거하되, 남아 있는 게이트 재료가 게이트층을 형성하도록, 상기 주상부들 및 상기 주상부들 위에 놓인 입자들을 포함하는 대체로 모든 재료를 제거하는 단계를 포함하는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  14. 제 1 항 또는 제 11 항에 있어서,
    상기 입자를 사용하는 단계는, 상기 게이트 개구부에 대응하는 유사한 복수의 1차 개구부를 가진, 상기 게이트층 상에 형성된 일차층을 제공하되, 각각의 게이트 개구부가 대응하는 1차 개구부에 수직방향으로 정렬되도록 상기 일차층을 제공하는 단계를 수반하는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  15. 제 14 항에 있어서,
    상기 복수의 입자를 분산시키는 단계는 절연층, 게이트층 및 일차층 중 하나의 층 상에 입자를 분산시키는 단계를 수반하는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  16. 제 14 항에 있어서,
    상기 복수의 입자를 분산시키는 단계는 상기 절연층 상에 입자를 분산시키는 단계를 수반하고,
    상기 입자를 사용하는 단계는,
    적어도 입자들 사이의 공간 내의 절연층 상에 전기적 비절연 게이트 재료를 제공하는 단계;
    적어도 입자들 사이의 공간 내의 게이트층 상에 1차 재료를 제공하는 단계; 및
    상기 입자들, 및 상기 입자들 위에 놓인 대체로 모든 재료를 제거하되, 남아 있는 1차 재료가 일차층을 관통하여 연장하는 1차 개구부를 갖는 일차층을 형성하고, 남아 있는 게이트 재료가 게이트층을 관통하여 연장하는 게이트 개구부를 갖는 게이트층을 형성하도록, 상기 입자들 및 상기 입자들 위에 놓인 대체로 모든 재료를 제거하는 단계를 구비하는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  17. 제 14 항에 있어서,
    상기 복수의 입자를 분산시키는 단계는 상기 게이트층 상에 입자를 분산시키는 단계를 수반하고,
    상기 입자를 사용하는 단계는,
    적어도 입자들 사이의 공간 내의 게이트층 상에 1차 재료를 제공하는 단계;
    상기 입자들, 및 상기 입자들 위에 놓인 대체로 모든 재료를 제거하되, 남아 있는 1차 재료가 일차층을 관통하여 연장되는 1차 개구부를 갖는 일차층을 형성하도록, 상기 입자들 및 상기 입자들 위에 놓인 대체로 모든 재료를 제거하는 단계; 및
    상기 게이트 개구부를 형성하기 위해 상기 1차 개구부를 통해 상기 게이트층을 에칭하는 단계를 구비하는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  18. 제 14 항에 있어서,
    상기 복수의 입자를 분산시키는 단계는 상기 일차층 상에 입자를 분산시키는 단계를 수반하고,
    상기 입자를 사용하는 단계는,
    적어도 입자들 사이의 공간 내의 일차층 상에 추가 재료를 제공하는 단계;
    상기 입자들, 및 상기 입자들 위에 놓인 대체로 모든 재료를 제거하되, 남아 있는 추가 재료를 관통하여, 제거된 입자의 위치에서 애퍼처가 연장되도록, 상기입자들 및 상기 입자들 위에 놓인 대체로 모든 재료를 제거하는 단계;
    1차 개구부를 형성하기 위해 상기 애퍼처를 통해 상기 일차층을 에칭하는 단계; 및
    게이트 개구부를 형성하기 위해 상기 1차 개구부를 통해 상기 게이트층을 에칭하는 단계를 구비하는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  19. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    전자방출소자는 일반적으로 필라멘트 형상으로 형성되는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  20. 전기적 절연층 상에 복수의 입자를 분산시키는 단계;
    상기 절연층 상에 하측 커버 재료를 제공하되, 하측 커버 재료가 상기 입자들 사이의 공간을 덮고 상기 절연층 상의 입자들의 하측의 공간으로 연장하여, 상기 입자들에 각각 대응하고 이러한 대응하는 입자들의 위치에 배치된 하측 개구부를 갖는 하측 커버층을 형성하도록, 하측 커버 재료를 제공하는 단계;
    상기 입자들 사이의 공간 내의 하측 커버층 상에 상측 커버 재료를 제공하되, 상기 입자들에 각각 대응하고 이러한 대응하는 입자들의 위치에 배치되며 대응하는 하측 개구부 보다 직경 큰 상측 개구부를 갖는 상측 커버층을 형성하도록, 상측 커버 재료를 제공하는 단계;
    상기 입자들 및 상기 입자들 위에 놓인 대체로 모든 재료를 제거하는 단계;
    상기 절연층을 통해 상기 절연층의 하측에 제공된 하측의 전기적 비절연 영역에 이르는 대응하는 유전체 개구부를 형성하기 위해, 상기 상측 개구부 및 상기 하측 개구부를 통해 절연층을 에칭하는 단계; 및
    상기 하측의 전기적 비절연 영역 상에 대응하는 전자방출소자를 형성하기 위해, 전기적 비절연 이미터 재료를 상기 유전체 개구부 내로 도입하는 단계로 이루어지는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  21. 제 20 항에 있어서,
    상기 커버층들 중 적어도 하나는 게이트층을 형성하는 전기적 비절연 게이트 재료를 구비하는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  22. 구조체 상에 복수의 입자를 분산시키는 단계;
    상기 구조체 내의 전기적 절연층 상에 형성된 전기적으로 비절연인 게이트 층 상에 제공된 일차층을 관통하여 연장되는 유사한 복수의 1차 개구부와, 상기 게이트층을 관통하여 연장되는 유사한 복수의 대응 게이트 개구부를 위한 대응 위치를 한정하여, 각각의 게이트 개구부가 대응하는 1차 개구부에 대해 수직방향으로 정렬되도록, 상기 입자를 사용하는 단계;
    대체로 상기 절연층을 통해 상기 절연층의 하측에 제공된 하측의 전기적 비절연 영역에 이르는 대응하는 유전체 개구부를 형성하기 위해, 상기 1차 개구부 및 상기 게이트 개구부를 통해 절연층을 에칭하는 단계;
    상기 하측의 비절연 영역 상에 대응하는 전자 방출 소자를 형성하기 위해, 전기적 비절연 이미터 재료를 상기 일차층 상에, 그리고 상기 1차 개구부 및 상기 게이트 개구부를 통해 상기 유전체 개구부 내로 침적시키는 단계; 및
    상기 일차층 상에 퇴적된 모든 이미터 재료를 실질적으로 제거하기 위해, 상기 일차층을 제거하는 단계로 이루어지는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  23. 제 22 항에 있어서,
    상기 복수의 입자를 분산시키는 단계는 절연층, 게이트층 및 일차층 중 하나의 층 상에 직접 입자를 침적시키는 단계를 수반하는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  24. 제 22 항에 있어서,
    상기 복수의 입자를 분산시키는 단계는 상기 절연층 상에 입자를 분산시키는 단계를 수반하고,
    상기 입자를 사용하는 단계는,
    적어도 입자들 사이의 공간 내의 절연층 상에 전기적 비절연 게이트 재료를 제공하는 단계;
    적어도 입자들 사이의 공간 내의 게이트 재료 상에 1차 재료를 제공하는 단계; 및
    상기 입자들, 및 상기 입자들 위에 놓인 대체로 모든 재료를 제거하되, 남아 있는 1차 재료가 일차층을 관통하여 연장하는 1차 개구부를 갖는 일차층을 형성하고, 남아 있는 게이트 재료가 게이트층을 관통하여 연장하는 게이트 개구부를 갖는 게이트층을 형성하도록, 상기 입자들 및 상기 입자들 위에 놓인 대체로 모든 재료를 제거하는 단계를 구비하는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  25. 제 22 항에 있어서,
    상기 복수의 입자를 분산시키는 단계는 상기 게이트층 상에 입자를 분산시키는 단계를 수반하고,
    상기 입자를 사용하는 단계는
    적어도 입자들 사이의 공간 내의 게이트층 상에 1차 재료를 제공하는 단계;
    상기 입자들, 및 상기 입자들 위에 놓인 대체로 모든 재료를 제거하되, 남아 있는 1차 재료가 일차층을 관통하여 연장하는 1차 개구부를 갖는 일차층을 형성하도록, 상기 입자들 및 상기 입자들 위에 놓인 대체로 모든 재료를 제거하는 단계; 및
    상기 게이트 개구부를 형성하기 위해, 상기 1차 개구부를 통해 상기 게이트층을 에칭하는 단계를 구비하는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  26. 제 22 항에 있어서,
    상기 복수의 입자를 분산시키는 단계는 상기 일차층 상에 입자를 분산시키는 단계를 수반하고,
    상기 입자를 사용하는 단계는,
    적어도 입자들 사이의 공간 내의 일차층 상에 추가 재료를 제공하는 단계;
    상기 입자들, 및 상기 입자들 위에 놓인 대체로 모든 재료를 제거하되, 남아 있는 추가 재료를 관통하여, 제거된 입자의 위치에서 추가 개구부가 연장되도록, 상기 입자들 및 상기 입자들 위에 놓인 대체로 모든 재료를 제거하는 단계;
    1차 개구부를 형성하기 위해 상기 추가 개구부를 통해 상기 일차층을 에칭하는 단계; 및
    게이트 개구부를 형성하기 위해 상기 1차 개구부를 통해 상기 게이트층을 에칭하는 단계를 구비하는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  27. 전기적 절연층 상에 복수의 입자를 분산시키는 단계;
    적어도 입자들 사이의 공간 내의 절연층 상에 전기적 비절연 게이트 재료를 제공하는 단계;
    적어도 입자들 사이의 공간 내의 게이트 재료 상에 1차 재료를 제공하는 단계;
    상기 입자들, 및 상기 입자들 위에 놓인 대체로 모든 재료를 제거하되, 남아 있는 1차 재료가 일차층을 구성하여 유사한 복수의 1차 개구부가 이러한 일차층을 통해, 제거된 입자의 위치에서 연장되고, 남아 있는 게이트 재료가 게이트층을 구성하여 유사한 복수의 게이트 개구부가 이러한 게이트층을 통해, 상기 1차 개구부에 대해 각각 수직방향으로 정렬된 위치에서 연장되도록, 상기 입자들 및 상기 입자들 위에 놓인 대체로 모든 재료를 제거하는 단계;
    대체로 상기 절연층을 통해 아래에 놓인 하측의 전기적 비절연 영역에 이르는 대응하는 유전체 개구부를 형성하기 위해, 상기 게이트 개구부를 통해 상기 절연층을 에칭하는 단계; 및
    각각의 전자방출소자가 유전체 개구부 중 대응하는 하나에 적어도 부분적으로 배치되도록, 상기 하측의 비절연 영역 상에 유사한 복수의 전자방출소자를 형성하는 단계로 이루어지는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  28. 전기적 비절연 게이트층이 하측의 전기적 비절연 영역 상의 전기적 절연층을 덮도록 구조체를 제공하는 단계;
    상기 게이트층 상에 복수의 입자를 분산시키는 단계;
    적어도 입자들 사이의 공간 내의 게이트층 상에 1차 재료를 제공하는 단계;
    상기 입자들, 및 상기 입자들 위에 놓인 대체로 모든 재료를 제거하되, 남아 있는 1차 재료가 일차층을 구성하여 유사한 복수의 1차 개구부가 이러한 일차층을 통해, 제거된 입자의 위치에서 연장되도록, 상기 입자들 및 상기 입자들 위에 놓인 대체로 모든 재료를 제거하는 단계;
    상기 게이트층을 통해 대응하는 게이트 개구부를 형성하기 위해, 상기 1차 개구부를 통해 게이트층을 에칭하는 단계;
    대체로 상기 절연층을 통해 대응하는 유전체 개구부를 형성하기 위해, 상기 게이트 개구부를 통해 절연층을 에칭하는 단계;
    상기 하측의 비절연 영역 상에 대응하는 전자방출소자를 형성하기 위해, 전기적 비절연 이미터 재료를 상기 일차층 상에, 그리고 상기 유전체 개구부 내로 침적시키는 단계; 및
    상기 일차층 상에 퇴적된 모든 이미터 재료를 실질적으로 제거하도록 상기 일차층을 제거하는 단계로 이루어지는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  29. 일차층 상에 복수의 입자를 분산시키는 단계;
    적어도 입자들 사이의 공간 내의 일차층 상에 추가 재료를 제공하는 단계;
    상기 입자들, 및 상기 입자들 위에 놓인 대체로 모든 재료를 제거하되, 애퍼처가, 남아 있는 추가재료를 통해, 제거된 입자 위치에서 연장되도록, 상기 입자들 및 상기 입자들 위에 놓인 대체로 모든 재료를 제거하는 단계;
    상기 일차층을 통해 아래에 놓인 전기적 비절연 게이트층에 이르는 대응하는 1차 개구부를 형성하기 위해, 상기 애퍼처를 통해 일차층을 에칭하는 단계;
    상기 게이트층을 통해 아래에 놓인 전기적 절연층에 이르는 대응하는 게이트 개구부를 형성하기 위해, 상기 1차 개구부를 통해 게이트층을 에칭하는 단계;
    대체로 상기 절연층을 통해 아래에 놓인 하측의 전기적 비절연 영역에 이르는 대응하는 유전체 개구부를 형성하기 위해, 상기 게이트 개구부를 통해 절연층을 에칭하는 단계; 및
    각각의 전자방출소자가 상기 유전체 개구부 중 대응하는 하나에 적어도 부분적으로 배치되도록, 상기 하측의 비절연 영역 상에 유사한 복수의 전자방출소자를 형성하는 단계로 이루어지는 것을 특징으로 하는 적어도 게이트형 전자방출장치를제조하기 위한 방법.
  30. 제 22 항 내지 제 29 항 중 어느 한 항에 있어서,
    상기 일차층은 무기 유전체 재료로 이루어지는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  31. 제 22 항 내지 제 29 항 중 어느 한 항에 있어서,
    게이트 재료는 작은 개구부를 정확하게 에칭하기 어려운 금속으로서, 크롬, 니켈, 몰리브덴, 티타늄, 텅스텐 또는 금으로 구성된 군으로부터 선택된 적어도 하나의 금속으로 이루어지는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  32. 제 22 항 내지 제 29 항 중 어느 한 항에 있어서,
    상기 전자방출소자는 일반적으로 원추 형상으로 형성되는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  33. 제 27 항 또는 제 29 항 중 어느 한 항에 있어서,
    상기 전자방출소자는 일반적으로 필라멘트 형상으로 형성되는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  34. 제 1 항 내지 제 13 항 및 제 22 항 내지 제 29 항 중 어느 한 항에 있어서,
    상기 입자는 대부분 구형인 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  35. 제 1 항 내지 제 13 항 및 제 22 항 내지 제 29 항 중 어느 한 항에 있어서,
    상기 전자방출소자는 동일한 크기를 갖는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  36. 제 1 항 내지 제 13 항 및 제 22 항 내지 제 29 항 중 어느 한 항에 있어서,
    상기 전자방출소자는 전계 방출 모드로 작동하는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  37. 제 1 항 내지 제 13 항 및 제 22 항 내지 제 29 항 중 어느 한 항에 있어서,
    상기 전자방출소자에 의해 방출된 전자를 모으기 위해, 상기 전자방출소자 위에, 그리고 상기 전자방출소자로부터 간격을 두고 떨어져 있는 애노드 수단을 제공하는 단계를 추가로 포함하는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
  38. 제 37 항에 있어서,
    상기 애노드 수단은 상기 전자방출소자로부터 방출된 전자에 의해 부딪힐 때 빛을 방출하기 위한 발광 소자를 갖는 발광 구조체의 일부분으로서 제공되는 것을 특징으로 하는 적어도 게이트형 전자방출장치를 제조하기 위한 방법.
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