KR19990036941A - 디바이스 제조 공정 - Google Patents

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Abstract

상이한 결정 격자(crystal lattice)를 갖는 두 기판이 서로 접합되는 디바이스 제조 공정(process for device fabrication)이 개시된다. 이 공정에서, 제 1 기판의 결정 격자 구조와 유사한 결정 격자를 갖는 재료층이 제 2 기판의 표면 상에 형성된다. 이 층의 두께는 대략 1nm내지 대략 2nm이다. 이 재료층은 다음으로 제 1 기판의 표면에 접합된다.

Description

디바이스 제조 공정
본 발명은 디바이스 제조 공정(process for device fabrication)에 관한 것으로서, 특히, 상이한 결정 격자(crystal lattice)를 갖는 두 개의 결정 기판(crystalline substrate)이 서로 접합되어 있는 광 검출기 디바이스(photodetector device)에 관한 것이다.
소정의 반도체 디바이스를 제조하는 공정은 서로 상이한 결정 격자를 갖는 두 개의 웨이퍼를 서로 접합하는 공정을 필요로 한다. 예를 들어, Ⅲ-Ⅴ족 결정 기판(예를 들어, 인듐 갈륨 아세나이드 기판(InGaAs))은 p-i-n 광검출기를 제조하기 위해 실리콘 결정 기판에 접합된다. 이러한 디바이스들은 호킨스 에이(Hawkins, A.) 등의 "Appl. Phys. letter.,(Vol. 68:26)"에 3692∼3694(1996) 쪽의 "Silicon heterointerface photodetector"(이하 호킨스 등의 건이라고 칭함)에 기술되고 있다. 본 명세서에 사용되는 바와 같이, Ⅲ-Ⅴ족 기판은 멘델레예프 주기율 표(Mendeleev Periodic Table)의 Ⅲ족 원소 중 하나와 이 주기율 표의 Ⅴ족 원소중 하나로 이루어진 반도체 화합물이다.
호킨스 등의 건에서는 인화 인듐(indium phosphide : InP) 기판의 표면에 실리콘 웨이퍼가 직접 융화되 애벌랜치 광검출기 디바이스(avalanche photodetector device) 제조 공정을 기술하고 있다. 호킨스 등의 건의 공정에서, InGaAs 표면은 유기 금속 화학 기상 증착(metalorganic chemical vapor deposition : MOCVD)에 의하여 InP 기판 상에 성장된다. 실리콘 웨이퍼의 접합 표면(bonding surface)은 이 표면에 샬로우 p-형(shallow p-type)이 주입된 n+ 기판 상에 성장된 에피택셜 실리콘 층(epitaxial silicon layer)이다. 접합 이후에, InP 기판은 실리콘 기판에 부착되어 있는 InGaAs 층만을 남기고 순착적으로 제거된다. 이 접합은 20분 동안, 650℃의 온도로, H2대기 상태에서 두 기판의 표면을 함께 가압함으로써 수행된다.
이 결과물로 나온 디바이스(10)의 에피택셜 층들을 도 1에 도시한다. 도면에는 최상부의 에피택셜 층으로부터 시작하여 옴믹 콘택트(ohmic contact)로 사용되는 p+ 도핑된 InGaAs 층(20)이 존재한다. 이 층(20)은 광자 흡수(photon absorption) 용으로 사용되는 진성 InGaAs 층(25)이다. 이 층(25)은 붕소(boron : B)가 주입된 n-형 실리콘인 층(30)에 부착된다. 이 층(30)은 검출기를 위한 증배 영역(multiplication region)으로서의 기능을 한다.
전술한 구조를 형성한 이후, 에피택셜 층(20, 25)은 에칭되어 분리된 디바이스(isolated device)를 형성한다. 디바이스들을 분리시키기 위하여, Au/Zn(금/아연)의 패턴화된 금속층(60)이 층(20) 상에 형성되며, 마스크에 의하여 피복되지 않은 층들(20, 25)의 일부 부분은 에칭되어 없어진다. 층(60)은 상부의 p-형 콘택트(p-type contact)이다. 에칭 이후에, 층들(20, 25)의 나머지 영역의 측벽 상에 유전층(70)이 형성된다. n-형 금속 콘택트 층(80)은 실리콘 기판(30)의 노출된 부분(85) 상에 형성된다.
호킨 등의 건으로부터 이 디바이스는 빠른 속도, 높은 동작 이득 등을 위한 전위를 나타내고 있음을 알 수 있다. 그러나, 디바이스의 질은 다른 것들 중에서도, 실리콘-InGaAs 인터페이스의 질에 따라 달라진다. 따라서, 상이한 두 표면들 사이에 양질의 인터페이스를 형성하는 공정이 요구된다.
본 발명은 서로 상이한 결정 격자 구조(crystal lattice structure)를 갖는 두 개의 웨이퍼를 서로 접합하기 위한 공정에 관한 것이다. 본 발명은 또한 제 1 결정 구조를 갖는 제 1 기판이 제 2 결정 격자 구조를 갖는 제 2 기판에 접합되는 디바이스 제조 공정에 관한 것이다. 본 발명의 내용에서, 대략 0.1%를 초과하는 격자 상수 차이는 상이한 결정 격자로서의 자격을 가진다.
본 발명의 공정에서, 제 2 결정 격자 구조에 대응하는 결정 격자를 갖는 재료의 에피택셜 층을 제 1 기판의 제 1 표면 상에 성장시킨다. 다음, 제 1 기판의 제 1 표면은 제 2 기판에 접합된다. 이와는 달리, 제 1 결정 구조에 대응하는 재료의 에피택셜 층은 제 2 기판의 제 1 표면 상에 성장된다. 다음, 제 2 기판의 제 1 표면은 제 1 결정 구조를 갖는 제 1 기판에 접합된다.
에피택셜 층의 두께는 대략 1nm내지 대략 2nm 정도이다. 이 에피택셜 층은 MOCVD와 같은 통상적인 기법에 의하여 기판 상에 성장된다. 에피택셜 층의 목적은 접합 계면에서의 제 1 기판과 제 2 기판 간의 격자 오정합을 줄이는 데 있다. 에피택셜 층으로 선택되는 재료는 에피택셜 층이 접합되는 기판의 표면과 동일한 재료라면 효과적이다.
예를 들어, 전술한 광검출기 디바이스에서, 실리콘 기판을 Ⅲ-Ⅴ족 기판, 예를 들어, InP 기판 상에 형성된 InGaAs 디바이스 층에 접합시키는 것이 바람직하다. 본 발명의 실시예에서, InGaAs의 에피택셜 층이 실리콘 기판 상에 형성되거나, 또는 실리콘 에피택셜 층이 InP 기판의 InGaAs층의 표면 상에 성장된다. 두 실시예에서, 에피택셜 층의 두께는 대략 1nm내지 2nm이다.
에피택셜 층이 제 1 또는 제 2 기판 중 하나 상에 성장된 이후, 이 두 기판은 함께 접합된다. 통상적인 기법들(가령, 두 표면을 함께 가압하면서, 웨이퍼를 산소를 함유하지 않은 대기(가령, H2)의 높은 온도에 노출시키는 기법)이 적합한 것으로 여겨진다. 결과로 나온 접합 구조가 함께 광검출기 디바이스로 형성된다면, 제 1 기판 또는 제 2 기판 중 하나의 벌크는 이 기판들이 함께 접합되기 이전 또는 이후에 에칭되어 제거된다. 제거된 기판 상에 형성된 오직 하나 또는 그 이상의 이산 층(discrete layer)들은 다른 기판에 접합된 채로 남아 있다.
기판들 중 하나의 벌크가 에칭되어 제거되기 전에, 일단 서로 접합된 기판에 온도의 큰 변동(즉, 100℃ 미만의 변동)이 없다면 효과적이다. 제 1 기판과 제 2 기판 사이의 열 팽창율(coefficient of thermal expansion)이 오정합되어 있는 두 기판이 함께 접합되는 경우, 이 기판들은 온도 변동에 따라 매우 상이한 변동량으로 확장 또는 수축되기 때문에, 이러한 온도의 큰 변동은 피해야만 한다. 따라서, 접합된 기판이 큰 온도 변동에 노출되는 경우, 이 상이한 확장 변동량은 기판 내에 변형(strain)을 유도하여 이 기판에 크랙(crack)을 발생시킬 수 있다.
본 발명의 공정에서, 이러한 변형들은 기판들이 서로 접합되기 전에 또는 이 접합된 기판들이 냉각되기 전에, Ⅲ-Ⅴ족 기판 위에 형성된 층들만을 남기고 Ⅲ-Ⅴ족 기판의 벌크를 제거함으로써 방지할 수 있다. 예를 들어, InGaAs 층들이 형성되어 있는 InP 기판의 경우에 있어서, 이 InP 기판은 디바이스 층(본 실시예에 있어서는 InGaAs 층)들만을 남겨두고 에칭되어 제거된다. 소정의 InGaAs 또는 InP 층(들)을 확실하게 남겨두기 위하여, 식각 저지층(etch stop layer)이 InP 기판 상에 형성된다. 예를 들어, 식각 저지층으로는 InAlAs 및 InGaAs가 적절하다.
도 1은 통상의 광 검출기 디바이스의 구조를 도시한 도면,
도 2는 본 발명에 따라 형성된 디바이스의 개략적 측면도,
도 3은 본 발명의 공정의 일 실시예에 따라 형성된 매개물 구조의 개략적 측면도.
도면의 주요 부분에 대한 부호의 설명
200 : 디바이스 205 : 실리콘 기판
210 : 스택 220 : InGaAs 층
225 : InP 층 230 : SiO2층
235 : 윈도우 240 : p-n 접합
250 : n-콘택트 310 : 확산 장벽층
312 : Ⅲ-Ⅴ 기판 315 : 디바이스 층
320 : 골드 층 325 : 실리콘 기판
330 : 실리콘 기판 표면 335 : 홈
340 : 식각 저지층
상술한 바와 같이, 본 발명은 각각 서로 상이한 결정 격자 상수(crystal lattice constant)를 갖는 두 개의 결정 기판(crystal substrate)들을 접합(bond)하는 공정에 관한 것이다. 이러한 두 개의 기판들을 서로 접합하는 것과 관련한 하나의 문제는 두 기판들 간의 격자 오정합(mismatch)으로 인해 접합점(bond)에 인접한 영역의 기판에 변형이 유도되는 된다는 것이다. 또한, 격자 오정합으로 인하여 제 1 기판의 접합된 표면 상의 원자(atom)들 모두가 제 2 기판의 접합된 표면 상의 원자들과 일치하지 않는 다는 것은 아니다. 이들 일치하지 않는 원자들을 "뎅글링 본드(dangling bond)"로 지칭된다. 이들 뎅글링 본드는 계면의 상태, 결함 및 트랩(trap)을 생성한다. 이들 계면의 상태, 결함 및 트랩이 존재하면, 디바이스 성능에 악영향이 미친다.
본 발명에서, 제 1 기판을 제 2 기판에 접합하기 전에, 상대 기판의 결정 격자와 매우 근접하게 유사한 결정 격자를 갖는 재료층을 제 1 기판 또는 제 2 기판 중 하나의 기판 상에 성장시킨다. 성장층(grown layer)과 성장층이 성장되는 기판 사이의 격자 오정합(mismatch)으로 인하여 성장층에서 발생하는 결함을 제어하기 위하여, 성장층의 두께는 대략 1nm내지 2nm 내에서 유지된다.
상이한 결정 격자를 갖는 결정 기판들은 서로 접합되어 다양한 소자들을 형성하는 데, 이 디바이스의 일 예로는, 애벌랜치 광검출기 디바이스(avalanche photodetector device)가 있다. 애벌랜치 광검출기 디바이스에서, 기판으로는 광을 흡수하고 캐리어(carrier)를 발생시키는 Ⅲ-Ⅴ족 기판을 사용한다. 이 캐리어들은 실리콘 기판에서 증식되어 이 디바이스에 의해 발생된 전기 신호를 증폭시킨다. 본 명세서에서 편의상, 제 1 기판은 실리콘 기판으로, 제 2 기판은 Ⅲ-Ⅴ족 기판으로 언급한다. 그러나, 본 발명은 상이한 결정 격자들을 갖는 두 표면 간의 접합(bonding)에 관한 것이므로, 본 발명은 이들 특정 재료에 국한되는 것은 아니다.
애벌랜치 검출기의 하나의 예를 도 2에 도시한다. 도 2에 도시한 디바이스(200)는 n+의 실리콘 기판(205) 상에 형성된다. 패턴화된 스택(patterned stack)의 재료는 디바이스(200)를 형성한다. 패턴화된 스택은 n-의 실리콘 층이며, 이 층상에 n-의 InGaAs 층(220), InP 층(225), 이산화 실리콘(silicon dioxide : SiO2)층(230) 및 p-형의 금속층(250)(가령, 골드-베릴륨 합금(gold-beryllium alloy))이 형성되어 있다. 스택(210) 내의 SiO2층(230) 내에 소정의 윈도우(window)(235)가 형성되며, 아연(zinc)이 스택 내부로 확산되어 p-n 접합(240)을 형성한다. 이 n-콘택트(250)는 알루미늄(aluminum)이다. 당업자라면, 애벌랜치 검출기에 사용되는 다른 구조들을 잘 알 수 있을 것이다.
전술한 소자는 InP 기판 상에 하나 또는 그 이상의 InGaAs 및 InP 층을 형성함으로써 마련된다. 하나 또는 그 이상의 InGaAs 및 InP(또는 다른 적절한 Ⅲ-Ⅴ족 재료) 층들은 디바이스 층들로 언급한다. InGaAs 층들이 InP 기판 상에 형성되기 이전에, 식각 저지층(etch stop layer)이 InP 기판 상에 형성되어 후에 InP 기판이 식각되는 것을 돕는다. 본 기술 분야의 당업자라면, 식각 저지에 사용되는 적절한 재료를 잘 알 수 있을 것이다. 예를 들어, 식각 저지 재료로는 InGaAs를 포함하는 것이 적합하다.
InGaAs 또는 InP 층들은 통상적인 CVD(chemical vapor deposition) 기법에 의하여 InP 기판 상에 성장된다. 전형적으로, InGaAs 또는 InP 층들은 대략 0.05㎛내지 5㎛의 두께를 갖는다. InGaAs 층들이 이 기판 상에 형성된 이후에, 이 기판은 500℃ 이하의 온도로 유지되어 InGaAs 층 내에 비소(arsenic)가 공핍(deplete)되는 것을 방지한다. 이 점에 있어서, 분자선 에피택시(molecular beam epitaxy : MBE)에 의한 실리콘의 성장은 500℃ 이하의 온도에서 성취되며, 산화 비소 및 기본적인 비소도 제거하기 때문에, 이 실리콘은 InGaAs 표면 상에 형성하는 것이 바람직하다. 증착에 앞서, InGaAs 표면을 세척하여 불술물들을 제거한다. 먼저, InGaAs 층의 표면 상에 있는 어떤 남아있는 포토레지스트(photoresist) 또는 다른 유기물(organic)을 제거하기 위하여 InGaAs 층은 적절한 용해제(solution)로 세척된다. 예를 들어, 이 표면은 인산(phosphoric acid) 및 과산화물(peroxide)(가령, H3PO4: H2O : H2O = 1 : 1 : 38체적비)의 수성 용해제(aqueous solution) 내에서 에칭된 후 다시 수성 불화 수소 산(aqueous hydrofluoric acid)에 에칭된다. 그 외 다른 통상적인 습식 에칭 방법들도 적절하다고 여겨진다. 세척 이후에, InGaAs 표면은 실질적으로 산소가 없는 분위기 상태로 유지된다.
다음으로, InP/InGaAs 기판은 MBE 챔버(chamber) 내에 놓여지며, InGaAs 표면 상에서 1 nm내지 2nm의 두께를 갖는 실리콘층이 성장된다. Si-피복 기판(Si-coates substrate)은 실질적으로 산소가 없는 분위기 상태에서 유지되면서 실리콘 기판과 접합될 이 장치로 이송된다. Si-피복 기판과 실리콘 기판은 홀더(holder) 내에 놓여 함께 가압된다. 기판은 기준 기압 아래로 유지되면서, H2분위기에서 대략 450℃의 온도내지 대략 700℃의 온도로 가열된다. 20분 후에, 이 두 기판들은 서로 접합된다. 다음, 이 웨이퍼들은 냉각되며, 이 접합된 기판을 순차적으로 처리하여 통상적인 기법(즉, 에칭, 추가적인 디바이스 층들의 증착, 금속 콘택트들의 증착, 개개의 디바이스들을 형성하기 위한 층들의 패턴닝 등)을 통해 애벌랜치 광검출기를 형성시킨다.
소정의 실시예에서, 접합하기 전의 두 표면들 중 하나의 표면을 패턴닝하는 것이 바람직하다. 이 패터닝은 표면들이 함께 가압되어 부착되는 경우, 기체가 빠져 나갈 수 있도록 하는 불규칙한 표면(irregular surface)을 제공한다. 패턴의 일 예로는 대략 1㎛내지 50㎛의 선폭과 기판 내부로의 패턴의 깊이가 대략 0.1㎛내지 1㎛인 일련의 라인들 및 공간이 적합하다. 패턴닝된 표면이 박막 층(thin layer)이 성장된 표면인 경우면, 이 표면은 박막 층이 그 위에 형성되기 이전 또는 이후에 패턴닝된다.
전술한 바와 같이, 제 1 기판 및 제 2 기판이 서로 접합되어 있는 경우, 두 기판들 간의 열 팽창율(coefficient of thermal expansion)의 오정합 때문에, 이 접합된 기판들을 큰 온도 변화에 노출되도록 하는 것은 바람직하지 않다. 따라서, 접합 구조가 큰 온도 변화에 노출되기 이전에, 기판들 중 하나의 벌크를 제거하는 것이 바람직하다. 이 점에서, 두 기판들의 표면이 서로 접합하기 이전 또는 이후에, 한 기판의 벌크를 제거하는 것을 고려하였다. 디바이스가 애벌랜치 광 검출기가 되는 본 발명의 실시예에서, 이 디바이스 층이 전형적으로 Ⅲ-Ⅴ 기판 상에 형성되기 때문에, Ⅲ-Ⅴ 기판의 벌크는 제거되며, 따라서, 디바이스의 일부분이 되지 않는 것은 디바이스 층들이 형성되는 기판의 벌크이다.
이 디바이스 층들이 실리콘 기판과 접합되기 이전에 디바이스(가령, InGaAs) 층으로부터 Ⅲ-Ⅴ족(예, InP) 기판의 벌크를 에칭하는 것이 바람직하지만, 후속하는 초박막 디바이스 층(very thin device layer)들의 처리가 실질적인 문제가 된다. 본 발명의 실시예에서, 이 문제는 처리 기판(handling substrate)을 디바이스 층에 접합합하여 디바이스 층 및 처리 기판(handling substrate)의 접합된 조합들로부터 Ⅲ-Ⅴ족 기판의 벌크를 에칭하는 데 집중되어 있다. 다음, 이 디바이스 층은 다른 기판(예, 실리콘 기판)에 접합되며, 이후에, 처리 기판이 제거된다. 이 실시예는 도 3을 참조하여 설명되었다. 처리 기판 및 다른 기판들은 서로 접합된 후 냉각되므로, 처리 기판과 그리고, 이 처리 기판이 접합되는 기판은 동일하거나 유사한 열 확장율을 갖는 것이 바람직하다.
예를 들어, 이 실시예에서, 확산 장벽층(310)은 Ⅲ-Ⅴ 기판(312)의 디바이스 층(들)(315)(예, InP 기판 상에 형성된 InGaAs 층들) 상에 형성된다. 확산 장벽 층으로 쓰이는 재료로서는 예를 들면, 티타늄 같은 금속을 쓰는 것이 적합하다. 당업자라면 확산 장벽층에 쓰이는 적합한 두께를 잘 알 것이다. 그리고, 이 두께는 대략 2nm내지 대략 100nm 정도가 적합하다. 골드 층(gold layer)(320)은 확산 장벽층(310) 상에 형성된다. 골드가 선택된 이유는 내성(malleability)과 광검출기 디바이스를 만드는 현재의 기술에 적합하기 때문이다. 이와 같은 특징들을 만족시키는 다른 금속들도 적절한 것으로 고려된다. 골드 층(320)의 두께는 대략 0.25㎛내지 대략 3㎛이다. 실리콘 기판(325)은 실온(room temperature) 에서 골드 층(320)에 가압된다. (도 3에 도시되지 않은 다른 실시예에서, 골드 층(320)은 실리콘 기판 상에 증착되고 이 두 골드 층들은 함께 가압되어 접합된다.) 대략 30 ㎏/mm2의 힘이 실리콘 기판(325)을 골드 층(320)에 부착시키기에 적합한 것으로 결정되었다. 이 부착을 향상시키기 위하여, 골드 층과 접촉하고 있는 실리콘 기판(325)의 표면(330)은 홈(335) 또는 다른 구조로 패턴닝될 수 있으며, 이는 표면(330)의 몇몇 일 부분들이 실리콘 표면(330)의 다른 일부분 보다 골드 층(320) 내로 더 깊이 침투하도록 하고 있다. 그러나, 실리콘과 골드 사이에 적절한 접합을 얻기 위해 실리콘 기판의 패터닝을 요구하는 것은 아니다. Ⅲ-Ⅴ 기판(312)의 벌크는 에칭되어 제거된다. 식각 저지층(340)은 Ⅲ-Ⅴ 기판(312)의 벌크와 Ⅲ-Ⅴ 기판(312)상에 형성된 디바이스 층(들) 사이에 삽입되어, 디바이스 층들(312)이 에칭되어 제거되는 것을 방지한다.
이 구조가 형성된 이후에, 전술한 바와 같이 실리콘 기판과 접합된다. 예를 들어, 대략 1nm내지 2nm의 두께를 갖는 실리콘 층은 디바이스 층의 표면 상에서 성장된다. 다음, 실리콘 표면은 실리콘 기판에 접합된다. 실리콘 핸들(handle)은 실리콘 에칭제(eachant solution)에 핸들을 담금으로써 또는 실리콘을 에칭하는 통상적인 다른 방법에 의하여 제거된다. 골드 층 및 소정의 식각 저지층도 제거된다.
디바이스 층들이 실리콘 기판과 접합하기 전에 기판을 제거하는 다른 방법으로는 디바이스 층들이 실리콘 기판에 접합되기 이전에, 반데어발즈의 힘(Van der Waals' force)를 사용하여 접합된 표면을 유지하는 것이다. 서로 접합되어야 하는 이 표면들(예를 들어, 실리콘 기판 상에 형성된 InGaAs 디바이스 층 및 박막 InGaAs 층)은 세척되어 물리적으로 접촉된다. 이 표면들은 서로 반데르발즈의 힘에 의하여 유지된다. Ⅲ-Ⅴ 기판의 벌크는 다음 에칭에 의하여 제거된다. 건식 에칭 또는 습식 에칭 중 어떠한 방법도 적합한 것으로 간주된다. 건식 에칭 방법의 일 예로는 반응 이온 에칭(reactive ion etching : RIE)이 적합하다. RIE가 사용되는 경우, Ⅲ-Ⅴ 기판은 그 위에(예, InGaAs 또는 InAlAs) 식각 저지층을 형성함으로써 디바이스 층들에 에칭이 진행되는 것을 막는다. 습식 에칭 방법의 일 예로는 수성 HCl을 분무하는 것이 있다. 반응 이온 에칭(reactive ion etching : RIE)이 있다. 예를 들어, 습식 식각 저지층으로는 InGaAs가 적합하다.
이상 설명한 바와 같이, 본 발명은 서로 상이한 결정 격자 구조를 갖는 각각의 웨이퍼인 두 개의 웨이퍼를 서로 접합하는 공정에서 변형으로 인하여 유도되는 크랙을 방지하고 이와 같이 제조된 디바이스를 제공하는 효과가 있다.

Claims (14)

  1. 디바이스를 제조하는 공정에 있어서,
    제 1 결정 격자를 갖는 제 1 단결정 기판과, 상기 제 1 결정 격자와는 상이한 제 2 결정 격자를 갖되, 기판상에 적어도 하나의 단결정 디바이스(device)를 형성시킨 제 2 단일 결정 기판을 선택하는 단계와,
    상기 제 1 단결정 기판 상에 제 1 단결정 기판의 반대측 기판 즉, 제 2 단결정 기판의 결정 격자를 갖는 대략 1nm내지 2nm의 재료층을 형성하는 단계와,
    상기 재료층을 상기 제 1 단결정 기판의 반대측 기판 즉, 제 2 단결정 기판에 접합시키는 단계와,
    상기 제 1 단결정 기판에 상기 디바이스 층을 남기고 제 2 단결정 기판을 제거하는 단계를 포함하는 디바이스 제조 공정.
  2. 제 1 항에 있어서,
    상기 제 1 단결정 기판은 실리콘 기판이며, 상기 제 2 단결정 기판은 그 위에 적어도 하나의 Ⅲ-Ⅴ족 층을 형성하는 Ⅲ-Ⅴ족의 단결정 기판인 디바이스 제조 공정.
  3. 제 2 항에 있어서,
    상기 Ⅲ-Ⅴ족 기판은 인화 인듐(indium phosphide) 기판이며, 상기 적어도 하나의 Ⅲ-Ⅴ족 디바이스 층은 인듐-갈륨-비소(indium gallium arsenide) 및 인화 인듐으로 구성된 그룹에서 선택되는 디바이스 제조 공정.
  4. 제 2 항에 있어서,
    상기 재료층은 Ⅲ-Ⅴ족의 재료층인 디바이스 제조 공정.
  5. 제 4 항에 있어서,
    상기 Ⅲ-Ⅴ족 재료층을 실리콘 기판 상에 에피택셜로 성장되는 디바이스 제조 공정.
  6. 제 1 항에 있어서,
    상기 재료층은 상기 재료층을 상기 재료층의 결정 격자와 일치하는 결정 격자를 갖는 상기 제 1 단결정 기판의 반대측 기판 즉, 제 2 단결정 기판의 표면에 가압함으로써 접합되는 디바이스 제조 공정.
  7. 제 6 항에 있어서,
    상기 재료층은 상기 제 1 단결정 기판의 반대측 기판 즉, 제 2 단결정 기판에 실질적으로 산소를 함유하지 않은 분위기에서 대략 450℃의 온도내지 대략 700℃의 온도로 가압되는 디바이스 제조 공정.
  8. 제 1 항에 있어서,
    상기 제 2 단결정 기판은 상기 적어도 하나의 디바이스 층이 제 1 단결정 기판에 접합되기 이전에 상기 적어도 하나의 층으로부터 제거되는 디바이스 제조 공정.
  9. 제 1 항에 있어서,
    식각 저지층(etch stop layer) 은 상기 제 2 기판 상에 형성되며, 상기 적어도 하나의 디바이스 층은 상기 식각 저지층 위에 형성되는 디바이스 제조 공정.
  10. 제 1 항에 있어서,
    상기 식각 저지층은 인듐-갈륨-비소의 층 및 인듐-알루미늄-비소(indium aluminum arsenide)의 층으로 구성된 그룹에서 선택되는 디바이스 제조 공정.
  11. 제 8 항에 있어서,
    상기 적어도 하나의 디바이스 층 위에 확산 장벽층(diffusion barrier layer)을 형성하는 단계와,
    상기 확산 장벽층 위에 골드 층(gold layer)을 형성하는 단계와,
    상기 기판의 적어도 하나의 층으로부터 상기 제 2 기판을 제거하기 전에 상기 골드 층에 실리콘 기판을 접합하는 단계를 더 포함하는 디바이스 제조 공정.
  12. 제 11 항에 있어서,
    상기 골드 층에 접합되는 상기 실리콘 기판의 표면은 평탄하지 않은(non-planar) 구조를 갖는 디바이스 제조 공정.
  13. 제 6 항에 있어서,
    상기 두 표면들은 이 두 표면들이 반데르발즈의 힘(Van der Waals' force)에 의하여 함께 유지되기에 충분한 힘으로 서로 가압되며, 제 2 단결정 기판의 벌크를 에칭으로 제거되는 디바이스 제조 공정.
  14. 제 13 항에 있어서,
    상기 제 1 단결정 기판은 실리콘 기판이며, 상기 제 2 단결정 기판은 그 위에 적어도 두 개의 Ⅲ-Ⅴ족 층이 형성되는 Ⅲ-Ⅴ족의 단결정 기판이며, Ⅲ-Ⅴ족 층 중의 하나는 Ⅲ-Ⅴ족 기판의 에칭이 제 2 Ⅲ-Ⅴ족 층으로 진행하는 것을 저지하는 디바이스 제조 공정.
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Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69827824T3 (de) 1997-06-24 2009-09-03 Massachusetts Institute Of Technology, Cambridge Kontrolle der verspannungsdichte durch verwendung von gradientenschichten und durch planarisierung
US6071795A (en) * 1998-01-23 2000-06-06 The Regents Of The University Of California Separation of thin films from transparent substrates by selective optical processing
US7227176B2 (en) 1998-04-10 2007-06-05 Massachusetts Institute Of Technology Etch stop layer system
US6228673B1 (en) * 1999-05-13 2001-05-08 Hughes Electronics Corporation Method of fabricating a surface coupled InGaAs photodetector
TW502458B (en) 1999-06-09 2002-09-11 Toshiba Corp Bonding type semiconductor substrate, semiconductor light emission element and manufacturing method thereof
EP1196350A2 (en) * 1999-06-28 2002-04-17 Mikroelektronik Centret (MIC) Nanometer-scale modulation
US6455398B1 (en) * 1999-07-16 2002-09-24 Massachusetts Institute Of Technology Silicon on III-V semiconductor bonding for monolithic optoelectronic integration
FR2798224B1 (fr) * 1999-09-08 2003-08-29 Commissariat Energie Atomique Realisation d'un collage electriquement conducteur entre deux elements semi-conducteurs.
US6984571B1 (en) 1999-10-01 2006-01-10 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6500694B1 (en) * 2000-03-22 2002-12-31 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6750130B1 (en) 2000-01-20 2004-06-15 Amberwave Systems Corporation Heterointegration of materials using deposition and bonding
EP1249036A1 (en) 2000-01-20 2002-10-16 Amberwave Systems Corporation Low threading dislocation density relaxed mismatched epilayers without high temperature growth
US6602613B1 (en) 2000-01-20 2003-08-05 Amberwave Systems Corporation Heterointegration of materials using deposition and bonding
US6902987B1 (en) 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
EP1350290B1 (en) 2000-08-04 2006-11-22 Amberwave Systems Corporation Silicon wafer with embedded optoelectronic material for monolithic oeic
WO2002015244A2 (en) 2000-08-16 2002-02-21 Massachusetts Institute Of Technology Process for producing semiconductor article using graded expitaxial growth
US6649480B2 (en) 2000-12-04 2003-11-18 Amberwave Systems Corporation Method of fabricating CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
US20020100942A1 (en) * 2000-12-04 2002-08-01 Fitzgerald Eugene A. CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
US6723661B2 (en) 2001-03-02 2004-04-20 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6830976B2 (en) 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6703688B1 (en) 2001-03-02 2004-03-09 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6724008B2 (en) 2001-03-02 2004-04-20 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6940089B2 (en) 2001-04-04 2005-09-06 Massachusetts Institute Of Technology Semiconductor device structure
US6897138B2 (en) * 2001-06-25 2005-05-24 Toyoda Gosei Co., Ltd. Method and apparatus for producing group III nitride compound semiconductor
AU2002349881A1 (en) 2001-09-21 2003-04-01 Amberwave Systems Corporation Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same
WO2003028106A2 (en) 2001-09-24 2003-04-03 Amberwave Systems Corporation Rf circuits including transistors having strained material layers
JP2006512748A (ja) * 2001-12-21 2006-04-13 アイクストロン、アーゲー Ｉｉｉ−ｖ半導体皮膜を非ｉｉｉ−ｖ基板に沈積する方法
WO2003079415A2 (en) 2002-03-14 2003-09-25 Amberwave Systems Corporation Methods for fabricating strained layers on semiconductor substrates
US7615829B2 (en) 2002-06-07 2009-11-10 Amberwave Systems Corporation Elevated source and drain elements for strained-channel heterojuntion field-effect transistors
US7074623B2 (en) 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US7307273B2 (en) 2002-06-07 2007-12-11 Amberwave Systems Corporation Control of strain in device layers by selective relaxation
US20030227057A1 (en) 2002-06-07 2003-12-11 Lochtefeld Anthony J. Strained-semiconductor-on-insulator device structures
US7335545B2 (en) 2002-06-07 2008-02-26 Amberwave Systems Corporation Control of strain in device layers by prevention of relaxation
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
WO2003105206A1 (en) 2002-06-10 2003-12-18 Amberwave Systems Corporation Growing source and drain elements by selecive epitaxy
US6982474B2 (en) 2002-06-25 2006-01-03 Amberwave Systems Corporation Reacted conductive gate electrodes
JP5144002B2 (ja) 2002-08-23 2013-02-13 台湾積體電路製造股▲ふん▼有限公司 減少した転位パイルアップを有する半導体ヘテロ構造および関連した方法
US7594967B2 (en) 2002-08-30 2009-09-29 Amberwave Systems Corporation Reduction of dislocation pile-up formation during relaxed lattice-mismatched epitaxy
US7332417B2 (en) 2003-01-27 2008-02-19 Amberwave Systems Corporation Semiconductor structures with structural homogeneity
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
US7202141B2 (en) * 2004-03-29 2007-04-10 J.P. Sercel Associates, Inc. Method of separating layers of material
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US20060113603A1 (en) * 2004-12-01 2006-06-01 Amberwave Systems Corporation Hybrid semiconductor-on-insulator structures and related methods
US7895548B2 (en) * 2007-10-26 2011-02-22 Synopsys, Inc. Filler cells for design optimization in a place-and-route system
US20090108408A1 (en) * 2007-10-29 2009-04-30 Synopsys, Inc. Method for Trapping Implant Damage in a Semiconductor Substrate
US9472423B2 (en) * 2007-10-30 2016-10-18 Synopsys, Inc. Method for suppressing lattice defects in a semiconductor substrate
KR101199301B1 (ko) 2008-12-05 2012-11-09 한국전자통신연구원 확산 영역을 포함하는 화합물 반도체 소자의 형성 방법
CN102136672B (zh) * 2011-03-15 2012-12-26 上海交通大学 基于碳化硅包层板条的激光器冷却装置
US10543662B2 (en) 2012-02-08 2020-01-28 Corning Incorporated Device modified substrate article and methods for making
CN102769074B (zh) * 2012-08-08 2014-11-05 天津蓝天太阳科技有限公司 基于竖直微气孔的Si与GaInAs低温键合方法
US10014177B2 (en) 2012-12-13 2018-07-03 Corning Incorporated Methods for processing electronic devices
TWI617437B (zh) 2012-12-13 2018-03-11 康寧公司 促進控制薄片與載體間接合之處理
US10086584B2 (en) 2012-12-13 2018-10-02 Corning Incorporated Glass articles and methods for controlled bonding of glass sheets with carriers
US9340443B2 (en) 2012-12-13 2016-05-17 Corning Incorporated Bulk annealing of glass sheets
US10510576B2 (en) 2013-10-14 2019-12-17 Corning Incorporated Carrier-bonding methods and articles for semiconductor and interposer processing
CN106132688B (zh) 2014-01-27 2020-07-14 康宁股份有限公司 用于薄片与载体的受控粘结的制品和方法
SG11201608442TA (en) 2014-04-09 2016-11-29 Corning Inc Device modified substrate article and methods for making
EP3297824A1 (en) 2015-05-19 2018-03-28 Corning Incorporated Articles and methods for bonding sheets with carriers
WO2016209897A1 (en) 2015-06-26 2016-12-29 Corning Incorporated Methods and articles including a sheet and a carrier
FR3043406B1 (fr) * 2015-11-09 2019-06-21 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede d'assemblage de substrats par collage de surfaces de phosphure d'indium
TW201825623A (zh) 2016-08-30 2018-07-16 美商康寧公司 用於片材接合的矽氧烷電漿聚合物
TWI810161B (zh) 2016-08-31 2023-08-01 美商康寧公司 具以可控制式黏結的薄片之製品及製作其之方法
WO2019118660A1 (en) 2017-12-15 2019-06-20 Corning Incorporated Method for treating a substrate and method for making articles comprising bonded sheets
US20220238747A1 (en) * 2021-01-28 2022-07-28 Solaero Technologies Corp. Inverted metamorphic multijunction solar cell

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4891329A (en) * 1988-11-29 1990-01-02 University Of North Carolina Method of forming a nonsilicon semiconductor on insulator structure
JPH05275332A (ja) * 1992-03-26 1993-10-22 Shimadzu Corp ヘテロエピタキシャル膜の製膜方法
US5346848A (en) * 1993-06-01 1994-09-13 Motorola, Inc. Method of bonding silicon and III-V semiconductor materials
US5391257A (en) * 1993-12-10 1995-02-21 Rockwell International Corporation Method of transferring a thin film to an alternate substrate
JP2669368B2 (ja) * 1994-03-16 1997-10-27 日本電気株式会社 Ｓｉ基板上化合物半導体積層構造の製造方法

Also Published As

Publication number Publication date
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DE69834232T2 (de) 2007-03-08

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