KR19990036924A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 장치 제조 방법에서 제 1 레벨간 절연막이 실리콘 웨이퍼 상에 형성된다. 상기 제 1 레벨간 절연막 상에 금속막이 형성된다. 이 금속막은 상기 실리콘 웨이퍼의 주변부 상에 상기 제 1 레벨간 절연막의 단부의 안쪽에 위치된 단부를 가지고 있는 제 1 전극 배선층을 형성할 수 있도록 형성된다. 절연막이 상기 제 1 레벨간 절연막과 상기 제 1 전극 배선층을 포함한 상기 실리콘 웨이퍼 상에 형성된다. 상기 실리콘 웨이퍼의 주변부 상의 제 1 전극 배선층의 단부의 바깥쪽에 위치된 단부를 가지고 있는 제 2 레벨간 절연막이 상기 절연막을 처리함으로써 형성된다. 이 제조 방법에 의해 제조된 장치가 또한 공개된다.
Description
본 발명은 다중 레벨 상호 접속 구조를 가지고 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
다중 레벨 상호 접속 기술은 반도체 집적 회로를 고밀도로 집적화하는데 이용된다. 이 다중 레벨 상호 접속 기술에서는, 배선층이 플래터(flatter) 절연층 상에 형성되어야 한다. 이와 같은 플래터 절연층을 얻는 기술로서, 화학적 기계 연마(CMP)가 이용가능하다.
예컨대, 2 레벨 상호 접속 구조가 형성되어야 하는 경우에, 제 1 전극 배선층이 형성된 후에 레벨간 절연막이 형성되며, 제 2 전극 배선층이 상기 레벨간 절연막 상에 형성된다. 상기 레벨간 절연막의 표면은 평탄하지 않은데, 그 이유는 상기 제 1 전극 배선층의 존재로 인해 스텝(step)이 형성되기 때문이다. 따라서, 상기 레벨간 절연막의 표면이 위에서 설명한 CMP에 의해 평탄화될 수도 있고, 상기 제 2 전극 배선층은 상기 평탄화된 레벨간 절연막 상에 형성될 수도 있다.
전극 배선층이 포토리소그래피(photolithography), 에칭 등에 의해 형성된다. 포토리소그래피시에, 웨이퍼의 주변부상에서의 레지스트 박리에 의해 생성된 이물질에 의해 반도체 장치의 제조 수율이 떨어질 수 있며, 따라서 한가지 문제점이 생긴다.
레지스트 박리에 대해 간단히 설명한다. 반도체 집적 회로의 제조시에, 패턴이 도포에 의해 상기 웨이퍼 상에 형성된 포토레지스트 상에 포토리소그래피에 의해 형성되며, 하층의 금속 재료가 상기 형성된 패턴을 마스크로서 이용함으로써 에칭되며, 이에 따라 전극 배선층이 형성된다.
이 에칭 동안에, 상기 웨이퍼는 이 웨이퍼의 주변부를 클램프로 클램핑함으로써 에칭 장치에 고정된다. 특히, 레지스트가 도포된 웨이퍼를 처리할 때, 상기 클램프와, 상기 웨이퍼의 주변부 상의 레지스트 막은 상기 웨이퍼의 주변부 상에서 서로 접촉하게 된다. 상기 클램프가 이 방법으로 상기 레지스트 막과 접촉하게 되면, 상기 웨이퍼의 주변부 상의 레지스트 막이 박리되어 이물질을 생성하게 된다.
상기 웨이퍼가 웨이퍼 캐리어에 적재됨에 따라 상기 웨이퍼가 이송되거나 스톡(stock)에 일시적으로 보관되게 된다. 이 경우에도 마찬가지로, 상기 웨이퍼의 주변부 상의 레지스트가 웨이퍼 캐리어와 접촉하게 될 때 박리되어, 이물질을 생성하게 된다.
이 방법에서는, 상기 웨이퍼의 주변부 상의 레지스트 막의 존재가 이물질을 생성하여 반도체 장치의 제조 수율을 감소시킨다. 상기 웨이퍼의 주변부 상의 레지스트 막이 박리되지 않고 분리 공정이 될 때까지 남아 있는 경우에도, 상기 레지스트 막은 상기 반도체 장치의 제조 수율의 개선에 전혀 기여하지 않게 된다.
이상에서 설명한 바와 같이, 포토리소그래피시에 상기 웨이퍼의 주변부 상의 레지스트 막에 의해서는 제조 수율만이 떨어질 수 있으며, 따라서 상기 레지스트 막은 에칭 이전에 후속되는 방법 등에 의해 제거된다.
예컨대, 포지티브 레지스트의 포토리소그래피시에, 상기 웨이퍼의 주변부가 현상 전에 노광되고, 현상 중에 상기 웨이퍼의 주변부 상의 레지스트는 현상에 의해 제거된다. 이 경우에, 상기 레지스트가 상기 웨이퍼의 주변부로부터 제거되므로, 상기 레지스트의 아래의 층, 예컨대 상기 레지스트의 아래의 금속막이 또한 후속되는 에칭 공정에서 상기 웨이퍼의 주변부로부터 제거된다.
통상적인 반도체 장치 제조 공정에서는, 포토리소그래피 및 에칭이 10 회 이상 반복되므로, 포토리소그래피 및 에칭이 수행될 때마다 상기 웨이퍼의 주변부로부터 상기 레지스트가 제거된다. 상기 레지스트 막의 이와 같은 제거는 전극 배선 층에 뿐만 아니라 레벨간 절연막에 관통 구멍을 형성할 목적으로 수행된다. 따라서, 에칭 목표물로서의 상기 전극 배선층 또는 레벨간 절연막이 상기 웨이퍼의 주변부로부터 제거된다.
제 1 내지 제 3 층이 연속적으로 웨이퍼 상에 형성되어야 하는 것으로 가정하자. 또한, 상기 제 2 층의 최외측 주변 단부가 상기 제 1 층의 주변부 상에서 제 1 층의 최외측 주변 단부의 안쪽에 위치되는 경우, 즉 상기 제 1 층의 최외측 주변 단부면이 상기 웨이퍼의 주변부 상에 노출되는 경우를 가정하자.
상기 웨이퍼의 주변부 상의 제 3 층의 레지스트막 제거 영역이 상기 제 2 층의 최외측 주변 단부의 바깥쪽에 위치되면, 상기 제 3 층의 최외측 주변 단부는 상기 제 2 층의 최외측 주변 단부의 바깥쪽에 있게 된다. 따라서, 상기 웨이퍼의 주변부의 최외측 주변 단부 상에서, 상기 제 1 및 제 3 층이 서로 접촉되면 바람직하지 않다.
이 상태에서, 상기 제 1 층과 제 3 층간의 접착 특성이 열악하면, 상기 제 3 층의 단부가 상기 웨이퍼의 주변부상의 제 1 층으로부터 박리되어, 이물질이 생성된다. 상기 제 1 및 제 3 층이 전극 배선층을 형성하면, 이들 사이에 누설 전류가 흐른다.
도 3에는 이 문제점이 없는 일본 특허 공개 제 8-31710 호의 종래 반도체 장치가 도시되어 있다. 제 1 레벨간 절연막(2), 전극 배선층(3), 및 제 2 레벨간 절연막(4)이 연속적으로 실리콘 기판(1) 상에 형성된다. 도 3을 참조하면, 포토리소그래피시의 레지스트 막 제거 영역은 나중에 형성되는 층의, 상기 웨이퍼의 주변부 상의 최외측 주변 단부가 보다 안쪽에 위치될 수 있도록 설계된다.
도 3에 도시된 종래 반도체 장치에서는, 상기 전극 배선층(3)의 단부가 상기 웨이퍼의 주변부로부터 노출되기 때문에, 상기 제 2 레벨간 절연막(4)의 표면이 CMP에 의해 연마되는 경우에, 상기 제 2 레벨간 절연막(4)이 연마되어 절삭편(chippings)을 생성하면 바람직하지 않다. 이 절삭편은 상기 연마 표면에 유입되어 이 표면을 손상시키게 된다.
상기 전극 배선층(3)이 상기 웨이퍼의 주변부의 최외측 주변 단부 상에 형성되지 않고 제 2 레벨간 절연막(4)으로 덮이는 경우에도, 상기 웨이퍼의 에지가 근접해질수록 상기 웨이퍼의 주변부 상에서 두께가 얇아진다. 특히, 3개 이상의 층중 하층일수록 그 단부의 두께는 얇아진다.
이 이유 때문에, 상기 전극 배선층(3)상의 제 2 레벨간 절연막(4)이 CMP에 의해 연마되면, 얇아진, 상기 웨이퍼의 주변부 상의 제 2 레벨간 절연막(4)이 또한 연마되어 소실되게 된다. 다음에, 상기 전극 배선층(3)의 단부가 노광된다. 이 경우에, CMP가 지속되면, 상기 노광된 전극 배선층(3)이 연마되며, 그 절삭편이 상기 레벨간 절연막의 연마 표면에 유입되어 이 표면을 손상시키게 된다.
본 발명의 목적은 레벨간 절연막의 표면이 화학적 기계 연마에 의해 손상되지 않는 다중 레벨 상호 접속 구조를 가지고 있는 반도체 장치, 및 그 제조 방법을 제공하는데 있다.
도 1은 본 발명의 일실시예에 따른 반도체 웨이퍼의 평면도.
도 2a 내지 도 2l은 도 1에 도시된 반도체 웨이퍼를 제조하는 방법의 공정을 나타낸 웨이퍼의 주변부의 단면도.
도 3은 종래 반도체 웨이퍼의 주변부의 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 웨이퍼 20 : 반도체 칩
30 : 주변부
상기 목적을 달성하기 위해, 반도체 장치를 제조하는 방법이 제공되어 있으며, 이 방법은 반도체 기판 상에 제 1 절연층을 형성하는 공정과, 상기 제 1 절연층 상에 전도체 막을 형성하는 공정과, 상기 반도체 기판의 주변부 상에 제 1 절연층의 단부의 안쪽에 위치된 단부를 가지고 있는 전극 배선층을 형성하기 위해 상기 전도체 막을 처리하는 공정과, 상기 제 1 절연층과 전극 배선층을 포함한 상기 반도체 기판 상에 절연막을 형성하는 공정과, 상기 절연막을 처리함으로써 상기 반도체 기판의 주변부 상에 전극 배선층의 단부의 바깥쪽에 위치된 단부를 가지고 있는 제 2 절연층을 형성하는 공정을 포함하고 있다.
첨부 도면을 참조하여 본 발명에 대해 상세히 설명한다.
도 1에는 본 발명의 일실시예에 따른 반도체 웨이퍼가 도시되어 있다. 도 1을 참조하면, 반도체 집적 회로가 형성된 복수의 반도체 칩(20)이 하나의 반도체 웨이퍼(10)(다중 층 본딩으로 형성됨)상에 배열되어 있다. 상기 웨이퍼의 주변부(30) 상에는 칩(20)이 형성되지 않는데, 그 이유는 상기 칩이 이송 중에 웨이퍼 고정 수단, 예컨대 클램프와 접촉될 수 있기 때문이다. 레지스트가 에칭 이전에 상기 웨이퍼의 주변부(30)로부터 제거되고, 레벨간 절연막 및 전극 배선층이 상기 웨이퍼의 주변부(30)로부터 제거된다.
라인 A-A'를 따라 취해진 상기 웨이퍼의 주변부(30)의 단면도를 참조하여 반도체 장치를 제조하는 방법에 대해 설명한다.
먼저, 도 2a에 도시된 바와 같이, 실리콘 산화물로 제조된 절연막(102)이 도 1의 반도체 웨이퍼(10)를 구성하고 있는 실리콘 웨이퍼(101) 상에 형성된다. 상기 실리콘 웨이퍼(101)의 칩 형성 영역에서, 반도체 소자, 예컨대 MOS(Metal Oxide Semiconductor) 트랜지스터가 상기 절연막(102)의 아래에 형성된다.
상기 절연막(102)의 원하는 위치에 접촉 구멍(도시되지 않음)을 형성하기 위해, 도 2b에 도시된 바와 같이 레지스트 패턴(103)이 상기 절연막(102) 상에 형성된다. 상기 웨이퍼의 주변부(30)상의 레지스트 패턴(103)의 단부는 상기 실리콘 웨이퍼(101)의 단부의 안쪽에 위치된다. 그 후, 상기 절연막(102)은 상기 레지스트 패턴(103)을 마스크로서 사용함으로써 선택적으로 에칭되며, 이에 따라 제 1 레벨간 절연막(102a)이 형성된다(도 2c).
제 2c에 도시된 바와 같이, 상기 레지스트 패턴(103)이 제거되고, 제 1 레벨간 절연막(102a)을 포함한 상기 웨이퍼(101)의 표면 영역 상에 금속막(104)이 형성된다. 따라서, 배선 패턴을 형성하기 위한 레지스트 패턴(105)이 상기 금속막(104) 상에 형성된다. 상기 웨이퍼의 주변부(30) 상의 레지스트 패턴(105)의 단부는 상기 제 1 레벨간 절연막(102a)의 단부의 안쪽에 위치되어 있다. 바꾸어 말하면, W2 ≥ W1이 설정되며, 여기서 W1은 상기 웨이퍼(101)의 단부와 상기 금속막(104)의 단부 사이의 거리이며, W2는 상기 웨이퍼(101)의 단부와 상기 레지스트 패턴(105) 사이의 거리이다.
상기 금속막(104)은 상기 레지스트 패턴(105)을 마스크로서 이용함으로써 선택적으로 에칭되며, 이에 따라 도 2d에 도시된 바와 같이, 상기 제 1 레벨간 절연막(102a) 상에 제 1 전극 배선층(104a)이 형성된다. 따라서, 상기 웨이퍼의 상기 주변부(30) 상의 제 1 전극 배선층(104a)의 단부가 상기 제 1 레벨간 절연막(102a)의 단부의 안쪽에 위치된다. 상기 제 1 전극 배선층(104a)이 형성된 후에, 상기 레지스트 패턴(105)은 제거된다.
도 2e에 도시된 바와 같이, 제 1 전극 배선층(104a)과 제 1 레벨간 절연막(102a)을 포함한 상기 웨이퍼(101)의 제 1 전극 배선층(104a) 상에 절연막(106)이 형성된다. 두 층만이 상기 웨이퍼의 주변부(30) 상에 형성되므로, 상기 제 1 전극 배선층(104a)의 단부 상의 절연막(106)이 매우 얇아지지는 않는다.
도 2f에 도시된 바와 같이, 상기 절연막(106)의 표면은 CMP에 의해 평탄화된다. 상기 웨이퍼의 주변부(30) 상의 절연막(106)은 위에서 설명된 바와 같이 매우 얇지 않으므로, 상기 제 1 전극 배선층(104a)의 단부는 CMP에 의해 평탄화를 수행함으로써 노출되지 않는다.
상기 제 1 전극 배선층(104a) 또는 상기 소자에 접속될 접촉 구멍을 형성하기 위해, 도 2g에 도시된 바와 같이 레지스트 패턴(107)이 상기 평탄화된 절연막(106) 상에 형성된다. 상기 웨이퍼의 주변부(30)상의 레지스트 패턴(107)의 단부는 상기 제 1 레벨간 절연막(102a)의 단부와 동일한 위치에 또는 그 단부의 바깥쪽에 위치된다. 바꾸어 말하면, W2 ≥ W3이 설정되며, 여기서 W3은 상기 웨이퍼(101)의 단부와 상기 레지스트 패턴(107)의 단부 사이의 거리이다.
상기 절연막(106)은 상기 레지스트 패턴(107)을 마스크로서 이용함으로써 선택적으로 에칭되며, 이에 따라 도 2h에 도시된 바와 같이 제 2 레벨간 절연막(106a)이 형성된다. 상기 제 2 레벨간 절연막(106a)이 형성된 후에, 상기 레지스트 패턴(107)은 제거된다.
도 2i에 도시된 바와 같이, 상기 제 2 레벨간 절연막(106a)을 포함한 상기 웨이퍼(101)의 표면 영역 상에 금속막(108)이 형성된다. 도 2j에 도시된 바와 같이, 배선 패턴을 형성하기 위한 레지스트 패턴(109)이 상기 금속막(108) 상에 형성된다. 상기 웨이퍼의 주변부(30) 상의 레지스트 패턴(109)의 단부는 상기 제 2 레벨간 절연막(106a)의 단부의 안쪽에 위치된다. 바꾸어 말하면, W4 ≥ W3이 설정되고, 여기서 W4는 상기 웨이퍼(101)의 단부와 상기 레지스트 패턴(109)의 단부 사이의 거리이다.
상기 금속막(108)은 상기 레지스트 패턴(109)을 마스크로서 이용함으로써 선택적으로 에칭되며, 이에 따라 도 2k에 도시된 바와 같이, 제 2 전극 배선층(108a)가 형성된다. 상기 제 2 전극 배선층(108a)이 형성된 후, 상기 레지스트 패턴(109)은 제거된다. 상기 제 2 전극 배선층(108a)과 제 2 레벨간 절연막(106a)을 포함한 상기 웨이퍼(101)의 표면 영역 상에 절연막(110)이 형성된다.
이상에서 설명한 바와 같이, 상기 웨이퍼의 주변부(30) 상의 제 1 및 제 2 전극 배선층(104a,108a)의 단부는 거의 동일한 위치에 형성된다. 즉, 상기 웨이퍼의 주변부(30) 상에서, 상기 제 2 전극 배선층(108a)의 단부는 상기 제 1 전극 배선층(104a)의 단부의 안쪽에 위치되지 않는다.
따라서, 상기 웨이퍼의 주변부(30)상에서, 상기 제 1 전극 배선층(104a)의 단부 상의 절연막(110)의 두께는 다른 영역보다 얇아지지 않는다. 상기 절연막(110)이 이 상태에서 도 2l에 도시된 바와 같이 CMP에 의해 평탄화되는 경우에도, 상기 웨이퍼의 주변부(30) 상에서, 상기 제 1 전극 배선층(104a)의 단부는 상기 제 2 레벨간 절연막(106a) 및 절연막(110)으로 덮여 노출되지 않는다. 이와 유사하게, 상기 제 2 전극 배선층(108a)의 단부는 상기 절연막(110)으로 덮여 노출되지 않는다.
동일한 방법으로, 상기 웨이퍼의 주변부 상에, 상부 전극 배선층이 단부가 하부 전극 배선층의 단부의 내부에 위치되지 않도록 형성되며, 레벨간 절연막이 상기 하부 전극 배선층의 바깥쪽으로 뻗도록 형성된다. 결과적으로, 위에서 설명한 방식과 동일한 방식으로, 위에 있는 절연막의 표면이 CMP에 의해 평탄화될 때, 상기 웨이퍼의 주변부 상의 전극 배선층의 단부가 노출되는 것이 방지될 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따라, 다중 레벨 상호 접속 구조의 레벨간 절연층이 CMP에 의해 평탄화되는 경우에, 이미 형성된 하부 전극 배선층의 단부가 상기 웨이퍼의 주변부 상에 노출되지 않는다. 결과적으로, 상기 전극 배선층의 절삭편이 생성되지 않고, 상기 연마된 표면의 손상이 방지될 수 있다.
Claims (7)
- 반도체 기판(101) 상에 제 1 절연층(102a)을 형성하는 공정과;상기 제 1 절연층 상에 전도체 막(104)을 형성하는 공정과;상기 반도체 기판의 주변부 상에 상기 제 1 절연층의 단부의 안쪽에 위치된 단부를 가지고 있는 전극 배선층(104a)을 형성하기 위해 상기 전도체 막을 처리하는 공정과;상기 제 1 절연층과 상기 전극 배선층을 포함한 상기 반도체 기판 상에 절연막(106)을 형성하는 공정과;상기 절연막을 처리함으로써 상기 반도체 기판의 상기 주변부상에 상기 전극 배선층의 상기 단부의 바깥쪽에 위치된 단부를 가지고 있는 제 2 절연층(106a)을 형성하는 공정을 포함하고 있는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항에 있어서, 화학적 기계 연마에 의해 상기 절연막의 표면을 평탄화하는 공정을 더 포함하고 있고,상기 제 2 절연층을 형성하는 공정은 상기 평탄화된 절연막을 처리함으로써 상기 제 2 절연층을 형성하는 공정을 포함하고 있는 반도체 장치 제조 방법.
- 제 1 항에 있어서, 상기 반도체 기판의 상기 주변부 상에서, 상기 제 2 절연층의 상기 단부가 상기 제 1 절연층의 상기 단부의 위치와 동일한 위치에 또는 상기 단부의 바깥쪽에 위치되어 있는 반도체 장치 제조 방법.
- 제 1 항에 있어서, 상기 전극 배선층은 상기 제 2 절연층으로 덮인, 주변 단부면을 포함하고 있는 표면을 가지고 있는 반도체 장치 제조 방법.
- 반도체 기판(101) 상에 형성된 제 1 절연층(102a)과;상기 제 1 절연층 상에 형성된 전극 배선층(104a)과;상기 전극 배선층 상에 형성되어 있는 제 2 절연층(106a)으로서, 상기 반도체 기판의 주변부 상에 상기 전극 배선층의 단부의 바깥쪽에 위치된 단부를 가지고 있고, 상기 전극 배선층이 상기 제 2 절연층으로 덮인, 주변 단부면을 포함하고 있는 표면을 가지고 있는 제 2 절연층(106a)을 구비하고 있는 것을 특징으로 하는 반도체 장치.
- 제 5 항에 있어서, 상기 절연층은 화학적 기계 연마에 의해 평탄화된 표면을 가지고 있는 반도체 장치.
- 제 5 항에 있어서, 상기 제 2 절연층의 상기 단부는 상기 제 1 절연층의 단부의 위치와 동일한 위치에 또는 상기 단부의 바깥쪽에 위치되어 있는 반도체 장치.
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