KR19990030063A - 보호회로 및 이 보호회로를 사용한 전자회로 - Google Patents

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Abstract

서지에 대해서 큰 보호범위 및 보호범위를 조정하는 능력을 갖는 보호회로가 개시된다. 보호회로(101)는 증가형 N-채널 MOS 트랜지스터(102)의 드레인이 입력단자(306)에 접속되고, 게이트 및 소스가 저항기(103)의 일단에 접속되며, 이 저항기(103)의 타단은 접지단자(205)에 접속되도록 하여 구성된다. 이러한 식으로, 전류를 조정하는 수단은 보호회로(101) 내에 제공되어, 보호동작시 보호회로(101)의 저항은 적합하게 증가되어 큰 전류가 쉽게 흐를 수 없는 회로구조를 얻을 수 있다.

Description

보호회로 및 이 보호회로를 사용한 전자회로
본 발명은 정전기나 서지와 같은 이상 전압이나 이상 전류에 대해 내부회로를 보호하기 위한 보호회로에 관한 것이며, 또한 이러한 보호회로를 사용한 전자회로에 관한 것이다.
종래의 보호회로는 접지단자와 내부회로로부터 나온 외부 입력/출력단자 사이에 접속됨으로써 내부회로를 보호하며, 정전기 혹은 서지가 인가되는 경우에만 턴온되어, 정전기 혹은 서지가 내부회로로 흐르지 않고 입력/출력단자에서 접지단자로 흐르게 한다.
도 2는 종래의 보호회로를 포함하는 전자회로를 도시한 블록도이다.
도 2에서, 목적에 따라 특정기능이 주어진 내부회로(203)로부터 접지단자(205), 전원(208)을 접속하기 위한 외부 입력단자(206), 및 외부 부하(209)를 접속하기 위한 외부 출력단자(207)가 나와 있다. 보호회로(201)는 접지단자(205)와 외부 입력단자(206) 사이에 접속되고, 보호회로(202)는 접지단자(205)와 외부 출력단자(207) 사이에 접속되어 전자회로(204)가 형성된다.
내부회로의 최대 동작전압보다 큰 전압이 외부 입력단자(206)에 인가될 때, 보호회로(201)는 즉시 턴온되어 전류가 흐름으로써 외부 입력단자(206)에서의 전압이 낮아진다. 이러한 식으로, 보호회로는 외부 입력단자(205)에 인가된 정전기 혹은 서지에 대해서 내부회로(203)를 보호한다. 보호회로(202)는 보호회로(201)와 동일한 방식으로 외부 출력단자(207)에 인가된 정전기나 서지에 대해서 내부회로(203)를 보호한다.
도 3은 종래의 보호회로를 도시한 회로도이다.
도 3에서, 보호회로(301)는 일종의 MIS 트랜지스터인 증가형 N-채널 MOS 트랜지스터(302)(이하 NMOS Tr(302)이라 함)의 드레인이 입력단자(306)에 접속되고, 게이트, 소스 및 기판은 접지단자(205)에 접속되도록 하여 형성된다. NMOS Tr(302)의 게이트 및 소스는 동일한 전위에 있기 때문에, 드레인과 소스간 채널은 정상상태에서 절연된 상태에 있다.
도 3에 도시한 보호회로의 보호동작에 대해서도 4를 참조하여 설명한다.
도 4에서, 도 3의 보호회로의 입력단자(306)와 접지단자(205) 사이에 전압이 인가된 때, 절연상태에 있었던 NMOS Tr(302)에서 표면 브레이크다운(surface breakdown)이 일어나며, 상기 전압이 드레인과 소스간 내전압(withstand voltage; Vt)을 초과하게 되면, 유지전압(Vh)를 거쳐 스냅백(snapback)이 유발된다. 결국, 드레인과 소스간 채널이 도통하게 된다. 이에 의해서, 보호회로(301)인 NMOS Tr(302)를 통해 큰 전류가 입력단자(306)에서 접지단자(205)로 흘러, 입력단자(306)의 전압이 낮아지게 된다. 그후, 입력단자(306)의 전압이 Vh 이하로 떨어질 때, NMOS Tr(302)은 다시 절연상태로 되돌아 가고 보호회로(301)는 보호동작을 종료한다.
NMOS Tr(302)의 내전압(Vt)이 내부회로(203)의 최대 동작전압보다 낮지 않고 내부회로(203)의 내전압보다 크지 않도록 내전압(Vt)을 조정하고, 입력단자(306)를 외부 입력단자(206) 혹은 외부 출력단자(207)로 대치하면, 도 3의 보호회로(301)는 도 2의 보호회로(201)나 보호회로(202)로서 사용할 수 있어, 외부 입력단자(206)나 외부 출력단자(207)에 입력되는 정전기나 서지에 대하여 내부회로(203)을 보호할 수 있다.
그러나, 도 3과 같이 구성된 종래의 보호회로(301)에서, 보호동작시 전류는 NMOS Tr(302)의 작은 도통 저항에 의해서만 제한되기 때문에, 보호회로(301)를 통해 큰 전류가 흐르기 쉽다. 더욱이, 도통저항을 증가시키기가 어렵고, 또한 반도체 제조가 상당히 균일하지 못하기 때문에, 목표값을 얻거나 저항을 조정하기가 어렵다는 문제가 있다.
도 4에서, 스냅백에 의해 큰 전류가 흐르는 상태에서 입력단자(306)에 인가된 전압이 더욱 증가할 때, 전류가 NMOS Tr(302)의 허용전류 Im을 초과하여 증가한다면, NMOS Tr(302)는 단락회로 혹은 절연상태가 되는 열파괴(thermal destruction)를 일으켜 파괴된다. 단락회로 파괴의 경우, 입력단자(306) 및 접지단자(205)가 단락회로로 되기 때문에, 입력신호를 입력단자(306)에 인가할 수 없게 되고, 내부회로가 입력단자(306)에 접속되는 경우, 내부회로는 정상적으로 동작할 수 없게 된다. 반면에, 회로(301)는 서지가 입력단자(306)에 인가되어도 그후 동작하지 않고, 내부회로가 입력단자(306)에 접속된 경우, 서기가 내부회로에 인가되어 내부회로가 파괴되는 경우가 있다. 이와 같이, 보호회로의 파괴는 내부회로에 그리고 보호회로 및 내부회로로 구성된 전자회로에 상당히 악영향을 미친다.
종래의 보호회로에서, 보호동작시 저항이 작기 때문에, MIS 트랜지스터의 허용전류 이상의 전류가 흐르기 쉬워 상기 기술한 바와 같은 보호회로의 파괴가 발생하기 쉽다는 문제가 있다. 더구나, 보호회로의 파괴에 의해 야기된 내부회로의 오동작 혹은 파괴가 발생하기 쉬운 문제가 있다. 즉, 서지에 대한 보호범위가 낮아 충분한 보호특성을 얻을 수 없는 문제가 있다.
더욱이, 종래의 보호회로에서, 보호동작시 저항을 증가시키고 조정하기 어렵기 때문에, 자유롭게 보호범위를 조정하기가 불가능한 문제가 있다.
상기 언급한 문제와 더불어, 개선된 안전성을 갖는 전자회로를 제공하기가 불가능한 문제가 있다.
그러므로 본 발명의 목적은 상기한 종래기술의 문제를 해결하는 것으로 서지에 대한 높은 보호범위를 달성하고 보호범위를 자유롭게 조정할 수 있는 보호회로를 제공하는 것이다.
상기 문제를 해결하기 위해서, 본 발명의 보호회로에 따라, 전류를 조정하는 수단이 보호회로 내에 제공되고, 보호동작시 전기적 도통이 된 때 보호회로의 저항이 적합하게 증가되어 큰 전류가 쉽게 흐를 수 없는 회로구성이 채택된다.
도 1은 본 발명의 제1 실시예의 보호회로를 도시한 회로도.
도 2는 종래의 보호회로를 포함한 전자회로를 도시한 블록도.
도 3은 종래의 보호회로를 도시한 회로도.
도 4는 도 3에 도시한 종래의 보호회로의 I-V 곡선을 도시한 도면.
도 5는 본 발명의 보호회로의 유용성을 나타낸 서지 저항특성을 도시한 도면.
도 6은 본 발명의 제2 실시예의 보호회로를 도시한 회로도.
도 7은 본 발명의 제3 실시예의 보호회로를 도시한 회로도.
도 8은 본 발명의 보호회로를 포함하는 전자회로를 도시한 블록도.
도면의 주요 부분에 대한 부호의 설명
101, 201, 202, 301, 601, 701 : 보호회로
102, 302 : 증가형 N-채널 MOS 트랜지스터
103, 603, 704 : 저항기
203 : 내부회로 204 : 전자회로
205 : 접지단자 206 : 외부 입력단자
207 : 외부 출력단자 208 : 전원
209 : 외부부하 306 : 입력단자
본 발명의 보호회로에 대한 전술한 구조에 따라서, 서지가 인가되어 보호회로가 동작하고, 보호될 임의의 단자와 접지단자가 도통상태로 될 때, 전류를 조종하기 위한 수단이 동작하여 보호회로를 통해 흐르는 전류의 값을 제한한다. 따라서, 종래기술의 경우보다 작은 전류만이 보호회로를 통해 흐르기 때문에, 보호회로는 쉽게 파괴될 수 없게 되고, 따라서, 더 큰 서지에 대해서 내부회로를 보호하는 것이 가능하게 된다. 즉, 보호회로의 보호범위를 증가시킬 수 있는 것이다.
더욱이, 보호회로를 통해 흐르는 전류값은 전류를 조정하는 수단에 의해 제어하여 임의의 값이 되게 할 수 있기 때문에, 보호회로의 보호범위를 조정하는 것이 가능하다.
도면을 참조하여, 본 발명의 실시예를 이하 설명한다.
도 1은 본 발명의 제1 실시예의 보호회로를 도시한 회로도이다.
도 1에서, 보호회로(101)는 일종의 MIS 트랜지스터인 증가형 N-채널 MOS 트랜지스터(102)(이하 NMOS Tr(102)이라 함)의 드레인이 입력단자(306)에 접속되고, 게이트, 소스, 및 기판이 저항기(103)의 일단에 접속되며, 저항기(103)의 타단은 접지단자(205)에 접속되어 형성된다. NMOS Tr(102)는 NMOS Tr(302)와 유사하며, 게이트 및 소스는 동일한 전위에 있으므로, 드레인과 소스간 채널은 정상상태에서 절연상태에 있다. 그러나, 전압이 NMOS Tr(102)의 드레인과 소스간 내전압을 초과하면, NMOS Tr(102)는 표면 브레이크다운을 일으키고, 이어서 스냅백을 유발하여, 드레인과 소스간 채널이 도통하게 된다. 이에 의해서, 전류는 입력단자(306)에서 접지단자(205)로 NMOS Tr(102) 및 저항기(103)를 통해 흐르게 되어, 입력단자(306)의 전압이 낮아진다. 그후, 입력단자(306)의 전압이 NMOS Tr(102)의 유지전압 이하로 떨어질 때, 드레인과 소스간 채널은 다시 절연된 상태로 되돌아간다. 여기서, 저항기(103)의 저항값 R103은 NMOS Tr(102)의 도통 저항값 R102에 직렬로 접속되기 때문에, 보호회로(101)를 통해 흐르는 전류값은 R102+R103에 의해 적합하게 제한된다.
다음에, 저항기(103)의 효과를 설명하기 위해서, 서지에 의해서 도 4에 도시한 Im을 초과하는 전류가 도 3에 도시한 보호회로(301)에 흐르게 되는데, 이러한 서지가 종래의 보호회로(301)에 인가되는 경우와 본 발명의 보호회로(101)에 인가되는 경우를 상정한다. 서지가 종래의 보호회로(301)에 인가되는 경우에, 보호회로(301)는 상기 기술한 바와 같이 파괴된다. 반면, 서지가 본 발명의 보호회로(101)에 인가되는 경우, 저항기(103)를 적합한 값으로 설정함으로써, 보호회로에 흐르는 전류를 Im 이하로 제한하는 것이 가능하다. 상기 기술한 바와 같이, NMOS Tr(102)은 NMOS Tr(302)와 유사하기 때문에, NMOS Tr(102)의 허용전류는 Im과 같다. 따라서, 보호회로(101)는 파괴되지 않고 보호동작이 지속될 수 있다.
도 5는 본 발명의 보호회로의 유용성을 보인 서지 저항특성을 도시한 도면이다.
도 5는 보호회로의 접지단자(205)와 입력단자(306)간에 서지가 인가된 때, 보호회로가 파괴되는 전압과 서지의 폭간 관계를 조사한 결과를 도시한 것이다. 도 5로부터, 저항 R103을 갖는 저항기가 약 230 Ω의 확산저항으로 형성될 때, 본 발명의 보호회로(101)의 서지 저항특성의 곡선 a는 종래의 보호회로(301)의 서지 저항특성의 곡선 b와 비교하여 명백히 이보다 높은 보호범위 값을 나타낸다. 따라서, 본 발명이 유용함을 이해할 수 있다.
상기 기술한 바와 같이, 본 발명의 보호회로는 종래의 보호회로와 비교하여 서지에 대해서 보호범위를 증가시킬 수 있다.
종래의 보호회로에서, 보호동작시 저항은 단순히 NMOS Tr(302)의 작은 도통 저항으로만 형성되기 때문에, 실제로 도통 저항을 증가시키는 것은 불가능하다. 더욱이, 도통저항이 반도체 제조공정에 의해서 균일하지 않게 된다는 것을 고려할 때, 목표값으로 저항을 고정시키고 제조후 저항을 조정하기란 어렵다. 반면, 본 발명의 보호회로(101)에서, 보호될 내부회로에 인가되는 서지가 큰다는 점에서 저항값 R103을 자유롭게 설정할 수 있을 뿐만아니라, 그 값을 목표값으로 쉽게 일정하게 정할 수 있으며, 혹은 제조후에 그 값을 쉽게 조정할 수 있다.
상기한 바로부터, 본 발명의 보호회로에서, 종래의 보호회로와 비교하여, 서지에 대해 보호범위를 조정하기가 쉽다.
저항값 R103은 가정한 서지 전압, MIS 트랜지스터의 유지전압 및 허용전류로부터 개략적으로 계산할 수 있다.
다음의 부등식, 즉
R103 (가정한 서지전압 - 유지전압) / 허용전류 (1)
이 만족된다면, 가정한 서지가 인가되더라도, 보호회로(101)는 파괴되지 않는다. 따라서, R103은 상기 부등식을 만족하는 것이 바람직하다.
그러나, 상기 식(1)이 만족될지라도, R103이 너무 크면, 입력단자(306)에서 전압은 서지의 파워가 보호회로(101)를 통해 접지단자로 완전히 흐를 때까지 증가된다. 입력단자(306)의 전압이 입력단자에 접속된 보호될 내부회로의 내전압을 초과한다면, 내부회로는 파괴된다. 따라서, R103은 부등식(1)을 만족하고 가능한 한 작은 값으로 설정되는 것이 더욱 바람직하다.
도 6은 본 발명의 제2 실시예의 보호회로를 도시한 회로도이다.
도 6에서, 보호회로(601)는 일종의 MIS 트랜지스터인 증가형 P-채널 MOS 트랜지스터(602)(이하 PMOS Tr(602)라 함)의 드레인이 접지단자(205)에 접속되고, 게이트, 소스 및 기판이 저항기(603)의 일단에 접속되며, 저항기(603)의 타단은 입력단자(306)에 접속되게 하여 형성된다.
보호회로(601) 역시 보호회로(101)와 동일한 보호동작을 수행할 수 있으므로 동일 효과가 얻어질 수 있다.
도 7은 본 발명의 제3 실시예의 보호회로를 도시한 회로도이다.
도 7에서, 저항기(704)는 보호회로의 입력단자(306)와 NMOS Tr(102)의 드레인간에 삽입되어 보호회로(701)를 형성한다.
보호회로(701) 역시 보호회로(101)와 동일한 보호동작을 수행할 수 있어, 동일한 효과가 얻어질 수 있다.
이와 같이, MIS 트랜지스터에 흐르는 전류가 브레이크다운에서 MIS 트랜지스터의 허용전류까지 혹은 그 이하로 조정되도록 하는 본 발명의 보호회로 구조이면 충분하며, 전류를 조정하는 수단으로서, 실시예에서 보인 저항기 이외의 어떠한 회로라도 채택될 수 있다. MIS 트랜지스터의 게이트 전압은 MIS 트랜지스터의 드레인과 소스간 채널이 턴오프되도록 하는 전압으로 설정되면 충분하며, 실시예와 같이 소스 단자에 접속하는 것 이외의 어떠한 회로 구조라도 채택될 수 있다.
MIS 트랜지스터의 내전압이 내부회로(203)의 최대 동작전압 이상으로 내부회로(203)의 내전압 이하로 조정되고, 입력단자(306)가 외부 입력단자(206) 혹은 외부 출력단자(207)로 대치된 때, 본 발명의 보호회로의 어떤 것이라도 보호회로(201) 혹은 보호회로(202)로서 사용될 수 있다. 따라서, 보호회로는 외부 입력단자(206) 및 외부 출력단자(207)에 입력되는 정전기 혹은 서지에 대해서 내부회로(203)를 보호할 수 있다. 동일하게, 보호회로는 광범위하게 다른 전자회로의 입력단자 및 출력단자에서 보호를 위해 사용될 수도 있다.
도 8은 본 발명의 보호회로가 채택된 전자회로의 블록도이다.
도 8에서, 내부회로(403)는 그 목적에 따라 특정기능이 주어진 회로이다. 접지단자(405), 전원(408)을 접속하기 위한 외부 입력단자(406), 및 외부 부하(409)를 접속하기 위한 외부 출력단자(407)는 이 회로로부터 나와 있다. 본 발명의 보호회로(101)는 접지단자(405)와 외부 입력단자(406) 사이에 접속되고, 본 발명의 보호회로(102)는 접지단자(405)와 외부 출력단자(407) 사이에 접속된다. 전자회로(404)는 상기 각각의 회로에 의해서 구성된다.
본 발명의 보호회로에 따라서, 종래기술과 비교하여, 보호동작시 저항이 크기 때문에, MIS 트랜지스터의 허용전류보다 큰 전류가 쉽게 흐를 수 없다. 따라서, 본 발명은 보호회로의 파괴가 쉽게 발생하지 않는 효과가 있다. 더욱이, 본 발명은 보호회로의 파괴에 기인한 내부회로의 오동작이나 파괴가 쉽게 발생하지 않는 효과가 있다. 즉, 본 발명은 서지에 대한 보호범위가 커서 충분한 보호특성이 얻어질 수 있는 효과가 있다.
더욱이, 본 발명의 보호회로에서, 보호동작시 저항을 증가시키고 조정하기 쉽기 때문에, 본 발명은 보호범위가 자유롭게 조정될 수 있는 효과가 있다.
전술한 효과와 더불어, 본 발명은 개선된 안전성을 갖는 전자회로가 제공될 수 있는 효과가 있다.

Claims (4)

  1. 이상(abnormal) 전압 혹은 이상 전류에 대해서 회로를 보호하기 위한 보호회로에 있어서,
    적어도 하나의 MIS 트랜지스터; 및
    상기 MIS 트랜지스터를 통해 흐르는 전류를 조정하는 수단
    을 포함하며,
    상기 MIS 트랜지스터의 게이트 전압은 상기 MIS 트랜지스터의 드레인과 소스간 채널이 턴오프되는 전압으로 설정된 것
    을 특징으로 하는 보호회로.
  2. 제 1 항에 있어서, 상기 MIS 트랜지스터를 통해 흐르는 상기 전류 조정 수단은 상기 MIS 트랜지스터의 소스, 드레인, 혹은 이들 소스 및 드레인에 직렬로 접속된 적어도 하나의 저항기인 것을 특징으로 하는 보호회로.
  3. 제 2 항에 있어서, 상기 저항기의 저항값 R은
    R (A -B)/C
    의 관계를 만족하며,
    상기 A는 서지전압이며, 이에 대해 보호가 행해지며, 상기 B는 상기 MIS 트랜지스터의 브레이크다운(breakdown)에서의 유지전압(hold voltage)이며, 상기 C는 상기 MIS 트랜지스터의 허용전류인 것
    을 특징으로 하는 보호회로.
  4. 제 1 항, 제 2 항 또는 제 3 항에 따른 보호회로를 사용한 전자회로.
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