KR19990029967A - 모니터링 패턴을 갖는 반도체 메모리 장치 - Google Patents

모니터링 패턴을 갖는 반도체 메모리 장치 Download PDF

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Abstract

반도체 메모리 장치는 메모리 셀 영역(22) 및 스크라이브 영역(24)을 포함하는 주변 영역(20)을 갖는다. 다수의 제1 모니터링 패턴(19)은 스크라이브 영역(24)에 배치되어 주변 영역(20)의 주변 회로를 모니터링하는 한편, 더 적은 개수의 제2 모니터링 패턴(10)은 메모리 셀 영역(22)에 인접하여 배치되어 메모리 셀의 특성을 모니터링한다. 메모리 장치의 두께를 감소시키는 CMP 공정시 제1 모니터링 패턴(19)이 주변 영역(20)의 레벨과 실질적으로 동일한 레벨을 갖기 때문에 스크라이브 영역(24)에서 도전성 물질의 먼지가 발생하지 않는다.

Description

모니터링 패턴을 갖는 반도체 메모리 장치
본 발명은 모니터링 패턴을 갖는 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 메모리 셀과 주변 회로의 특성을 모니터링하기 위한 모니터링 패턴의 구성에 관한 것이다.
종래의 반도체 메모리 장치중에는 제품 칩 상에 형성된 트랜지스터와 인터커넥터가 원하는 특성을 가지고 있는지를 모니터링하기 위한 모니터링 패턴을 갖고 있는 것이 있다. 예를 들면, JP-A-56(1981)-83955가 이러한 반도체 메모리 장치의 모니터링 패턴을 제시하고 있다. 모니터링 패턴은 일반적으로 다수의 트랜지스터가 집적되어 있는 메모리 장치의 중앙 영역이나 메모리 셀 영역의 모니터링 패턴에는 거의 마진 영역이 없다는 점에서 제품 칩의 주변 영역이나 코너 영역에 배치되어 있다.
도 1은 모니터링 패턴의 구성을 나타내는 종래의 메모리 장치의 제품 칩의 부분 평면도이다. 모니터링 패턴(13a, 13b 및 13c)은 본딩 패드들(12) 간의 공간과 제품 칩(11)의 코너 영역에 배치되어 있다.
도 2는 도 1의 모니터링 패턴들 중의 하나의 패턴의 상세 구조도를 나타낸다. 여기에서 나타낸 모니터링 패턴은 MOS 트랜지스터의 특성을 모니터링하기 위한 특정 패턴 구조를 가지고 있으며, 한 쌍의 확산 영역(15), 다결정 실리콘(폴리실리콘)으로 만들어진 게이트 전극(14), 및 확산 영역(15) 상에 형성된 복수의 관통 홀(17)을 포함하고 있으며, 이들은 메모리 셀의 것과 유사하다. 모니터링 패턴은 또한 확산 영역(16)과 게이트 전극(14)으로부터 및 이들에게 신호를 얻거나 입력하기 위한 패드(16)를 포함한다.
제품 칩에 모니터링 패턴을 설치하게 되면, 제품 칩의 반도체 소자와 인터커넥터의 특성을 모니터링하기 위해 다수의 모니터링 패턴이 설치되어야 하기 때문에, 제품 칩의 칩 면적 상당히 증가하게 된다. 예를 들면, CMOS 메모리 장치에서, 모니터링 패턴은 nMOS 및 pMOS 트랜지스터를 모니터링하기 위한 적어도 두 개의 MOS 모니터링 패턴을 포함하며, 다른 임계치를 갖는 복수의 트랜지스터가 있는 경우에는 트랜지스터 각각의 임계치를 모니터링하기 위한 임계치 모니터링 패턴을 포함한다. 트랜지스터에 대한 개별의 모니터링 패턴이 메모리 셀에 설치되어야 한다. 더욱이, 폴리실리콘이나 굴절성 금속 및 관통 홀의 전기 저항, 또는 커패시터의 내전압 또는 내커패시턴스와 같은 인터커넥터의 특성을 모니터링하기 위해 다른 모니터링 패턴이 또한 설치되어야만 한다.
모니터링 패턴을 설치함에 따라 수반되는 칩 면적의 증가를 억제하기 위한 또 다른 제안중에, 다수의 모니터링 패턴이 모니터링 전용인 단일 칩에 집적화되어 있는 테스트 소자 그룹(TEG) 칩을 제안한 것이 있다(닛케이 마이크로 디바이스, p 56-58, 1995년, 5월). 도 3은 다수의 제품 칩들(11)과 제품 칩들(11)을 모니터링하기 위한 복수의 TEG 칩(23)이 단일 웨이퍼(21) 상에 배치되어 있는 TEG 칩을 갖는 반도체 웨이퍼가 제시되어 있다. 이러한 방법에 의하면, 칩 면적이 증가하는 문제가 발생하지는 않지만, 다른 칩의 노출 단계가 복잡하게 되어, 이로 인해 웨이퍼의 제작 수율이 감소하게 되어 단일 웨이퍼로부터의 칩의 수율이 감소하게 된다는 다른 문제가 발생하게 된다.
상술한 간행물에서는, 반도체 웨이퍼의 스크라이브(scribe) 영역 상에 모니터링 패턴이 설치되어 있는 다른 방법이 제시되어 있다. 도 4는 모니터링 완료 후에 복수의 제품 칩들(11)로 웨이퍼를 다이싱(dicing)하기 위해 배치된 스트라이프 스크라이브 영역(24)을 따라 복수의 모니터링 패턴(13)이 배치되어 있는 반도체 웨이퍼의 부분 평면도를 나타내고 있다. 이 웨이퍼는 제품 칩의 칩 영역의 증가 문제를 해결할 수 있다. 또한 이 웨이퍼는 모니터링 패턴(13)이 제품 칩들(11)의 노출과 동시에 노출될 수 있기 때문에 노출 단계가 복잡하게 되는 문제를 해결할 수 있다. 이들 장점에 비추어서, 이 웨이퍼는 반도체 메모리 장치의 현 제작 공정에서 점차 많이 이용되고 있다.
그러나, 이 웨이퍼는 후술하는 바와 같이 새로운 제작 기술이 반도체 장치에 이용되는 경우, 도전성 물질의 먼지가 발생하여 제품 칩의 생산을 저하시킬 수 있는 다른 문제가 발생하게 된다.
먼저, 이 먼지 문제는 반도체 세계 p. 99-101(1995년 2월)에 기술되어 있는 바와 같은 화학 기계적 연마 (CMP) 기술이 반도체 칩의 평면화에 이용될 때 발생하게 된다. CMP 기술은 일반적으로 스크라이브 영역 상에 형성된 모니터링 패턴의 인터커넥터층을 노출시키는 경향이 있으므로, 도전성 물질의 벗어짐으로 인해 먼지 문제가 발생하게 된다. 이 문제는 특히 메모리 셀 영역이 주변 영역 보다 더 넓게 되어 있는 도 5에 도시한 DRAM의 구조에서 발생한다.
도 5에서, 메모리 셀 영역(22) 내의 메모리 셀은 한 쌍의 확산 영역(15a 및 15b) 또는 (15b 및 15c) 및 게이트 전극(14a 및 14b)을 갖는 메모리 셀 트랜지스터, 및 메모리 셀 트랜지스터 위에 놓이며 저부 전극(31)과 상부 전극(32)를 갖는 축적 커패시터를 포함한다. 주변 회로(20)은 한 쌍의 확산 영역(15d 및 15e) 및 게이트 전극(14c)을 갖는 트랜지스터를 포함하는데, 이는 메모리 셀 영역의 것과 유사하다. 메모리 셀 영역(22)과 주변 영역(20)의 트랜지스터들은 거의 동일한 구조를 가지고 있으며, 이에 따라 메모리 셀 영역(22)의 레벨은 커패시터의 존재로 인해 주변 영역(20)의 레벨 보다 더 높다. 통상의 64 메가-비트 DRAM에서, 축적 커패시터의 상부 전극(32)은 1500 내지 2500 옹거스트롱의 두께를 가지고 저부 전극(31)은 5000 내지 8000 옹거스트롱의 두께를 가지는데, 이는 메모리 셀 영역(22)과 주변 영역(20) 사이에 약 1㎛의 레벨차를 만든다. 이러한 형태로는 CMP 기술에 의해 두 영역(22 및 20)에서 절연막(33)을 완전하게 평면화하기란 어려우므로, 최종적인 형태는 영역(22 및 20)의 하부층의 레벨에 따라 달라지게 된다.
스크라이브 영역에 배치되어 메모리 셀의 특성을 모니터링하기 위한 모니터링 패턴중에는 메모리 셀의 레벨과 동일한 레벨을 갖는 것이 있다. 따라서, 스크라이브 영역에 근접하여, 주변 영역 보다 공간이 작고 레벨이 더 큰 모니터링 패턴이 더 큰 공간과 더 작은 레벨을 갖는 주변 영역에 인접하여 존재한다. 이것은 CMP 기술을 어렵게 만들고, CMP 공정 후의 최종적인 모니터링 패턴의 형태는 일반적으로 주변 영역의 레벨에 근거하게 되므로, 결과적으로 모니터링 패턴의 레벨을 저하시킨다.
도 6은 CMP 공정 전과 후의 통상적인 DRAM의 형태를 개략적으로 나타내고 있다. 이 도면에서는, 각각 트랜지스터와 커패시터를 포함하는 메모리 셀과 모니터링 패턴을 빗금 그은 박스(10 및 18)로 나타낸다. 도면에서 이해할 수 있는 바와 같이, 증착 후의 상부 절연막(33)은 주변 영역의 레벨이 낮기 때문에 메모리 셀(18)과 비교하여 모니터링 패턴(10)의 두께가 작다. 즉, 상부 절연층(33)의 두께는 일반적으로 주변 영역과 스크라이브 영역에서 균일하다. 따라서, 일점 쇄선으로 나타낸 바와 같이, CMP 공정 후 모니터링 패턴의 상부 전극은 노출되는 경향이 있으며, 이것은 도전성 물질의 먼지가 웨이퍼 상에 분산되게 하고, 이로 인해 메모리 장치의 특성을 열화시켜 그 수율이 저하되게 된다.
더욱이, DRAM과 같은 대규모의 칩이 리드 온 칩(lead on chip; LOC) 기술 (닛케이 마이크로 디바이스, p.77-84, 1992년 2월)에 의해 제작되는 경우 폴리이미드막의 제거 단계에서 발생할 수 있다. 이 LOC 공정에 의하면 제품 칩(즉, 리드 온 칩) 상에 내부 리드을 배치하여 제품 칩을 지지하기 위한 종래의 다이 패드를 절약할 수 있다. 이 내부 리드는 칩에 및 칩으로부터 입/출력 신호를 전송하기 위한 통상의 기능 뿐만 아니라 제품 칩을 지지 및 고정하기 위한 기능을 갖고 있다.
도 7은 웨이퍼의 다이싱 전에 LOC 기술에 의해 제작된 제품 칩을 나타내고 있다. 내부 리드(36)가 제품 칩을 지지하기 위해 제품 칩에 접착되어 있으며 이들 사이에 접착 테이프(37)와 폴리이미드막(38)이 설치되어 있다. 폴리이미드막(38)은 접착 테이프(37)로부터 제품 칩에 인가된 응력을 완화하는 기능을 행한다. 패시베이션막(39)은 스크라이브 영역(24)를 제외하고 전체의 제품 칩의 표면을 피복한다. 이 형태에서, 패시베이션막(39) 뿐만 아니라 폴리이미드막(38)은 폴리이미드막(38)과 패시베이션막(39)이 웨이퍼의 디이싱을 저해할 수도 있다는 관점에서 스크라이브 영역(24)으로부터 제거된다. 폴리이미드 제거 단계에서, 모니터링 패턴은 스크라이브 영역(24)에서 노출될 수 있다. 특히, CMP 공정을 병용하는 경우, 폴리이미드 제거 단계가 모니터링 패턴의 상부 전극을 노출시키게 되고, 이로 인해 도전성 물질 먼지의 문제가 유발하게 된다.
상술한 점에 비추어, 본 발명의 목적은 스크라이브 영역 내에 모니터링 패턴을 배치함으로써, 제품 칩 면적의 증가를 억제하며 상술한 바와 같은 먼지 문제를 해결하여 제품 칩의 수율을 증가시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명은 복수의 메모리 셀, 메모리 셀을 조절하기 위한 주변 회로를 포함하며, 그 외부 주변에 스크라이브 영역을 포함하는 주변 영역, 스크라이브 영역에 배치되며 상기 주변 회로의 레벨과 거의 동일한 레벨을 갖는 제1 모니터링 영역, 및 스크라이브 영역 이외의 영역에 배치되며, 메모리 셀의 레벨과 실질적으로 동일한 레벨을 갖는 제2 모니터링 영역을 포함하는 반도체 메모리 장치를 제공하고 있다.
본 발명의 반도체 메모리 장치에 따르면, 메모리 셀의 제1 모니터링 패턴과 유사한 구조를 갖는 제2 모니터링 패턴이 스크라이브 영역 이외의 영역에 배치되어 있기 때문에, 스크라이브 영역에 대한 CMP 공정이나 폴리이미드 제거 공정시 주변 영역의 레벨과 거의 동일한 레벨을 갖는 제1 모니터링 패턴으로부터 도전성 물질의 먼지가 발생하지 않는다.
본 발명의 상기 및 다른 목적, 특성 및 장점은 첨부한 도면을 참조하여 다음 설명으로부터 더욱 명백하게 될 것이다.
도 1은 모니터링 패턴의 구성을 나타내기 위한 종래의 반도체 메모리 장치의 부분 평면도.
도 2는 도 1에서 나타낸 모니터링 패턴의 평면도.
도 3은 TEG 칩의 구성을 나타내기 위한 종래의 반도체 웨이퍼의 평면도.
도 4는 스크라이브 영역의 모니터링 패턴의 구성을 나타내기 위한 또 다른 종래의 반도체 웨이퍼의 부분 평면도.
도 5는 도 4의 반도체 웨이퍼의 단면도.
도 6은 먼지의 발생을 나타내기 위한 도 4의 종래의 반도체 웨이퍼의 개략 단면도.
도 7은 LOC 기술을 사용한 종래의 반도체 웨이퍼의 단면도.
도 8은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 평면도.
도 9는 도 8의 반도체 메모리 장치의 단면도.
도 10은 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 평면도.
도면의 주요 부분에 대한 부호의 설명
10 : 제2 모니터링 패턴
11 : 제품 칩
19 : 제1 모니터링 패턴
20 : 주변 영역
22 : 메모리 셀 영역
24 : 스트라이프 스크라이브 영역
이제, 도면 전체에 걸쳐서 유사한 구성 요소는 유사한 참조 번호로 나타내고 있는 첨부한 도면을 참조하여 본 발명을 더욱 상세히 설명한다.
도 8을 참조하면, 반도체 웨이퍼 위에는 본 발명의 제1 실시예에 따른 복수의 메모리 장치 또는 제품 칩들(11)을 가지고 있다. 각 제품 칩들(11)은 내부에 메모리 셀 어레이를 수용하기 위한 메모리 셀 영역(22) 및 메모리 셀 영역(22)의 조절을 위한 주변 회로를 내부에 수용하기 위한 주변 영역(20)을 포함한다. 주변 영역(20)은 주변 영역(20)의 일부로서 스트라이프 스크라이브(stripe scribe) 영역(24)을 포함한다. 제품 칩들(11)은 메모리 장치의 특성 모니터링을 포함하는 칩의 테스트가 완성된 후에 스트라이프 스크라이브 영역(24)을 따라 웨이퍼의 다이싱에 의해 서로 분리되게 된다.
스트라이프 스크라이브 영역(24)은 메모리 셀의 구조를 제외하고 스크라이브 영역(24)을 따라 배열되어 있으며 메모리 장치 내의 각종 소자의 특성을 모니터링하기 위한 복수의 제1 모니터링 패턴(19)을 내부에 가지고 있다. 메모리 셀 영역(22) 내의 메모리 셀의 특성을 모니터링하기 위한 제2 모니터링 패턴은 메모리 셀 영역(22)에 인접한 반도체 칩들(11)의 주변 영역(20)에 배치되어 있다. 제2 모니터링 패턴(10)의 개수는 제1 모니터링 패턴(19)의 개수와 비교하여 상당히 적고, 이러한 제2 모니터링 패턴(20)에 의해 제품 칩들(11)의 칩 면적은 증가되지 않는다. 이 실시예에서는, 제2 모니터링 패턴들(10)의 두 개의 패턴들이 각 메모리 셀 영역(22)에 인접하여 배치되어 있다. 도 8의 메모리 장치의 구조는 제2 모니터링 패턴(10)의 위치를 제외하고는 도 5를 참조하여 설명된 것과 유사하다.
개략적인 단면도인 도 8의 반도체 웨이퍼를 나타내고 있는 도 9를 참조하면, 메모리 셀(18)과 모니터링 패턴(19 및 10)의 구조를 간략하게 빗금 그은 박스로 나타내고 있다. 메모리 셀(18)을 모니터링하기 위한 제2 모니터링 패턴(10)은 메모리 셀 영역(22)에 인접하여 주변 영역(20)에 배치되어 있으므로, CMP 공정 후 뿐만 아니라 절연막(33)의 형성 후에 메모리 셀(18)의 레벨과 거의 동일한 레벨을 갖는다. 스크라이브 영역(24)에 형성된 제1 모니터링 패턴(19)은 주변 영역(20)의 레벨과 거의 동일한 레벨을 갖는다. 따라서, CMP 공정은 모니터링 패턴(10 및 19)을 노출시키지 않으므로, 도전성 물질 먼지의 문제가 유발되지 않는다.
본 실시예에서, 제2 모니터링 패턴(100은 메모리 셀 영역(22)의 위치에 근접하여 배치할 필요가 없으며, 제2 모니터링 패턴(10)과 메모리 셀 영역(22)에 대해 거의 동일한 레벨을 성취할 수 있는 영역에 배치될 수 있다. 제2 모니터링 패턴(10)은 절연막(33)의 평탄화 정도에 따라서 메모리 셀 영역(22)에서 상당히 떨어져 배치될 수 있다.
본 발명의 제2 실시예에 따른 메모리 장치를 나타내는 도 10을 참조하면, 각각 메모리 셀 어레이를 포함하는 복수의 메모리 블럭들(22a)이 메모리 장치 또는 제품 칩들(11)의 메모리 셀 영역(22)에 배치되어 있다. 제2 모니터링 패턴(10)은 메모리 블럭들(22a) 사이의 공간에 배치되어 있다. 다른 구성은 제1 실시예의 것과 유사하다. 본 실시예에서는, 메모리 블럭들(22a) 간의 공간이 메모리 블럭들(22a)에 비하여 작기 때문에, (도 5에서 나타낸 것과 같은) 절연막(33)의 두께는 공간과 메모리 블럭들(22a) 사이에서 실질적으로 균일하다. 따라서, 제2 모니터링 패턴(10)은 메모리 블럭(22)에 근접하여 배치될 필요가 없다.
상기 실시예는 오직 예로서 설명되고 있기 때문에, 본 발명은 상시 실시예에만 제한되는 것은 아니고 각종 변형이나 수정이 본 발명의 영역에서 벗어나지 않고 당업자에게는 용이하게 이루어질 수 있다. 예를 들어, 제품 칩은 DRAM일 필요가 없으며, SRAM이거나 메모리 장치에 집적화되는 로직 장치와 같은 다른 반도체 장치일 수 있다. 이 명세서에서 로직 장치는 또한 주변 회로로 언급될 수 있다.
본 발명의 반도체 메모리 장치에 따르면, 메모리 셀의 것과 유사한 구조를 갖는 제2 모니터링 패턴이 스크라이브 영역 이외의 영역에 배치되어 있기 때문에, 스크라이브 영역에 대한 CMP 공정이나 폴리이미드 제거 공정시 주변 영역의 레벨과 거의 동일한 레벨을 갖는 제1 모니터링 패턴으로부터 도전성 물질의 먼지가 발생하지 않는다.

Claims (5)

  1. 복수의 메모리 셀,
    상기 메모리 셀을 조절하기 위한 주변 회로를 포함하며, 그 외부 주변에 스크라이브 영역(24)을 포함하는 주변 영역,
    상기 스크라이브 영역(24)에 배치되며 상기 주변 회로의 레벨과 거의 동일한 레벨을 갖는 제1 모니터링 영역(19), 및
    상기 스크라이브 영역(24) 이외의 영역에 배치되며, 상기 메모리 셀의 레벨과 실질적으로 동일한 레벨을 갖는 제2 모니터링 영역(10)
    을 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제2 모니터링 패턴(10)은 상기 메모리 셀의 특성을 모니터링하기 위한 구조를 갖는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제1 모니터링 패턴(19)은 상기 주변 영역의 특성을 모니터링하기 위한 구조를 갖는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 제2 모니터링 패턴(10)은 상기 메모리 셀 영역(22)에 인접하여 배치되어 있는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 메모리 셀 영역(22)은 메모리 셀 어레이를 각각이 포함하는 복수의 메모리 블럭들(22a)을 포함하고, 상기 제2 모니터링 패턴(10)은 상기 메모리 블럭들(22a) 간의 공간에 배치되어 있는 반도체 메모리 장치.
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