KR19990015853A - 박막트랜지스터의 제조방법 - Google Patents
박막트랜지스터의 제조방법 Download PDFInfo
- Publication number
- KR19990015853A KR19990015853A KR1019970038195A KR19970038195A KR19990015853A KR 19990015853 A KR19990015853 A KR 19990015853A KR 1019970038195 A KR1019970038195 A KR 1019970038195A KR 19970038195 A KR19970038195 A KR 19970038195A KR 19990015853 A KR19990015853 A KR 19990015853A
- Authority
- KR
- South Korea
- Prior art keywords
- source
- forming
- active layer
- drain electrodes
- thin film
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 229910052751 metal Inorganic materials 0.000 claims abstract description 15
- 239000002184 metal Substances 0.000 claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 13
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims abstract description 9
- 238000000059 patterning Methods 0.000 claims abstract description 9
- 238000000206 photolithography Methods 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims abstract description 7
- 239000010408 film Substances 0.000 claims abstract description 6
- 239000011651 chromium Substances 0.000 claims description 8
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 6
- 229910052750 molybdenum Inorganic materials 0.000 claims description 6
- 239000011733 molybdenum Substances 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 4
- 229910052804 chromium Inorganic materials 0.000 claims description 4
- 239000013078 crystal Substances 0.000 abstract description 20
- 239000002245 particle Substances 0.000 abstract description 5
- 239000011521 glass Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000004927 fusion Effects 0.000 description 3
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Optics & Photonics (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 박막트랜지스터의 제조방법에 관한 것으로서 절연 기판 상에 소오스 및 드레인전극으로 사용되는 금속전극들을 형성하는 공정과, 상기 절연기판 상에 상기 금속전극들을 덮는 절연층을 형성하는 공정과, 상기 절연층 상에 비정질실리콘을 증착하고 다결정실리콘으로 결정화하여 활성층을 형성하는 공정과, 상기 활성층을 상기 소오스 및 드레인전극 사이에 잔류하도록 패터닝하는 공정과, 상기 활성층 상에 게이트절연막 및 게이트전극을 형성하는 공정과, 상기 게이트전극을 마스크로 사용하여 상기 활성층의 노출된 부분에 불순물을 고농도로 이온주입하여 소오스 및 드레인영역으로 사용되는 고농도영역을 형성하는 공정과, 상기 절연층을 포토리쏘그래피 방법으로 패터닝하여 상기 소오스 및 드레인전극을 노출시키는 접촉구를 형성하는 공정과, 상기 접촉구를 통해 상기 소오스 및 드레인전극을 상기 고농도영역과 연결하는 금속 배선을 형성하는 공정을 구비한다. 따라서, 활성층의 결정 입자를 균일한 크기를 갖도록 형성함으로 전기적 특성을 향상시킬 수 있다.
Description
본 발명은 액정표시장치(Liquid Crystal Display)의 박막트랜지스터의 제조방법에 관한 것으로서, 특히, 활성층을 비정질실리콘을 증착하고 레이저로 결정화시킬 수 있는 박막트랜지스터의 제조방법에 관한 것이다.
채널영역이 형성될 활성층을 비정질실리콘(amorphous silicon)으로 형성하는 박막트랜지스터는 다결정실리콘으로 형성하는 박막트랜지스터보다 저온에서 형성될 수 있다는 장점이 있으나, 채널 영역에서 캐리어(carrier)의 이동도가 작다는 단점을 가지고 있다. 또한, 다결정실리콘을 사용하는 박막트랜지스터에서도 결정 입자가 작은 다결정실리콘을 사용하는 박막트랜지스터가 결정 입자가 큰 다결정실리콘을 사용하는 박막트랜지스터보다 캐리어의 이동도가 작게 된다. 이는 결정 입자가 작은 다결정실리콘은 결정 입자가 큰 다결정실리콘에 비해 결정 입자 수가 많기 때문인데, 결정 입자가 많을수록 채널의 캐리어들이 많은 결정 입자의 벽을 통과하여야 하는 결정입계효과(grain boundary effect)에 영향을 받는다.
따라서, 채널영역이 형성될 활성층을 저온에서 비정질실리콘으로 증착한 후 레이저를 조사하여 다결정실리콘으로 결정화하므로 캐리어의 이동도를 크게하는 방법이 개발되었다.
도 1(A) 내지 (C)는 종래 기술에 따른 박막트랜지스터의 제조공정도이다.
도 1(A)를 참조하면, 유리기판(11) 상에 산화실리콘을 증착하여 절연층(13)을 형성한다. 그리고, 절연층(13) 상에 크롬(Cr) 또는 몰리브덴(Mo) 등의 금속을 증착한 후 패터닝하여 소오스 및 드레인전극(15)(16)을 형성한다.
도 1(B)를 참조하면, 유리기판(11) 상에 소오스 및 드레인전극(15)(16)을 덮도록 불순물이 도핑되지 않은 비정질실리콘을 증착한다. 그리고, 비정질실리콘을 레이저로 조사하여 국부적으로 용융시키고 다결정실리콘으로 재결정시켜 활성층(17)을 형성한다. 그 다음, 활성층(17)을 소오스 및 드레인전극(15)(16) 사이에 소오스 및 드레인전극(15)(16)과 소정 부분이 접촉되도록 포토리쏘그래피 방법으로 패터닝한다.
도 1(C)를 참조하면, 활성층(17) 상의 소오스 및 드레인전극(15)(16) 사이에 게이트절연막(19) 및 게이트전극(21)을 형성한다. 상기에서 게이트절연막(19) 및 게이트전극(21)을 유리기판(11) 상에 활성층(17)을 덮도록 산화실리콘과 몰리브덴을 순차적으로 증착한 후 포토리쏘그래피 방법으로 패터닝하여 형성한다. 그리고, 게이트전극(21)을 마스크로 사용하여 활성층(17)의 노출된 부분에 N형의 불순물을 고농도로 이온주입하여 소오스 및 드레인영역으로 이용되는 고농도영역(23)을 형성한다. 이때, 게이트절연막(19) 하부의 불순물이 도핑되지 않는 활성층(17)은 채널영역(25)이 된다.
상술한 바와 같이 종래의 박막트랜지스터의 제조방법은 활성층을 비정질실리콘으로 증착하고 레이저를 조사하여 용융한 후 다결정실리콘으로 재결정시키므로 저온 공정이 가능하여 유리기판이 손상되는 것을 방지하면서 채널 영역에서 캐리어의 이동도가 작아지는 것을 방지할 수 있다.
그러나, 종래 기술에 따른 박막트랜지스터의 제조 방법은 비정질실리콘을 다결정실리콘으로 결정화시킬 때 소오스 및 드레인전극과 접촉되지 않는 부분은 큰 입자로 결정화되나, 접촉되는 부분은 용융열이 소오스 및 드레인전극으로 전달되어 작은 입자로 결정화되므로 결정 입자 크기가 균일하지 않아 전기적 특성이 저하되는 문제점이 있었다.
따라서, 본 발명의 목적은 활성층의 결정 입자를 크고 균일한 크기를 갖도록 형성하여 전기적 특성을 향상시킬 수 있는 박막트랜지스터의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터의 제조방법은 절연 기판 상에 소오스 및 드레인전극으로 사용되는 금속전극들을 형성하는 공정과, 상기 절연층 상에 비정질실리콘을 증착하고 다결정실리콘으로 결정화하여 활성층을 형성하는 공정과; 상기 활성층을 상기 소오스 및 드레인전극 사이에 잔류하도록 패터닝하는 공정과, 상기 활성층 상에 게이트절연막 및 게이트전극을 형성하는 공정과, 상기 게이트전극을 마스크로 사용하여 상기 활성층의 노출된 부분에 불순물을 고농도로 이온주입하여 소오스 및 드레인영역으로 사용되는 고농도영역을 형성하는 공정과, 상기 절연층을 포토리쏘그래피 방법으로 패터닝하여 상기 소오스 및 드레인전극을 노출시키는 접촉구를 형성하는 공정과, 상기 접촉구를 통해 상기 소오스 및 드레인 전극을 상기 고농도영역과 연결하는 금속 배선을 형성하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 설명한다.
도 1(A) 내지 (C)는 종래 기술에 따른 박막트랜지스터의 제조공정도
도 2(A) 내지 (D)는 본 발명에 따른 박막트랜지스터의 제조공정도
* 도면의 주요부분에 대한 부호의 설명 *
31 : 기판33, 34 : 소오스 및 드레인전극
35 : 절연층37 : 활성층
39 : 게이트절연막41 : 게이트
43 : 고농도영역45 : 채널영역
47 : 접촉구49 : 금속배선
도 2(A) 내지 (D)는 본 발명에 따른 박막트랜지스터의 제조공정도이다.
도 2(A)를 참조하면, 유리기판(31) 상에 스퍼터링(sputtering) 또는 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 크롬(Cr) 또는 몰리브덴(Mo) 등의 금속을 증착한다. 금속을 포토리쏘그래피 방법으로 패터닝하여 소오스 및 드레인전극(33)(34)을 형성한다. 그리고, 유리기판(31) 상에 소오스 및 드레인전극(33)(34)을 덮도록 산화실리콘을 증착하여 절연층(35)을 형성한다.
도 2(B)를 참조하면, 절연층(35) 상에 불순물이 도핑되지 않은 비정질실리콘을 증착하고 레이저로 조사하여 용융시키고 다결정실리콘으로 결정화시켜 활성층(37)을 형성한다. 이때, 절연층(35)은 용융 열에 의해 유리 기판(31) 내의 불순물이 활성층(37) 내로 확산되는 것을 방지한다. 상기에서, 활성층(37)은 소오스 및 드레인전극(33)(34)과 중첩되는 부분은 입자가 용융 열을 빼앗기므로 결정 입자가 작게 형성되는 반면에 소오스 및 드레인전극(33)(34) 사이는 용융 열을 빼앗기지 않으므로 결정 입자가 크게 형성되므로 결정 입자의 크기가 균일하지 않게 된다.
도 2(C)를 참조하면, 활성층(37)은 소오스 및 드레인전극(33)(34) 사이의 결정 입자가 크게 형성된 부분이 남도록 포토리쏘그래피 방법으로 패터닝하여 소오스 및 드레인전극(33)(34)과 중첩된 결정 입자가 작게 형성된 부분을 제거한다.
그리고, 활성층(37) 상에 게이트절연막(39) 및 게이트전극(41)을 형성한다. 상기에서 게이트절연막(39) 및 게이트전극(41)을 활성층(37)을 덮도록 산화실리콘과 몰리브덴을 순차적으로 증착한 후 포토리쏘그래피 방법으로 패터닝하여 형성한다. 그리고, 게이트전극(41)을 마스크로 사용하여 활성층(37)의 노출된 부분에 N형 또는 P형의 불순물을 고농도로 이온주입하여 소오스 및 드레인영역으로 사용되는 고농도영역(43)을 형성한다. 이때, 게이트절연막(39) 하부의 불순물이 도핑되지 않은 활성층(37)은 채널영역(45)이 된다.
도 2(D)를 참조하면, 절연층(35)을 포토리쏘그래피 방법으로 패터닝하여 소오스 및 드레인전극(33)(34)을 노출시키는 접촉구(47)를 형성한다. 상술한 구조의 전 표면에 크롬(Cr) 또는 몰리브덴(Mo) 등의 금속을 증착하고 패터닝하여 접촉구(47)를 통해 소오스 및 드레인전극(33)(34)을 고농도영역(43)과 연결하는 금속 배선(49)을 형성한다.
상술한 바와 같이 본 발명에 따른 박막트랜지스터의 제조방법은 비정질실리콘을 다결정실리콘으로 결정화하여 활성층을 형성할 때 소오스 및 드레인전극과 중첩되는 부분은 용융 열을 빼앗겨 결정 입자가 작게 되는 반면 소오스 및 드레인전극 사이는 용융 열을 빼앗기지 않아 결정 입자가 크게 되어 결정 입자의 크기가 균일하지 않으므로 소오스 및 드레인전극 사이의 큰 결정 입자를 갖는 부분을 제외하고 패터닝하여 제거한다.
따라서, 본 발명은 활성층의 결정 입자를 크고 균일한 크기를 갖도록 형성하므로 전기적 특성을 향상시킬 수 있는 이점이 있다.
Claims (4)
- 절연 기판 상에 소오스 및 드레인전극으로 사용되는 금속전극들을 형성하는 공정과,상기 절연기판 상에 상기 금속전극들을 덮는 절연층을 형성하는 공정과,상기 절연층 상에 비정질실리콘을 증착하고 다결정실리콘으로 결정화하여 활성층을 형성하는 공정과,상기 활성층을 상기 소오스 및 드레인전극 사이에 잔류하도록 패터닝하는 공정과,상기 활성층 상에 게이트절연막 및 게이트전극을 형성하는 공정과,상기 게이트전극을 마스크로 사용하여 상기 활성층의 노출된 부분에 불순물을 고농도로 이온주입하여 소오스 및 드레인영역으로 사용되는 고농도영역을 형성하는 공정과,상기 절연층을 포토리쏘그래피 방법으로 패터닝하여 상기 소오스 및 드레인 전극을 노출시키는 접촉구를 형성하는 공정과,상기 접촉구를 통해 상기 소오스 및 드레인전극을 상기 고농도영역과 연결하는 금속 배선을 형성하는 공정을 구비하는 박막트랜지스터의 제조방법.
- 청구항 1에 있어서,상기 절연층을 산화실리콘으로 형성하는 박막트랜지스터의 제조방법.
- 청구항 1에 있어서,상기 활성층을 형성하는 공정에서 불순물이 도핑되지 않은 비정질실리콘을 증착하는 박막트랜지스터의 제조방법.
- 청구항 1에 있어서,상기 금속 배선을 크롬(Cr) 또는 몰리브덴(Mo)으로 형성하는 박막트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970038195A KR100243915B1 (ko) | 1997-08-11 | 1997-08-11 | 박막트랜지스터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970038195A KR100243915B1 (ko) | 1997-08-11 | 1997-08-11 | 박막트랜지스터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990015853A true KR19990015853A (ko) | 1999-03-05 |
| KR100243915B1 KR100243915B1 (ko) | 2000-02-01 |
Family
ID=19517224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970038195A KR100243915B1 (ko) | 1997-08-11 | 1997-08-11 | 박막트랜지스터의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100243915B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100488889B1 (ko) * | 1999-09-24 | 2005-05-11 | 가부시끼가이샤 도시바 | 반도체회로의 제조방법 |
-
1997
- 1997-08-11 KR KR1019970038195A patent/KR100243915B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100488889B1 (ko) * | 1999-09-24 | 2005-05-11 | 가부시끼가이샤 도시바 | 반도체회로의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100243915B1 (ko) | 2000-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7781765B2 (en) | Mask for crystallizing polysilicon and a method for forming thin film transistor using the mask | |
| JPS58115864A (ja) | 半導体装置 | |
| KR20030069779A (ko) | 박막트랜지스터 및 그 제조방법 | |
| KR100333275B1 (ko) | 액정표시장치의 ｔｆｔ 및 그 제조방법 | |
| JPS60245172A (ja) | 絶縁ゲイト型半導体装置 | |
| US6849525B2 (en) | Methods for forming polycrystalline silicon layer and fabricating polycrystalline silicon thin film transistor | |
| KR100243915B1 (ko) | 박막트랜지스터의 제조방법 | |
| JPH03194937A (ja) | 薄膜トランジスタの製造方法 | |
| KR100305255B1 (ko) | 다결정실리콘박막의제조방법 | |
| KR100271493B1 (ko) | 박막트랜지스터의 제조방법 | |
| JPH08340122A (ja) | 薄膜半導体装置 | |
| KR100749872B1 (ko) | 실리콘 박막 트랜지스터 및 그 제조방법 | |
| KR100466962B1 (ko) | 폴리실리콘 박막트랜지스터의 제조방법 | |
| KR100234939B1 (ko) | 박막트랜지스터의 제조방법 | |
| KR100292047B1 (ko) | 박막트랜지스터및그제조방법 | |
| KR100271492B1 (ko) | 박막트랜지스터의 제조방법 | |
| KR100239782B1 (ko) | 박막트랜지스터의 제조방법 | |
| JPH033247A (ja) | 薄膜トランジスタの製造方法 | |
| KR100397876B1 (ko) | 박막트랜지스터와 그 제조방법 | |
| KR100620140B1 (ko) | 박막트랜지스터의 제조방법 | |
| KR100709282B1 (ko) | 박막 트랜지스터 및 제조 방법 | |
| KR100325077B1 (ko) | 실리사이드막을구비한박막트랜지스터의형성방법 | |
| KR101012794B1 (ko) | 다결정 규소막의 형성 방법 | |
| KR100243276B1 (ko) | 레이저 어닐링을 이용한 다결정실리콘 박막의 제조방법 및 이를 이용한 박막 트랜지스터의 제조방법 | |
| JPH0572749B2 (ko) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070928 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |