KR19990010451A - 가스 혼합물 및 이를 이용한 전극층 식각 방법 - Google Patents

가스 혼합물 및 이를 이용한 전극층 식각 방법 Download PDF

Info

Publication number
KR19990010451A
KR19990010451A KR1019970033247A KR19970033247A KR19990010451A KR 19990010451 A KR19990010451 A KR 19990010451A KR 1019970033247 A KR1019970033247 A KR 1019970033247A KR 19970033247 A KR19970033247 A KR 19970033247A KR 19990010451 A KR19990010451 A KR 19990010451A
Authority
KR
South Korea
Prior art keywords
gas
electrode layer
etching
electrode
etching method
Prior art date
Application number
KR1019970033247A
Other languages
English (en)
Other versions
KR100230430B1 (ko
Inventor
허문태
Original Assignee
손욱
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 손욱, 삼성전자 주식회사 filed Critical 손욱
Priority to KR1019970033247A priority Critical patent/KR100230430B1/ko
Priority to JP10081978A priority patent/JPH1140542A/ja
Priority to US09/114,520 priority patent/US6093653A/en
Publication of KR19990010451A publication Critical patent/KR19990010451A/ko
Application granted granted Critical
Publication of KR100230430B1 publication Critical patent/KR100230430B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/36—Imagewise removal not covered by groups G03F7/30 - G03F7/34, e.g. using gas streams, using plasma

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

폴리실리콘으로 이루어진 전극층 식각시 사용되는 가스 혼합물 및 이를 이용한 전극층 식각 방법을 제공한다. 본 발명에 따른 가스 혼합물은 Cl2가스 및 N2가스의 혼합물로 이루어지고, N2가스는 Cl2가스와 N2가스의 총 부피를 기준으로 30 부피% 이내로 함유된다. 본 발명에 따른 도전층의 식각 방법에서는 반도체 기판상에 도전 물질을 사용하여 전극층을 형성한다. 상기 전극층 위에 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각 마스크로 하고, Cl2가스 및 N2가스의 혼합 가스에 의한 플라즈마를 이용하여 상기 전극층을 식각한다. 이 때, Cl2가스를 100 ∼ 400sccm, N2가스를 3 ∼ 15sccm의 양으로 공급하면서 500 ∼ 1000W 범위의 상위(上位) 파워를 공급한다.

Description

가스 혼합물 및 이를 이용한 전극층 식각 방법
본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 특히 폴리실리콘으로 이루어진 전극층 식각시 사용되는 가스 혼합물 및 이를 이용한 전극층 식각 방법에 관한 것이다.
반도체 제조 공정중 커패시터의 하부 전극을 형성하기 위한 도전 물질로서 일반적으로 폴리실리콘을 사용한다. 이와 같이 폴리실리콘으로 이루어지는 전극층을 패터닝하기 위해서는 플라즈마를 이용한 식각 방법을 주로 이용한다. 그 중에서도 특히 TCP(Transformer Coupled Plasma) 기술을 이용한 식각 장치에서는 코일 형상 및 그에 준하는 구조에 의하여 충분히 균일한 플라즈마를 형성하므로, TCP 식각 방법으로 폴리실리콘층을 식각하면 이온 밀도 또는 상위 파워를 직접 제어함으로써 폴리실리콘층을 이방성으로 식각할 수 있고, 산화물 및 포토레지스트 물질에 대하여 선택성을 확보할 수 있는 이점이 있다.
종래에는 폴리실리콘으로 이루어지는 전극층을 형성할 때, 식각 가스로서 주로 HBr을 함유하는 혼합 가스를 사용하였다. HBr 가스는 식각시 식각되는 막질의 측벽을 보호하기 위하여 수직으로 식각되도록 하는 특성이 강하고, 마스크층으로 사용되는 산화막과의 선택적 식각 특성이 강한 특징이 있다. 그러나, HBr 가스를 함유한 혼합 가스를 사용할 때, 식각 속도가 느려서 식각 공정에 많은 시간을 요하고, 그에 따라 식각 공정의 재현성이 부족하여 연속적으로 제조되는 제품에서 불량품이 발생할 수 있다. 또한, 폴리머 등 부산물이 과다하게 형성되므로 식각 장치 내부의 정기적 세정 주기가 짧아지는 단점이 있다.
따라서, 본 발명의 목적은 상기한 종래 기술의 문제점을 해결하기 위한 것으로서, 폴리실리콘으로 이루어지는 전극층을 효율적으로 식각할 수 있는 가스 혼합물을 제공하는 것이다.
본 발명의 다른 목적은 상기 가스 혼합물을 사용하여 폴리실리콘으로 이루어지는 전극층을 플라즈마를 이용한 건식 식각 방법에 의하여 효율적으로 식각하는 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명에 따른 가스 혼합물은 Cl2가스 및 N2가스의 혼합물로 이루어진다. 상기 가스 혼합물에서 N2가스는 Cl2가스와 N2가스의 총 부피를 기준으로 30 부피% 이내로 함유된다.
상기 다른 목적을 달성하기 위한 본 발명에 따른 도전층의 식각 방법에서는 반도체 기판상에 도전 물질을 사용하여 전극층을 형성한다. 상기 전극층 위에 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각 마스크로 하고, Cl2가스 및 N2가스의 혼합 가스에 의한 플라즈마를 이용하여 상기 전극층을 식각한다.
상기 전극층을 형성하는 단계는 폴리실리콘을 사용하여 형성하고, 상기 전극층을 식각하는 단계는 Cl2가스를 100 ∼ 400sccm, N2가스를 3 ∼ 15sccm의 양으로 공급하면서 500 ∼ 1000W 범위의 상위(上位) 파워로 행한다.
본 발명에 의하면, 식각 공정이 단축되어 식각 공정의 재현성이 향상되고, 식각 장치 내부의 정기적 세정 주기가 짧아지는 효과가 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
반도체 장치의 하부 전극 형성을 위한 폴리실리콘층을 플라즈마 식각 방법, 예를 들면 TCP 식각 방법으로 식각할 때, 폴리실리콘층의 식각 속도는 및 화학적 식각 메카니즘에 영향을 받는다.
일반적으로 반도체 기판상에 전극을 형성할 때, 먼저 반도체 기판상에 도전 물질을 사용하여 전극층을 형성하고, 상기 전극층 위에 마스크 패턴 예를 들면 산화막 패턴 또는 포토레지스트 패턴을 형성한 후, 상기 마스크 패턴을 식각 마스크로 하여 전극층을 식각한다. 본 발명에서는 상기 전극층이 폴리실리콘으로 이루어진 경우에 상기 전극층을 식각하기 위하여 식각 가스로서 Cl2및 N2혼합 가스를 사용한다. 여기서, N2가스를 사용하는 이유는 시각 공정중에 폴리머를 발생시켜서 식각되는 전극층의 측벽을 보호함으로써 이방성 식각 특성을 높이기 위함이다.
여기서, Cl2가스는 100 ∼ 400sccm까지 사용하는 것이 적당하지만, 필요에 따라서 더 넓은 범위로 사용하는 것도 가능하다. N2가스는 3 ∼ 15sccm까지 사용하는 것이 적당하지만, Cl2가스와의 비율에 따라서 더 넓은 범위로 사용하는 것도 가능하다. 단, N2가스의 사용량을 너무 크게 하면, 폴리머 생성이 많아져서 생산성이 떨어지는 불리한 점이 있다.
바람직하게는, 폴리실리콘으로 이루어지는 전극층을 이방성 식각하기 위하여 Cl2가스와 N2가스의 혼합 가스의 총 부피에 대하여 N2가스가 30부피%를 넘지 않도록 한다.
플라즈마 식각 장치중 일반적인 TCP 식각 장치는 식각 장치의 내부에서 식각될 막질이 증착된 웨이퍼의 상부에 위치하도록 설치되는 TCP코일에 파워를 공급하는 상위 파워와, 웨이퍼가 로딩되는 스테이지의 하부에서 파워를 공급하는 저위(低位) 전극의 바이어스 파워를 구비한다. 여기서, 상위 파워는 식각 가스를 활성화시키는 역할을 하고, 저위 전극의 바이어스 파워는 활성화된 가스를 웨이퍼가 위치하는 방향으로 끌어당기는 역할을 한다.
본 출원인은 상기와 같은 TCP 식각 장치를 사용하여 폴리실리콘층을 식각할 때, 폴리실리콘층의 식각 속도는 상위 파워에 영향을 받는다는 것을 밝혀내었다.
표 1은 상위 파워를 변화시켜가면서 웨이퍼상에서 폴리실리콘층을 식각하였을 때 나타난 각 특성을 분석한 결과이다. 여기서, 식각시 TCP 식각 장치의 챔버내 압력은 20mT, 저위(低位) 전극의 바이어스 파워는 90W, Cl2의 유량은 150sccm, N2의 유량은 7sccm, 웨이퍼 뒷면으로 공급되는 He 가스의 압력은 8토르(Torr)로 고정한 상태에서 상위 파워를 변화시키면서 각 특성을 분석하였다.
상위 파워(W) 식각율(Å/분) 균일도(%) 포토레지스트막에 대한 선택비 마우스 바이트 결함 프로파일 CD 스큐
400 3520 4.5 1.12 심함 정상 0.16
500 3600 3.2 1.20 미약 정상 0.18
600 4200 4.0 1.32 없음 정상 0.18
700 4800 4.9 1.42 없음 정상 0.18
800 5300 5.2 1.5 없음 정상 0.18
상기한 바와 같이, 상위 파워가 증가함에 따라 균일도(uniformity), 포토레지스트막에 대한 선택비(selectivity) 및 마우스 바이트 결함(mouse bite defect) 특성에서는 큰 변화를 보이지 않았으나, 식각율은 상기 상위 파워의 증가에 비례하여 커졌다.
본 발명에 따른 식각 방법에서 상위 파워는 500 ∼ 1000W의 범위에서 적용 가능하며, 상위 파워를 700W 이상으로 높게 하면, Cl2가스의 이온화를 가속시켜서 폴리실리콘층의 식각 속도를 월등히 향상시킬 수 있다.
본 발명에 적용하기 적합한 식각 챔버 내의 압력 범위는 약 15 ∼ 25mT, 바람직하게는 약 20mT이고, 저위(低位) 전극의 바이어스 파워는 해당 공정에 따라 70 ∼ 200W의 범위에서 적용 가능하다.
실제로, 식각 챔버 내의 압력을 20mT, 상위 파워를 700W, 저위 전극의 바이어스 파워를 100W, 식각 가스로서 Cl2가스의 유량을 200sccm, N2가스의 유량을 10sccm으로 하여 7,000Å 두께를 가지는 폴리실리콘층의 식각 공정을 진행한 결과, 웨이퍼 당 공정 시간이 135초였다. 이는, 종래 기술에서 식각 가스로서 HBr 가스를 사용하고 상위 파워는 300W, 압력은 10mT로 한 것을 제외하고 본 발명의 경우와 동일한 조건하에서 폴리실리콘층의 식각 공정을 진행한 경우(264초/웨이퍼)에 비하여 식각 속도가 증가되어 공정 시간이 훨씬 단축된 결과를 보여주는 것이다. 이로부터, 본 발명에 따르면 공정 시간의 단축에 의하여 공정 재현성을 향상시킬 수 있음을 알 수 있다.
또한, 마스크층으로 사용되는 산화막 및 포토레지스트막에 대한 식각 선택비도 HBr 가스를 사용한 경우에는 각각 6.0 및 1.1이었던 것에 비하여 본 발명에 따라 상기 조건을 적용한 결과 각각 9.0 및 1.4로서, 산화막 및 포토레지스트막에 대한 식각 선택비도 향상된 결과를 나타내었다. 또한, 식각 장치 내부의 정기적 세정 주기도 10,000분으로서, 종래의 경우(3,500분)에 비하여 약 290% 향상되었다.
상술한 실시예에서는 상위 파워 및 저위 전극의 바이어스 파워를 동시에 조절하는 플라즈마 식각 장치를 사용하는 것에 대하여만 설명하였으나, 본 발명에서는 이에 한정되지 않고, 본 발명에 의한 방법은 단일 파워를 사용하는 플라즈마 식각 장치를 사용하는 경우에도 마찬가지로 적용 가능한 것임을 당업자이면 잘 알 수 있을 것이다.
상기한 바와 같이, 본 발명에 따라 폴리실리콘으로 이루어지는 전극층을 식각할 때 상위 파워를 크게 한 상태에서 식각 가스로서 N2가스 및 Cl2가스를 사용함으로써, 식각 공정이 단축되어 식각 공정의 재현성이 향상되고, 식각 장치 내부의 정기적 세정 주기가 짧아지는 효과가 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (15)

  1. 폴리실리콘층을 식각하기 위한 가스 혼합물에 있어서, 상기 가스 혼합물은 Cl2가스 및 N2가스의 혼합물로 이루어지는 것을 특징으로 하는 가스 혼합물.
  2. 제1항에 있어서, 상기 가스 혼합물에서 N2가스는 Cl2가스와 N2가스의 총 부피를 기준으로 30 부피% 이내로 함유되는 것을 특징으로 하는 가스 혼합물.
  3. 반도체 기판상에 도전 물질을 사용하여 전극층을 형성하는 단계와, 상기 전극층 위에 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 식각 마스크로 하고, Cl2가스 및 N2가스의 혼합 가스에 의한 플라즈마를 이용하여 상기 전극층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 전극층 식각 방법.
  4. 제3항에 있어서, 상기 전극층을 형성하는 단계는 폴리실리콘을 사용하여 형성하는 것을 특징으로 하는 전극층 식각 방법.
  5. 제4항에 있어서, 상기 전극층은 커패시터의 하부 전극 형성용 전극층인 것을 특징으로 하는 전극층 식각 방법.
  6. 제3항에 있어서, 상기 마스크 패턴은 산화막으로 형성하는 것을 특징으로 하는 전극층 식각 방법.
  7. 제3항에 있어서, 상기 마스크 패턴은 포토레지스트막으로 형성하는 것을 특징으로 하는 전극층 식각 방법.
  8. 제3항에 있어서, 상기 전극층을 식각하는 단계는 Cl2가스를 100 ∼ 400sccm, N2가스를 3 ∼ 15sccm의 양으로 공급하면서 행하는 것을 특징으로 하는 전극층 식각 방법.
  9. 제3항에 있어서, 상기 전극층을 식각하는 단계에서 N2가스는 Cl2가스와 N2가스의 총 부피를 기준으로 30 부피% 이내로 함유되도록 공급하는 것을 특징으로 하는 전극층 식각 방법.
  10. 제3항에 있어서, 상기 전극층을 식각하는 단계는 상위(上位) 파워 및 저위(低位) 전극의 바이어스 파워를 조절할 수 있는 플라즈마 식각 장치를 사용하여 행하는 것을 특징으로 하는 전극층 식각 방법.
  11. 제10항에 있어서, 상기 식각 장치는 TCP(Transformer Coupled Plasma) 식각 장치인 것을 특징으로 하는 전극층 식각 방법.
  12. 제3항에 있어서, 상기 전극층을 식각하는 단계는 단일 전극을 사용하는 플라즈마 식각 장치를 사용하여 행하는 것을 특징으로 하는 전극층 식각 방법.
  13. 제3항에 있어서, 상기 전극층을 식각하는 단계는 500 ∼ 1000W 범위의 상위 파워로 행하는 것을 특징으로 하는 전극층 식각 방법.
  14. 제9항에 있어서, 상기 전극층을 식각하는 단계는 70 ∼ 200W 범위의 저위 전극 바이어스 파워로 행하는 것을 특징으로 하는 전극층 식각 방법.
  15. 제9항에 있어서, 상기 전극층을 식각하는 단계는 15 ∼ 25mT 범위의 압력하에서 행하는 것을 특징으로 하는 전극층 식각 방법.
KR1019970033247A 1997-07-16 1997-07-16 가스 혼합물 및 이를 이용한 전극층 식각 방법 KR100230430B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019970033247A KR100230430B1 (ko) 1997-07-16 1997-07-16 가스 혼합물 및 이를 이용한 전극층 식각 방법
JP10081978A JPH1140542A (ja) 1997-07-16 1998-03-27 ポリシリコン層蝕刻用ガス混合物及びこれを用いたポリシリコン電極層の蝕刻方法
US09/114,520 US6093653A (en) 1997-07-16 1998-07-13 Gas mixture for etching a polysilicon electrode layer and etching method using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970033247A KR100230430B1 (ko) 1997-07-16 1997-07-16 가스 혼합물 및 이를 이용한 전극층 식각 방법

Publications (2)

Publication Number Publication Date
KR19990010451A true KR19990010451A (ko) 1999-02-18
KR100230430B1 KR100230430B1 (ko) 1999-11-15

Family

ID=19514744

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970033247A KR100230430B1 (ko) 1997-07-16 1997-07-16 가스 혼합물 및 이를 이용한 전극층 식각 방법

Country Status (3)

Country Link
US (1) US6093653A (ko)
JP (1) JPH1140542A (ko)
KR (1) KR100230430B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6534411B1 (en) * 1999-08-13 2003-03-18 Advanced Micro Devices, Inc. Method of high density plasma metal etching
US7629259B2 (en) * 2005-06-21 2009-12-08 Lam Research Corporation Method of aligning a reticle for formation of semiconductor devices
KR100778851B1 (ko) * 2005-12-28 2007-11-22 동부일렉트로닉스 주식회사 반도체 소자의 ｍｉｍ 커패시터 형성방법
JP2012124351A (ja) * 2010-12-09 2012-06-28 Toshiba Corp 集積回路装置の製造方法
WO2013115205A1 (ja) 2012-01-31 2013-08-08 Ｊｆｅスチール株式会社 発電機リム用熱延鋼板およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4818334A (en) * 1988-03-15 1989-04-04 General Electric Company Method of etching a layer including polysilicon
JPH03224218A (ja) * 1990-01-30 1991-10-03 Seiko Instr Inc 半導体装置の製造方法
JP3172758B2 (ja) * 1993-11-20 2001-06-04 東京エレクトロン株式会社 プラズマエッチング方法
US5582679A (en) * 1994-09-12 1996-12-10 Chartered Semiconductor Manufacturing Pte Ltd. Enhanced metal etch process
US5529197A (en) * 1994-12-20 1996-06-25 Siemens Aktiengesellschaft Polysilicon/polycide etch process for sub-micron gate stacks
US5795829A (en) * 1996-06-03 1998-08-18 Advanced Micro Devices, Inc. Method of high density plasma metal etching

Also Published As

Publication number Publication date
US6093653A (en) 2000-07-25
KR100230430B1 (ko) 1999-11-15
JPH1140542A (ja) 1999-02-12

Similar Documents

Publication Publication Date Title
US7473377B2 (en) Plasma processing method
US6326307B1 (en) Plasma pretreatment of photoresist in an oxide etch process
US8337713B2 (en) Methods for RF pulsing of a narrow gap capacitively coupled reactor
KR100230908B1 (ko) 반도체 장치의 제조 방법
US6008139A (en) Method of etching polycide structures
US5180464A (en) Dry etching method
KR100382720B1 (ko) 반도체 식각 장치 및 이를 이용한 반도체 소자의 식각 방법
US5880033A (en) Method for etching metal silicide with high selectivity to polysilicon
KR100743873B1 (ko) 플라즈마 처리 챔버 내에서의 에칭을 개선하기 위한 기술
JPH05102107A (ja) 半導体装置の製造方法
KR100595090B1 (ko) 포토레지스트 마스크를 사용한 개선된 엣칭방법
JPH0648680B2 (ja) 窒化物絶縁層を選択的にドライ・エッチングする気体混合物及び方法
KR100230430B1 (ko) 가스 혼합물 및 이를 이용한 전극층 식각 방법
US6942816B2 (en) Methods of reducing photoresist distortion while etching in a plasma processing system
JP4498662B2 (ja) ドライエッチング方法
JP2739228B2 (ja) 半導体デバイスの製造方法
JPH11111677A (ja) 半導体装置の製造方法
KR100393976B1 (ko) 마스크 패턴밀도에 따른 반도체 웨이퍼의 식각 속도변화를 최소화하는 방법
Tuda et al. Profile evolution and nanometre-scale linewidth control during etching of polysilicon gates in high-density plasmas
KR0161426B1 (ko) 반도체장치의 제조방법
KR100223760B1 (ko) 반도체 장치의 콘택홀 형성 방법
KR100290875B1 (ko) 폴리머필림형성에의한이방성에치방법
KR19990030642A (ko) 반도체 소자의 콘택홀 형성방법
JPH0629257A (ja) 反応性イオン・エッチング方法
JPH0567591A (ja) ＳｉＯ▲２▼に対するＳｉＮ膜の選択的エツチング方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120801

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee