KR19990006294A - 실리사이드 증착 마스킹 방법 및 금속 실리사이드층 형성방법 - Google Patents

실리사이드 증착 마스킹 방법 및 금속 실리사이드층 형성방법 Download PDF

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Abstract

종래의 산화물마스크를 사용하여 실리콘 구조물의 표면 상에 실리사이드를 형성하는 방법의 문제점을 포토레지스트 마스크를 사용함으로서 극복한다. 금속 이온은 높은 선량과 낮은 에너지로 실리콘 구조물의 마스크되지 않은 표면으로 선택적으로 주입되어서, 금속이온이 소정의 금속 실리사이드층을 형성하도록 실리콘과 반응한다.

Description

실리사이드 증착 마스킹 방법 및 금속 실리사이드층 형성 방법
본 발명은 실리콘 표면 상에 실리사이드를 선택적으로 형성하는 방법에 관한 것이며, 특히, 포토레지스트 마스크를 사용하여 실리사이드 금속 이온의 주입을 방지하도록 하여, 마스크되지 않은 실리콘 표면에 실리사이드 형성이 제한되도록, 실리사이드 증착을 마스킹하는 방법에 관한 것이다.
반도체 장치의 고밀도화에 따라서, MOS 트랜지스터의 게이트, 드래인 및 소오스, 바이폴라 트랜지스터의 에미터, MOS 및 바이폴라 트랜지스터의 국부적 상호접속 영역, 이들 장치를 접속하는 상호접속선과 같은, 이들 장치의 도전성 구조물의 시트 저항은 반도체 장치가 동작할 수 있는 속도를 제한하기 시작한다.
실리콘 구조물의 시트 저항을 감소시키기 위하여 공지된 기술은 실리콘 구조물 상에 금속 실리사이드층을 형성하는 것이다. 상기 결과물인 실리사이드 구조물은 실리콘의 잘 알려진 특성과 함께 금속 실리사이드의 낮은 저항을 제공한다.
실리사이드 구조물의 형성은 디지털 회로로서 실행하는 반도체 장치를 일반적으로 제한한다. 선형회로가 존재하는 곳에서, 금속 실리사이드층의 도입은 신호 인티그러티(integrity) 를 퇴화시킬 수 있다. 그러므로, 동일한 기판상에 디지털 및 선형 회로를 갖는 반도체 장치를 형성할 때, 선형 회로가 실리사이드 형성 금속에 노출되지 않도록 보호할 필요가 있다.
실리사이드를 반도체 장치의 표면에 선택적으로 도포하기 위한 종래의 방법에서는 산화물마스크를 사용한다. 산화물마스크는 상기 장치의 전표면 상에 증착된다. 그런 후, 산화물마스크 부분이 선택적으로 에칭되며, 실리사이드가 형성될 표면을 노출시킨다. 다음, 실리사이드 형성 금속이 전체 장치 상에 스퍼터링되어서, 실리사이드층이 선택적으로 에칭된 이들 표면 상에만 생성된다.
산화물마스크를 사용하는 종래의 실리사이드 구조물의 형성의 한 단점은 실리콘 산화물이 반도체 장치의 몇 개의 중요하고 섬세한 구성요소를 또한 형성한다는 것이다. 이를테면, 도 1a 에서, NMOS 반도체 (2) 의 게이트 스페이서 (6) 와 필드산화 구조물 (3) 은 실리콘 산화물로 구성된다.
게이트 스페이서와 필드산화 구조물의 극단적으로 작은 크기 때문에, 마스크 산화물의 불명확한 에칭은 그것들은 쉽게 손상시키거나 혹은 붕괴시킨다. 예를 들어, 게이트 스페이서의 과다 에칭은 게이트 영역과 소오소 혹은 드래인 구성요소 사이를 단락시킬 수 있다. 필드산화물의 과다 에칭은 실리콘 구조물 주위로 전류의 유출을 발생시킨다. 이들 결과중 어느 것은 반도체 장치를 디스에이블할 수 있다.
본 발명은 종래의 공정과정에서 발견된 한계를 감소시키거나 혹은 제거시킨 반도체 장치 상에 금속 실리사이드층을 선택적으로 형성하기 위한 또다른 방법을 제공한다.
도 1 의 (A) 내지 (E) 는 실리사이드된 영역을 갖는 MOS 반도체 구조를 형성하기 위한 종래의 공정과정을 설명하는 단면도이다.
도 2 의 (A) 내지 (D) 는 실리사이드된 영역을 갖는 MOS 반도체 구조를 형성하기 위한 본 발명의 실시예에 따르는 공정과정을 설명하는 단면도이다.
* 도면의주요부분에대한부호의설명
3 : 필드산화물 4 : 게이트
5 : 게이트 산화물 6 : 게이트 스페이서
7 : 드래인/소오스 영역 14 : 실리사이드 형성 금속이온
13 : 포토레지스트 15 : 실리사이드층
본 발명의 한 실시예에서, 상기 방법은 종래 수단에 의한 반도체 장치의 형성으로 시작된다. 포토레지스트층은 실리사이드 형성을 차단하기 위한 표면 상에 선택적으로 형성된다.
다음, 실리사이드 형성 금속 이온은 높은 선량과 낮은 에너지로 모든 표면에 도포된다. 주입된 실리사이드 형성 금속 이온은 마스크되지 않은 실리콘과 반응하여서 실리사이드를 형성한다. 그러나, 이들 실리사이드 형성 금속 이온은 포토레지스트 물질에 의해서 차단되어서, 금속 주입은 포토레지스트 마스크를 보유하는 영역에서는 나타나지 않는다.
이온 주입 및 실리사이드의 형성 후, 포토레지스트는 제거되며, 상기 공정은 종래의 백앤드(back-end) 공정 단계로 계속 진행된다.
다음의 상세한 설명과 본 발명의 원리를 사용하는 실시예에 따른 첨부된 도면으로, 본 발명의 특징과 장점의 더 나은 이해를 얻을 것이다.
도 1 의 (A) 내지 도 1 의 (E) 는 반도체 장치 상에서 실리사이드를 마스킹하기 위한 통상적인 방법을 설명하는 단면도이다.
상기 공정과정은 종래의 방법으로 형성된 구성요소 구조물을 갖는 반도체 장치로 시작된다. 도 1 의 (A) 에 도시된 것처럼, 반도체 장치 (1) 는 필드산화물 (3) 에 의해서 상호 분리되어 있는 일련의 NMOS (2) 트랜지스터를 구비한다. 각각의 NMOS 트랜지스터 (2) 는 게이트 (4), 게이트 산화물 (5), 게이트 스페이서 (6) 및 드래인/소오스 영역 (7) 을 구비한다. 드래인/소오스 영역 (7) 은 전류 흐름의 방향에 의존하여 각각의 NMOS 트랜지스터에서 상호교환될 수 있다.
도 1 의 (B) 는 반도체 장치 (1) 의 모든 표면상에 종래의 실리콘 산화물마스크 (8) 의 형성을 보여준다.
도 1 의 (C) 는 선택된 영역 내에서 실리콘 산화물마스크를 에칭하여서 실리사이드층이 형성되는 영역을 노출시킨다. 전형적으로, 실리사이드층은 게이트, 드래인 및 소오스 영역 상에 형성된다. 도 1 의 (C) 는 또한 필드산화막 (3) 의 일부 (9) 와 게이트 스페이서 (6) 의 전체를 불규칙적으로 에칭하는 것을 보여준다.
도 1 의 (D) 는 반도체 장치의 모든 표면 상에 실리사이드 금속 (10) 을 스퍼터링함으로서 증착되는 것을 보여준다.
도 1 의 (E) 는 게이트 (4) 와 드래인/소오스 영역 (7) 의 노출된 실리콘과 반응하여 실리사이드층 (11) 을 형성하며, 산화물 표면으로부터 반응되지 않은 실리사이드 금속을 제거하는 것을 보여준다. 실리사이드 금속은 전형적으로 실리콘 산화물과 거의 혹은 완전히 반응하지 않기 때문에, 실리사이드는 마스크된 영역 상에 형성되지 않는다.
도 1 의 (C) 에 도시되어 있는 것처럼, 종래의 산화 마스크 (8) 의 부정확한 에칭은 중요한 게이트 스페이서 (6) 의 붕괴를 발생시킬 수 있다. 이들 게이트 스페이서의 손실은 오버랩 영역 (12) 내에 실리사이드의 증착을 발생시키며(도 1e), 게이트 (4) 와 드래인/소오스 (7) 사이의 도전 가능 경로를 발생시킨다. 그 결과물인 단락 회로는 반도체 장치 (1) 를 사용할 수 없게 만든다.
도 1 의 (C) 는 또한 영역 (9) 에서 필드산화물 (3) 의 퇴화를 설명하고 있다. 필드산화물로부터의 물질의 손실은 주위의 구조물로부터 NMOS 트랜지스터 (2) 를 전기적으로 분리하기 위한 능력을 제한할 수 있다. 약화된 필드산화물 (3) 에 의한 전류의 누출은 반도체 장치 (1) 를 사용할 수 없게 만든다.
본 발명은 이들 문제점을 극복한다. 도 2 의 (A) 내지 도 2 의 (D) 는 본 발명의 한 실시예에 따라서 실리사이드 형성 과정을 설명하는 단면도를 보여준다.
상기 과정은 구성요소 구조물을 갖는 종래 형식의 반도체 장치를 가지고 시작된다. 도 2 의 (A) 에 도시된 것처럼, 반도체 장치 (1) 는 필드산화물 (3) 에 의해서 상호 분리되어 있는 일련의 NMOS 트랜지스터 (2) 를 구비한다. 각각의 NMOS 트랜지스터는 게이트 (4), 게이트 산화물 (5), 게이트 스페이서 (6) 및 드래인/소오스 영역 (7) 을 포함한다. 드래인/소오스 영역 (7) 은 전류의 흐름의 방향에 의존하여 각각의 NMOS 트랜지스터에서 상호교환할 수 있다.
도 2 의 (B) 는 실리사이드의 형성을 원하지 않는 영역 상에 포토레지스트 마스크 (13) 를 형성하는 것을 보여준다.
도 2 의 (C) 는 실리사이드 형성 금속 이온 (14) 의 주입을 보여준다. 티탄 혹은 코발트 중 어느 하나인 이들 실리사이드 금속 이온은 낮은 에너지와 극단적으로 높은 선량으로 주입된다. 상기 낮은 에너지의 실리사이드 형성 금속 이온은 포토레지스트 (13) 에 의해서 차단되며, 금속이 마스크 영역으로 주입되지 않게 한다.
도 2 의 (D) 는 실리사이드 형성 금속 이온 (14) 이 마스크되지 않은 영역으로 주입된 때를 보여주며, 이들 이온은 실리콘과 작용하여서 소정의 실리사이드층 (15) 을 형성한다. 2:1 의 화학량론을 갖는 700A 두께의 실리사이드층이 약 1 x 1017이온/cm2의 주입 선량을 사용하여 생성될 수 있다.
실리사이드층이 형성될 때, 포토레지스트 마스크 (13) 가 제거되며 반도체 제조 공정은 종래의 백앤드 공정 단계로 마무리 짖는다.
본 발명에 의해서 설명된 주입 에너지는 아마도 지금 사용할 수 있는 가장 앞선 주입 기술을 표현한다. 그러나, 몇 가지의 요소들이 본 발명의 주입을 실행할 수 있게 만든다.
첫째, 이온 주입 기술의 능력은 계속적으로 발전되어 나갈 것이며, 본 발명에 의해서 요구된 선량을 주입하기 위한 능력은 곧 일반화될 것이다. 둘째, 실리사이드 형성이 주입된 실리사이드 형성 금속 이온의 농도에 크게 민감하지 않기 때문에, 정밀한 선량측정이 크게 중요하지 않으며, 다른 주입기 파라미터가 릴렉스되어서, 필요한 더 높은 주입빔 전류를 얻을 수 있다. 셋째, 높은 선량/낮은 에너지의 이온 주입은 현재 상대적으로 고가이면서, 그런 이온주입의 가격은 점차로 떨어질 것으로 기대된다. 이러한 각각의 요소들은 적은 비용상에서 청구된 과정의 가격효과를 강화할 것이나, 실수가 있을 수 있는 산화물마스크 기술이 현재 사용되고 있다.
도 2a 에 도시된 반도체 장치 (1) 는 본 발명에 따르는, 실리사이드 마스킹에 적절한 많은 장치 중 단지 하나일 뿐이라는 것을 인지하는 것이 중요하다. 반도체 장치 사이에 링크를 형성하는 상호접속선 뿐만아니라, 바이폴라트랜지스터와 다른 MOS 구성 트랜지스터는 또한 청구된 공정과정에 적절하다. 그러므로, 다음의 청구항은 본 발명의 영역을 한정하며, 상기 청구항과 그의 동등물의 영역 내의 방법과 구조물은 그것에 의해서 커버된다.
본 발명에 따르는 반도체 장치는 포토레지스트 마스크를 사용하여 선택적으로 실리사이드층을 형성함으로서 시트 저항을 감소시킨다.

Claims (5)

  1. 반도체 장치의 실리콘 구조물 상에 금속 실리사이드층을 형성하기 위한 방법에 있어서,
    실리콘으로 이루어진 다수의 영역을 갖는 반도체 장치를 형성하는 단계와,
    상기 다수의 실리콘 영역의 제 1 부분으로 포토레지스트 코팅을 도포하는 단계와,
    다수의 실리사이드 형성 금속 이온을 상기 다수의 실리콘 영역의 제 2 부분으로 주입하는 단계를 구비하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 상기 다수의 실리사이드 형성 금속 이온을 상기 다수의 실리콘 영역의 제 2 부분으로 주입하는 상기 단계는, 티타늄 주입을 포함하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서, 상기 다수의 실리사이드 형성 금속 이온을 상기 다수의 실리콘 영역의 제 2 부분으로 주입하는 상기 단계는, 코발트 주입을 포함하는 것을 특징으로 하는 방법.
  4. 제 1 의 다수의 실리콘 표면의 영역으로 포토레지스트 코팅을 도포하는 단계와,
    제 2 의 다수의 실리콘 표면의 영역으로 다수의 금속 이온을 주입하는 단계를 구비하는 것을 특징으로 하는 실리사이드 증착 마스킹 방법.
  5. 제 4 항에 있어서, 상기 제 1 의 다수의 실리콘 표면의 영역으로 포토레지스트 코팅을 도포하는 상기 단계는, 반도체 장치의 구성요소를 형성하는 제 1 의 다수의 실리콘 표면의 영역으로 포토레지스트 코팅을 도포하는 것을 특징으로 방법.
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