KR100272482B1 - 실리사이드증착마스크방법및금속실리사이드층형성방법 - Google Patents

실리사이드증착마스크방법및금속실리사이드층형성방법 Download PDF

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Abstract

종래의 산화물 마스크를 사용하여 실리콘 구조물의 표면상에 실리사이드를 헝성하는 방법의 문제점을 포토레지스트 마스크를 사용함으로서 극복한다. 금속 이온은 높은 선량과 낮은 에너지로 실리콘 구조물의 마스크되지 않은 표면에 선택적으로 주입되어서, 금속 이온이 소정의 금속 실리사이드층을 형성하도록 실리콘과 반응한다.

Description

실리사이드 증착 마스크 방법 및 금속 실리사이드층 형성 방법{METHOD OF MASKING SILICIDE DEPOSITION AND FORMING A LAYER OF METAL SILICIDE}
본 발명은 실리콘 표면상에 실리사이드를 선택적으로 형성하는 방법에 관한 것이며, 특히, 포토레지스트 마스크를 사용하여 실리사이드 금속 이온의 주입을 방지하도록 하여, 마스크되지 않은 실리콘 표면에 실리사이드 형성이 제한되도록, 실리사이드 증착을 마스크하는 방법에 관한 것이다.
반도체 소사의 고밀도화에 따라시, MOS 트랜지스터의 게이트, 드레인 및 소스, 바이폴라 트랜지스터의 에미터, MOS 및 바이폴라 트랜지스터의 국부적 상호접속 영역과, 이들 장치를 접속하는 상호 접속 라인과 같은, 이들 장치의 도전싱 구조물의 시트 저항은 반도체 소자가 동작할 수 있는 속도를 제한하게 되었다.
실리콘 구조물의 시트 저항을 감소시키기 위하이 공지된 기술은 실리콘 구조물 상에 금속 실리사이드층을 형성하는 것이다. 상기 결과물인 실리사이드 구조물은 실리콘의 공지된 특성과 함께 금속 실리사이드의 더 낮은 저항을 제공한다.
실리사이드 구조물의 형성은 일반적으로 디지털 회로로서 작용하는 반도체 소자에 제한된다. 선형 회로가 존재하면, 금속 실리사이드층의 도입은 신호 인티그리디 (integrity) 를 악화시킬 수 있다. 따라서. 동일한 기판 상에 디지털 및 선형 회로 모두를 갖는 반도체 소자를 형성할 때, 선형 회로가 실리사이드 형성 금속에 노출되지 않도록 보호할 필요가 있다.
실리사이드를 반도체 소자의 표면에 선택적으로 도포하기 위한 종래의 방법은 산화물 마스크를 사용한다. 산화물 마스크는 상기 장치의 전체 표면상에 증착된다. 그 후, 산화물 마스크의 부분이 선택적으로 에칭되어, 실리사이드가 형성될 표면을 노출시킨다. 다음으로, 실리사이드 형성 금속이 전체 장치 상에 스퍼터링되어, 선택적으로 에칭된 이들 표면상에만 실리사이드층이 생성된다.
산화물 마스크를 사용하는 종래의 실리사이드 구조물의 형성의 한 단점은 실리콘 산화물이 또한 반도체 소자의 수 개의 중요하고 섬세한 구성 요소를 형성한다는 것이다. 이를테면, 도 1a 에서, NMOS 반도체 (2) 의 게이트 스페이서 (6) 와 필드 산화 구조물 (3) 은 실리콘 산화물로 구성된다.
게이트 스페이서와 필드 산화 구조물의 크기가 극히 작기 때문에, 마스크 산화물의 부정확한 에칭은 게이트 스페이서와 필드 산화 구조물을 용이하게 손상시키거나 또는 붕괴시킨다. 에를 들이, 게이트 스페이서의 과다 에칭은 게이트 영역과 소스 또는 드레인 구성 요소 사이를 단락시킬 수 있다. 필드 산화물의 과다 에칭은 실리콘 구조물 주위로 전류의 유출을 발생시킬 수 있다. 이들 결과중 임의의 1개는 반도체 소자를 디스에이블시킬 수 있다.
본 발명은 종래의 제조 공정에서 발견된 한계를 감소시키거나 또는 제거시킨 반도체 소자 상에 금속 실리사이드층을 선택적으로 형성하기 위한 대체 방법을 제공한다.
도 1a 내지 1c 는 실리사이드된 영역을 갖는 MOS 반도체 구조를 형성하기 위한 종래의 공정을 설명하는 단면도.
도 2a 내지 2d 는 실리사이드된 영역을 갖는 MOS 반도체 구조를 형성하기 위한 본 발명의 1 실시예에 따른 공정을 설명하는 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
3 : 필드 산학물 4 : 게이트
5 : 게이트 산학물 6 : 게이트 스페이서
7 : 드레인/소스 영역 14 : 실리사이드 형성 금속 이온
13: 포토레지스트 15 : 실리사이드층
본 발멍의 1 실시예에서, 상기 방법은 종래 수단에 의한 반도체 소자의 형성으로 시작된다. 그 후, 포토레지스트층은 실리사이드 형성을 차단하기 위한 표면상에 선택적으로 형성된다. 다음으로, 실리사이드 형성 금속 이온은 높은 선량과 낮은 에너지로 표면에 도포된다. 주입된 실리사이드 형성 금속 이온은 마스크되지 않은 실리콘과 반응하여 실리사이드를 형성한다. 그러나, 이들 실리사이드 형성 금속 이온은 포토레지스트 물질에 의해서 차단되며, 금속 주입은 포토레지스트 마스크를 갖는 영역에서는 발생하지 않는다.
이온 주입 및 실리사이드의 형성 후, 포토레지스트는 제기되며, 상기 공정은 종래의 백엔드(back-end) 공정 단계로 계속 진행된다.
다음의 상세한 설명과 본 발명의 원리를 사용하는 실시예에 따른 침부된 도면을 참조하여 본 발명의 특징과 장점을 더 이해할 수 있을 것이다.
도 1a 내지 도 1e 는 반도체 소자 상에서 실리사이드를 마스크하기 위한 종래의 방법을 설명하는 단면도이다.
상기 공정은 구성 요소 구조물을 갖는 반도체 소자를 종래의 방법으로 형성하여 시작된다. 도 1a 에 도시된 바와 같이, 반도체 소자 (1) 는 필드 산화물 (3) 에 의해서 상호 분리된 일련의 NMOS (2) 트랜지스터를 구비한다. 각각의 NMOS 트랜지스터 (2) 는 게이트 (4), 게이트 산화물 (5), 게이트 스페이서 (6) 및 드레인/소스 영역 (7) 을 포함한다. 드레인/소스 영역 (7) 은 전류 흐름의 방향에 의존하여 각각의 NMOS 트랜지스터에서 상호 교환될 수 있다.
도 1b 는 반도체 소자 (1) 의 모든 표면상에 종래의 실리콘 산화물 마스크 (8) 의 형성을 도시한다.
도 1c 는 선택된 영역 내에서 실리콘 산화물 마스크롤 에칭하여 실리사이드층이 형성되는 영역을 노출시킨다. 전형적으로, 실리사이드층은 게이트, 드레인 및 소스 영역 상에 형성된다. 도 1c 는 또한 필드산화물 (3) 과 일부 (9) 와 게이트 스페이서 (6) 의 전체의 의도되지 않은 에칭을 도시한다.
도 1d 는 반도체 소자의 모든 표면상에 실리사이드 금속 (10) 을 스퍼터링에 의한 증착을 도시한다.
도 1e 는 게이트 (4) 와 드레인/소스 영역 (7) 의 노출된 실리콘과 반응하여 실리사이드층 (11) 을 형성하며, 산화물 표면으로부터 반응되지 않은 실리사이드 금속을 제거하는 것을 도시한다. 실리사이드 금속은 전형적으로 실리콘 산화물과 거의 또는 전혀 반응하지 않기 때문에, 실리사이드는 마스크된 영역 상에 형성되지 않는다.
도 1c 에 도시되이 있는 바와 같이, 종래의 산화 마스크 (8) 의 부정확한 에칭은 중요한 게이트 스페이서 (6) 의 파괴를 발생시킬 수 있다. 이들 게이트 스페이서의 손실은 중첩 영역 (12) 내에 실리사이드의 증착을 발생시키며 (도 1e), 게이트 (4) 와 드레인/소스 (7) 사이의 도전 가능 경로를 발생시킨다. 그 결과물인 단락 회로는 반도체 소자 (1) 를 사용할 수 없게 만든다.
도 1c 는 또한 영역 (9) 에서 필드 산학물 (3) 의 악화를 설명하고 있다. 필드 산화물 (3) 로부터의 물질의 손실은 주위의 구조물로부터 NMOS 트랜지스터 (2) 를 전기적으로 분리하기 위한 능력을 제한할 수 있다. 또한, 약화된 필드 산화물 (3) 에 의한 전류의 누출은 반도체 소자 (1) 를 사용할 수 없게 만든다.
본 발명은 이들 문제점을 극복한다. 도 2a 내지 도 2d 는 본 발명의 1 실시예에 따른 실리사이드 형성 과정을 설명하는 단면도를 도시한다.
상기 과정은 구성 요소 구조물을 갖는 종래의 반도체 소자의 헝성으로 시작된다. 도 2a 에 도시된 바와 같이, 반도체 소자 (1) 는 필드 산화물 (3) 에 의해서 상호 분리된 일련의 NMOS 트랜지스티 (2) 를 구비한다. 각각의 NMOS 트랜지스터는 게이트 (4), 게이트 산화물 (5), 게이트 스페이서 (6) 및 드레인/소스 영역 (7) 을 포함한다. 드레인/소스 영역 (7) 은 전류 흐름의 방향에 의존하여 각각의 NMOS 트랜지스티터 대하여 상호 교환 가능하다.
도 2b 는 실리사이드의 형성을 원하지 않는 영역 상에 포토레지스트 마스크 (13) 를 형성하는 것을 도시한다.
도 2c 는 실리사이드 형성 금속 이온 (14) 의 주입을 도시한다. 티탄 또는 코발트 중 임의의 하나인 이들 실리사이드 금속 이온은 낮은 에너지와 극히 높은 선량으로 주입된다. 상기 낮은 에너지의 실리사이드 형성 금속 이온은 포토레지스트 (13) 에 의해서 차단되며, 금속이 마스크 영역으로 주입되지 않게 한다.
도 2d 는 실리사이드 형성 금속 이온 (14) 이 마스크되지 않은 영역으로 주입되면, 이들 이온이 실리콘과 작용하여 소정의 실리사이드층 (15) 을 형성하는 것을 도시한다. 2:1 의 화학량을 갖는 700A 두께의 실리사이드층이 약 1 x 1O17이온/cm2의 주입 선량을 사용하여 생성될 수 있다.
실리사이드층이 헝성되면, 포토레지스트 마스크 (13) 가 제거되며 반도체 제조 공정은 종래의 백엔드 공정 단계로 종료한다.
본 발명에 의해서 사용되는 주입 에너지는 현재 사용할 수 있는 가장 진보된 주입 기술을 표현한다. 그러나, 몇 가지의 요소들이 본 발명의 주입을 실행 가능하게 한다.
칫째, 이온 주입 기술의 능력은 계속적으로 발전되어 나갈 것이며, 본 발명에 의해서 요구된 선량을 주입하기 위힌 능력은 곧 일반화될 것이다. 둘째, 실리사이드 형성이 주입된 실리사이드 형성 금속 이온의 농도에 크게 민감하지 않기 때문에, 정밀한 선량 측정이 크게 중요하지 않으며, 다른 주입기 파라미터는 필요한 더 높은 주입 빔 전류를 얻을 수 있도록 완화될 수 있다. 셋째, 높은 선량/낮은 에너지의 이은 주입은 현재 상대적으로 고가이지만, 그러한 이온 주입의 비용은 점차로 떨어질 것으로 기대된다. 이러한 각각의 요소들은 저가이지만, 오류가 있을 수 있는 현재 사용되는 산화물 마스크 기술보다 청구된 공정의 가격 효과를 향상시킬 것이다.
도 2a 에 도시된 반도재 소자 (1) 는 본 발명에 따른, 실리사이드 마스크에 적절한 많은 장치 중 단지 1개일 뿐이라는 것을 인지하는 것이 중요하다. 반도체 소자 사이에 링크를 형성하는 상호 접속 라인뿐만 아니라, 바이폴라 트랜지스터와 다른 MOS 구성 트랜지스터는 또한 청구된 공정에 적합하다. 따라서, 다음의 청구항은 본 발명의 범주를 한정하며, 이들 청구항과 그의 동등한 것의 범주 내의 방법과 구조물이 커버된다.
본 발명에 따르는 반도체 소자는 포토레지스트 마스크를 사용하여 선택적으로 실리사이드층을 형성함으로써 시트 저항을 감소시킨다.

Claims (5)

  1. 반도체 소자의 실리콘 구조물 상에 금속 실리사이드층을 형성하기 위한 방법에 있어서,
    실리콘으로 이루어진 복수의 영역을 갖는 반도체 소자를 형성하는 단계;
    포토레지스트 코팅을 갖는 상기 복수의 실리콘 영역의 제 1 부분 및 포토레지스트 코팅을 갖지 않는 상기 복수의 실리콘 영역의 제 2 부분을 정의하는 포토레지스트 코팅을 상기 반도체 소자에 도포하는 단계;
    상기 포토레지스트 코팅이 상기 복수의 실리콘 영역의 제 1 부분으로 복수의 실리사이드 형성 금속 이온이 관통하는 것을 방지하도록 상기 복수의 실리사이드 형성 금속 이온을 주입하는 단계; 및
    상기 실리콘 및 상기 금속 이온이 반응하여 실리사이드를 형성하도록 상기 복수의 실리콘 영역의 제 2 부분을 열처리하는 단계를 구비하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 복수의 실리사이드 형성 금속 이온을 주입하는 상기 단계는, 티탄을 주입하는 것을 포함하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서,
    상기 복수의 실리사이드 형성 금속 이온을 주입하는 상기 단계는, 코발트를 주입하는 것을 포함하는 것을 특징으로 하는 방법.
  4. 실리사이드 증착을 마스크하는 방법에 있어서,
    포토레지스트 코팅을 포함하는 실리콘 표면의 제 1 복수 영역 및 포토레지스트 코팅을 갖지 않는 실리콘 표면의 제 2 복수 영역을 정의하는 포토레지스트 코팅을 실리콘 표면에 도포하는 단계;
    상기 포토레지스트 코팅이 상기 실리콘 표면의 상기 제 1 복수 영역으로 복수의 실리사이드 금속 이온이 관통하는 것을 방지하도록 상기 복수의 실리사이드 형성 금속 이온을 주입하는 단계를 구비하는 것을 특징으로 하는 실리사이드 증착 마스크 방법.
  5. 제 4 항에 있어서,
    상기 포토레지스트 코팅을 도포하는 단계는 반도체 소자의 구성 요소를 형성하는 실리콘 표면의 제 1 복수 영역에 포토레지스트 코팅을 도포하는 것을 특징으로 하는 실리사이드 증착 마스크 방법.
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