KR19980703182A - 성층 초격자 재료 및 이를 포함하는 전자 소자 제조를 위한저온 처리 - Google Patents

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KR19980703182A
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stratified
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superlattice
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다케시 이토
칼로스 에이 패즈드아라유조
히또시 와따나베
마이클 씨 스코트
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래리 디. 맥밀란
시메트릭스코포레이션
도시타가 스와키
올림프스옵티클코포레이션,리미티드
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Abstract

금속을 포함하는 액체 선구물질은 제 1 전극에 부가되고, 700℃의 온도에서 RTP 베이킹되며, 성층 초격자 재료를 형성하기 위해 동일 온도에서 3 내지 5시간 어닐링된다. 제 2 전극은 캐패시터를 형성하기 위해 형성되며, 제 2 어닐링은 700℃의 온도로 수행된다. 상기 재료는 스트론튬 비스무트 탄탈레이트이고, 상기 선구물질은 스트론튬의 u 몰 등가물, 비스무트의 v 몰 등가물, 및 탄탈의 w 몰 등가물을 포함하는데, 0.8u1.0, 2.0v2.3, 1.9w2.1이다.

Description

성층 초격자 재료 및 이를 포함하는 전자 소자 제조를 위한 저온 처리
강유전 재료의 분극 특성을 사용하는 메모리가 제조될 수 있다면, 이런 메모리는 고밀도의 비휘발성이며, 많은 다른 장점을 가진다고 적어도 30년동안 알려져왔다. 예를 들면, DRAM과 같은 일반적 메모리의 이산화물용 높은 유전 상수 재료의 대체는 휠씬 더 조밀하게 되는 메모리를 초래한다고 잘 알려진 높은 미국 특허 제 5,046,043호를 참조하라. NEC 코포레이션의 유럽 특허 출원 일련 번호 제 0 415 751 호 A1를 참조하라. 그러므로, 많은 연구는 적당한 강유전 특성과 적당한 높은 유전 상수 특성을 갖는 재료를 얻기 위해 수년동안 수행되어 왔다. 그러나, 이미 언급된 특허 공동 계류 출원의 시간까지, 적당히 높은 유전 상수를 갖는 실용적인 강유전 메모리 또는 유전 메모리 제조하기에 적당한 강유전 특성 또는 높은 유전 특성을 가지는 재료를 아무도 찾을 수 없었다. 적당히 높은 분극을 갖는 모든 강유전 재료는 피로 파괴되고, 적당히높은 유전 상수를 갖는 모든 유전 재료는 초과 누설 전류를 가진다. 상기 언급된 공동 계류 특허 출원은 양호한 이전 재료, 이를테면 PZT와 비교할 때 성층 초격자재료, 이를테면 스트론튬 비스무트 탄탈레이트가 강유전과 높은 유전 상수 응용에 뛰어난 특성을 가진다는 것을 개시하고 있다. 캐패시터 메모리 디자인은 상기 공동 계류 출원에 개시되어 있고, 통상적으로 백금 전극에 포함된다.
백금은 실리콘에만 어렵게 접착하고, 티타늄 층은 백금 전극과 실리콘 기판 상이에 배치되며, 실리콘 기판은 당대적으로 기판에 대한 백금의 접착력을 증가시킬 것이라는 것이 알려져 있다. 그러므로, 실용적인 메모리 디자인은 일반적으로 접착층을 포함하는 성층 초격자 재료와 백금 전극을 사용하여 제조될 수 있다.
상기 출원은 약 800℃의 어닐링 온도가 양호한 전기적 특성, 이를테면 약 15미크로쿨롱/㎠을 얻기 위해 요구된다는 것을 개시한다. 800℃의 온도는 이런 재료를 형성하는데 사용되는 종래 기술의 온도보다 더 낮은 반면에, 여전히 이런온도에서 전극과 같은 경계부를 통과하는 다소의 원자 이동이 잔류한다. 예를 들면, 전극의 접착층으로서 사용되는 티타늄은 강유전 재료와 실리콘으로 이동된다. 이런 원자 이동은 콘택 저항과 다른 특성을 다소 변화시켜 일반적 실리콘 기술로 제조된 트랜지스터와 다른 일반적 전기 성분을 갖는 성층 초격자 재료의 사용을 어렵게 한다.
본 발명은 일반적으로 성층(layered) 초격자 재료에 관한 것으로서, 특히 낮은 처리 온도를 사용하는 높은 분극 및 낮은 피로 파괴(fatigue) 강유전 집적 회로 소자와 낮은 누설 전류 높은 유전 상수 집적 회로 소자를 제공하는 제조 방법에 관한 것이다.
도 1은 본 발명에 따른 성층 초격자 재료의 박막을 준비하기 위한 처리의 바람직한 실시예를 도시하는 순서도.
도 2는 본 발명에 따른 처리에 의해 제조된 박막 캐패시터가 상당히 확대되어 도시된 웨이퍼의 평면도.
도 3은 도 1의 처리에 의해 제조된 박막 캐패시터 소자를 도시하는 도 2의 선 3-3를 따라 취해진 일부의 단면도.
도 4는 본 발명의 방법을 사용하여 제조된 집적 회로의 일부를 도시하는 단면도.
도 5 내지 7은 700℃ 어닐링 처리로 백금 전극상에 형성된 스트론튬 비스무트 탄탈레이트의 3개 샘플의 2, 4, 6, 8 및 10 볼트에 대한 히스테리시스 곡선을 도시하는 도면.
도 8은 700℃ 어닐링 처리로 Pt/Ti 전극상에 형성된 스트론튬 비스무트 탄탈레이트의 3개 샘플의 2, 4, 6, 8 및 10 볼트에 대한 히스테리시스 곡선을 도시하는 도면.
도 9는 도 7과 8의 히스테리시스 곡선의 관련 세트를 위한 2Pr 대 RTP 베이킹 온도의 그래프.
도 10은 화학량적 선구물질과 10% 과잉 비스무트를 포함하는 선구물질을 갖는 스트론튬 비스무트 탄탈레이트의 샘플에 대한 2Pr과 2Ec의 그래프.
도 11은 서로 다른 비스무트 함량을 가지는 선구물질 용액을 사용하여 제조된 스트론튬 비스무트 탄탈레이트의 샘플에 대한 2Pr과 2Ec의 그래프.
도 12는 도 11의 샘플의 일부에 대한 2Pr 대 주기의 그래프.
도 13은 800℃ 어닐링 처리로 백금상에 형성된 스트론튬 비스무트 탄탈레이트의 샘플에 대한 2, 4, 6, 8 및 10 볼트 히스테리시스 곡선을 도시하는 도면.
도 14는 800℃ 어닐링 처리로 Pt/Ti상에 형성된 스트론튬 비스무트 탄탈레이트의 샘플에 대한 2, 4, 6, 8 및 10 볼트 히스테리시스 곡선을 도시하는 도면.
도 15는 10% 과잉 비스무트와 서로 다른 제 2 어닐링 온도로 준비된 스트론튬 비스무트 탄탈레이트의 샘플에 대한 2Pr 대 제 2 어닐링 시산의 그래프.
본 발명은 성층 초격자 재료를 사용하는 고품질 성층 집적 회로 소자를 제조하기 위해 725℃, 바람직하게 약 700℃미만 보다 낮은 온도만 사용하고 제조 방법을 제공한다.
본 발명은 기판, 및 선구물질의 건조 및 어닐링때 성층 초격자 재료를 동시에 형성하기 위해 충분한 양의 금속 부분을 포함하는 선구물질층을 제공하고; 기판에 선구물질을 부가하고; 기판상에 고체 재료를 형성하기 위해 선구물질을 건조하며; 그리고 기판상에 성층 초격자 재료를 형성하기 위해 600℃ 내지 725℃의 온도에서 고체 재료를 어닐링하는 단계를 포함하는 성층 초격자 재료 제조 방법을 제공한다. 바람직하게, 건조 단계는 725℃까지의 온도에서 선구물질을 급속 열처리하는 단계를 포함한다. 바람직하게, 급속 열처리는 약 700℃이다. 바람직하게, 어닐링 단계는 저어도 3시간, 및 5시간까지의 금속 어닐링을 포함한다. 바람직하게, 어닐링 온도는 약 700℃이다. 바람직하게 기판은 제 1 전극을 포함하고, 어닐링 단계후 캐패시터를 형성하기 위해 성층 초격자 재료상에 제 2 전극을 형성하는 단계를 추가로 포함하며, 순차적으로 725℃까지의 온도에서 제 2 어닐링을 수행하는 단계를 포함한다. 바람직하게 제 2 어닐링 온도는 약 700℃이다. 바람직하게, 웨이퍼는 집적 회로 웨이퍼이고 웨이퍼상에 다수의 상호 접속된 전기 소자를 형성하기 위해 집적 회로 웨이퍼의 제조를 완료하는 단계를 추가로 포함한다. 바람직하게, 성층 초격자 재료는 스트론튬 비스무트 탄탈레이트를 포함한다. 바람직하게 선구물질은 스트론튬의 u 몰-등량, 비스무트의 v 몰-등량, 및 탄탈의 w 몰-등량을 포함하는데, 0.8u1.0, 2.0v 2.3, 및 1.9w2.1이다. 바람직하게, u = 0.85, v = 2.2, 및 w = 2, 또는 선택적으로 u = 0.9, v = 2.1, 및 w = 2이다. 바람직하게, 기판을 제공하는 단계는 접착층을 형성하고 접착층상에 전극을 형성하는 단계를 포함한다. 바람직하게, 상기 접착층은 티타늄을 포함하고 전극은 백금을 포함한다.
본 발명의 다른 특징은 기판, 및 선구물질을 가열할 때 성층 초격자 재료를 동시에 형성하기 위해 충분한 양의 금속 부분을 포함하는 선구물질을 제공하고; 기판에 선구물질을 부가하며; 기판상에 성층 초격자 재료를 형성하기 위해 450 내지 700℃의 온도로 기판상의 선구물질을 가열하는 단계를 포함하는 초격자 재료 제조 방법을 제공한다.
또다른 특징에서, 본 발명은 기판과 선구물질 가열 때 성층 초격자 재료를 자연적으로 형성하기에 충분한 양의 금속 부분을 함유하는 선구물질을 제공하고; 기판상에 접착층을 형성하고; 접착층상에 전극을 형성하고; 기판에 선구물질을 부가하며; 기판상에 성층 초격자 재료를 형성하기 위해 약 700℃의 온도로 기판상의 선구물질을 가열하는 단계를 포함하는 성층 초격자 재료 제조 방법을 제공한다. 바람직하게, 가열 단계는 약 700℃의 온도로 급속 열처리하고 약 700℃의 온도로 어닐링하는 단계를 포함한다.
또다른 특징에서, 본 발명은 기판, 및 스트론튬의 u 몰-등량, 비스무트의 v 몰-등량, 및 탄탈의 w 몰-등량을 함유하는 선구믈질을 제공하는 단계를 포함하는데, 0.8u1.0, 2.0v 2.3, 1.9w2.1이고; 기판에 선구물질을 제공하며; 그리고 기판상에 스트론튬 비스무트 탄탈레이트의 박막을 형성하기 위해 기판상의 선구물질을 가열하는 단계를 포함하는 성층 초격자 재료 제조 방법을 제공한다. 바람직하게, u = 0.85, v = 2.2, 및 w = 2, 또는 선택적으로 u = 0.9, v = 2.1, 및 w = 2이다.
이미 개시된 바람직한 방법은 단지 700℃ 미만의 온도를 포함하지만, 뛰어난 전기 특성을 갖는 성층 초격자 재료를 초래한다. 예를 들면, 평방 센티미터당 20미크로쿨롱 보다 높은 분극, 2Pr를 갖는 강유전 성층 초격자 재료가 제조되었다. 특히, Pt/Ti 전극상에서 700℃ 처리는 800℃ 처리보다 더 높은 분극을 제공한다는 것을 알 수 있다. 본 발명의 다수의 다른 특징, 목저 및 장점은 첨부 도면과 관련하여 읽혀질 때 다음의 상술로부터 나타나게 될 것이다.
1. 개요
도 2와 3를 참조하면, 다수의 캐패시터(12, 14, 16 등)를 포함하는 웨이퍼(10)가 도시되어 있다. 도 2는 막막 캐패시터(12, 14, 16등)이 상당히 확대되어 도시된 본 발명에 따른 방법에 의해 제조되는 웨이퍼(10)의 평면도이다. 도 3은 캐패시터(16)를 2등분하는 라인 3-3를 통해 취해진 도2의 일부 단면도이다. 도 3을 참조하면, 상기 웨이퍼(10)는 실리콘 기판(22), 이산화 실리콘 절연층(24), 백금 전극(28)이 되고 상기 이산화 실리콘 절연층(24)에 접착하는 다음 층을 보조하는 얇은 티타늄층(26), 성층 초격자 재료층(30), 및 다른 백금 전극(32)을 포함한다. 상기 층(24, 26, 28, 30 및 32)이 증착된 후, 상기 웨이퍼는 하부 전극(28)에 의해 상호 접속되는 개별 캐패시터(12, 14, 16등)를 형성하기 위해 층(28)까지 에칭된다. 본 발명은 본래 성층 초격자 재료의 층(30) 형성 방법을 포함한다. 성층 초격자 재료는 자연히 성층 초격자, 예를 들어 명백하게 서로다른 초격자의 교번층을 포함하는 결정 격자를 형성하는 금속의 합성 산화물, 이를테면 스트론튬, 칼슘, 바륨, 비스무트, 카드뮴, 납, 티타늄, 탄탈, 하프늄, 텅스텐, 니오븀, 지르코늄, 스칸듐, 이트륨, 란탄늄, 안티몬, 크롬, 및 탈륨을 포함한다. 일반적으로 각각의 성층 초격자 재료는 2가지 이상의 상기 금속을 포함할 것이다. 예를 들면, 바륨, 비스무트 및 니오븀은 성층 초격자 재료 바륨 비스무트 니오베이트, BaBi2Nb2O9을 형성한다. 상기 재료(30)는 유전체, 강유전체 또는 둘다가 될 수 있다. 그것이 유전체라면, 상기 캐패시터(16)는 유전 캐패시터이고, 상기 재료(30)가 강유전체라면, 상기 캐패시터(16)는 강유전 캐패시터이다, 상기 성층 초격자 재료는 더욱 일반적으로 아래와 같은 식으로 요약될 수 있다.
여기에서 A1, A2...Aj는 스트론튬, 칼슘, 바륨, 비스무트, 납과 같은 엘리먼트가 될 수 있는 및 페로브스킷류 구조의 A-사이트 엘리먼트를 나타내고, 다른 S1, S2...Sk는 통상 비스무트가 되지만 이트륨, 스칸듐, 란탈, 안티몬, 크롬, 탈륨 및 +3의 가전자를 갖는 다른 엘리먼트와 같은 재료가 될 수 있는 초격자 발생 엘리먼트를 나타내며, B1, B2...Bl은 티타늄, 탄탈, 하프늄, 텅스텐, 니오븀, 지르코늄 및 다른 엘리먼트와 같은 엘리먼트가 될 수 있는 페로브스킷류 구조의 B-사이트 엘리먼트를 나타내며, Q는 일반적으로 산소이지만 또한 플루오르, 염소 및 이런 엘리먼트의 혼종, 이를테면 옥시플루오르화물, 옥시염화물 등과 같은 다른 재료가 될 수 있는 음이온을 나타낸다. 화학식 1의 어깨 글자는 개별 엘리먼트의 원자가를 표시하며, 상기 어깨 글자는 화합물의 몰 중 상기 재료의 몰수, 단위 셀의 항, 단위 셀에서 평균적인 엘리먼트의 원자수를 표시한다. 상기 어깨글자는 정수 또는 소수가 될 수 있다. 즉, 화학식 1은 상기 단위 셀이 상기 재료, 예를 들어 Sr.75Ba.25Bi2Ta2O9를 통해 대략 Sr이 A-사이트인 시간의 75%와 Ba가 A-사이트인 시간의 25% 변화할 수 있는 경우를 포함한다. 상기 화합물에 단지 하나의 A-사이트 엘리먼트가 있다면, A1 엘리먼트에 의해 표현되고 w2...wj는 모두 제로와 같다. 상기 화합물에 단지 하나의 B-사이트 엘리먼트가 있다면, B1 엘리먼트에 의해 표현되고 y2...yl는 초격자 발생 엘리먼트와 유사하게 모두 제로와 같다. 화학식 1이 더욱 일반적인 형식으로 기입되더라도 본 발명은 상기 사이트와 초격자 발생기중 어느 하나가 다중 엘리먼트를 가질수 있는 경우를 포함하려는 경향이 있기 때문에 상기 통상의 경우는 하나의 A-사이트 엘리먼트, 하나의 초격자 발생 엘리먼트 및 하나 또는 2개의 B-사이트 엘리먼트가 있는 것이다. z의 값은 다음과 같은 식으로부터 알아낼 수 있다.
화학식 1은 모든 3가지의 스몰렌스키 타입 화합물을 포함한다. 상기 성층 초격자 재료는 화학식 1에 적합하게 될 수 있지만 단지 명확한 교번층을 갖는 결정 구조내에서 이들 자신을 자연적으로 형성하는 모든 재료를 포함하지 않는다.
또한 상기 용어 성층 초격자 재료는 도핑된 층형성 초격자 재료를 포함하는 것으로 이해하여야 한다. 즉, 화학식 1에 포함된 상기 재료의 어떤 것은 다양한 재료, 이를 테면 실리콘, 게르마늄, 우라늄, 지르코늄, 주석 또는 하프늄으로 도핑될 수 있다. 예를 들면, 스트론튬 비스무트 탄탈레이트는 다음과 같은 식에 의해 주어진바와 같은 다양한 엘리먼트로 도핑될 수 있다.
(Sr1-xM1x)Bi2(Nb1-yM2y)O9+αM30
여기에서 M1은 Ca, Ba, Mg, 또는 Pb가 될 수 있고, M2는 0과 1사이의 수가 되는 x와 y, 바람직하게 0x0.2, 0y0.2를 갖는 Ta, Bi 또는 Sb가 될 수 있고, M3는 Si, Ge, U, Zr, Sn, 또는 Hf이며 바람직하게 0α0.05가 될 수 있다. 이런 식에 포함된 재료는 본 명세서에서 사용된 상기 용어 성층 초격자 재료에 포함될 수 있다.
유사하게, 상대적으로 작은 편의 제 2 화합물은 성층 초격자 재료에 첨가될 수 있고 얻어지는 재료는 여전히 본 발명의 범위내에 있을 것이다. 예를 들면, 식 ABO3의 소량의 산소 8면체 재료는 다음과 같은 식에 의해 표시된 바와 같은 스트론튬 비스무트 탄탈레이트에 첨가될 수 있다.
(1-x)SrBi2Ta2O9+ xABO3
여기에서 A는 Bi,Sr, Ca, Mg, Pb, Y, Ba, Sn 및 Ln이 될 수 있고; B는 Ti, Zr, Hf, Mn, Ni, Fe 및 CO가 될 수 있으며; x는 0과 1사이의 수, 바람직하게 0x0.2이다.
마찬가지로 상기 성층 초격자 재료는 소량의 ABO3 화합물과 도판트 둘다, 예를 들어 다음과 같은 식에 따른 재료에 의해 변형될 수 있다.
(1-x)SrBi2Ta2O9+ xABO3+ αMe0
여기에서 A는 Bi, Sb, Y 및 Ln이 될 수 있고; B는 Nb, Ta 및 Bi가 될 수 있으며; Me는 Si, Ge, U, Ti, Sn 및 Zr이 될 수 있으며; x는 0과 1사이의 수인데, 본 발명에 의해 바람직하게 0x0.2가 예상된다.
도 4는 본 발명에 의해 제조될 수 있는 것과 같은 집적 회로(70)를 형성하기 위해 DRAM 메모리 셀내의 성층 초격자 캐패시터(72)의 집적 예를 도시한다. 상기 메모리 셀(50)은 실리콘 기판(51), 필드 산화물 영역(54), 및 2개의 전기적으로 상호접속된 전기 소자인 트랜지스터(71)와 강유전 스위칭 캐패시터(72)를 포함한다. 트랜지스터(71)는 게이트(73), 소스(74) 및 드레인(75)을 포함한다. 캐패시터(72)는 제 1 전극(58), 강유전 성층 초격자 재료(60), 및 제 2 전극(77)을 포함한다. 절연체(56)는 트랜지스터(71)의 드레인(75)이 캐패시터(72)의 제 1 전극(58)에 접속되는 경우를 제외하고 상기 소자(71, 72)에 의해 분리된다. 전기적 콘택부(47과 78)는 집적 회로(70)의 다른 부품에 대해 상기 소자(71, 72)에 전기적 접속부를 형성한다. 도 4에 도시된 바와 같은 집적 회로 메모리 셀 제조 방법 완성의 상세한 예는 미국 특허 출원 일련 번호 07/919,186호에 개시되어 있다. 캐패시터(12, 14, 16 등)와 집적 회로(70)를 나타내는 도 2, 3, 4는 실제 전기 소자에 대한 어떤 특별한 부분의 실제 단면도를 의미하지 않고, 단지 다른 방법으로 가능하게 될 수 있는 것보다 본 발명의 구조와 방법을 더욱 명료하고 완전히 설명하기 위해 사용되는 이상적인 표현이라는 것으로 이해하여야 한다.
이런 개시는 본 발명에 따른 제조 방법의 광범위한 변형과 다른 성층 초격자 재료(30)의 변형을 드러내는 상기 재료로 이루어진 층(22, 24, 26, 28, 30 및 32)을 가지는 다수의 캐패시터(12, 14, 16) 제조 및 테스트를 설명한다. 그러나, 개시된 상기 특별한 방법 및 전기 소자는 견본이고, 즉 본 발명은 이미 언급되고 아래에 개시된 재료외에 도 3과 4의 층이 많은 다른 재료로 형성될 수 있다는 것을 예기한다. 본 명세서에 포함될 수 있는 것 외에 본 발명에 따른 많은 다른 변형이 있고, 상기 방법 및 재료는 캐패시터(12, 14, 16 등)와 집적 회로(70) 이외의 많은 다른 전기 소자에 사용될 수 있다. 또한 상기 단어 기판은 이런 개시에서 특별하고 일반적인 의미 둘다로 사용된다는 것에 유의하여야 한다. 특별한 의미에서 기판은 상기 개시된 모범적인 전기 소자가 제조되고 일반적으로 실리콘 기판으로 불리우는 특별한 실리콘층(22)으로 참조된다. 일반적 의미로, 기판은 다른 층 또는 층들이 형성되는 어떤 재료 대상물, 또는 층으로 참조된다. 이런 의미에서, 예를 들면 상기 층(22, 24, 26 및 28)은 성층 초격자 재료(30)의 층을 위해 기판(18)을 포함한다.
이런 개시에 자주 사용되는 용어는 화학량론 또는 화학량론의이다. 본 명세서에 사용된 바와 같이, 상기 용어 화학량론은 일반적으로 선구물질 용액과 최종 성층 초격자 막(30) 사이의 관계를 표현한다. 화학량론의 선구물질은 선구물질내의 여러 가지 재료의 상대적인 비율이 의도된 최종 성층 초격자 박막(30)에 대한 동종의 견본 비율과 같은 것이다. 이런 비율은 최종 박막(30)을 위한 식에 의해 특정화된 것이다.
2. 제조 방법의 상세한 설명
본 발명을 더욱 상세히 설명하면, 성층 초격자 재료의 박막(30과 60)과 상기 재료(30과 60)를 편입하는 소자(10과 70)를 준비하기 위한 본 발명에 따른 바람직한 실시예의 순서도는 도 1에 도시되어 있다. 우선 바람직한 각각의 처리 단계를 간략하게 검토한 다음에 각각의 단계를 더욱 상세히 개시하고 방법의 예를 제공하려고 한다. 상기 방법의 제 1 단계(80)는 선구물질(P1, P2, P3 등)의 준비이다. 바람직한 실시예에서 상기 선구물질은 성층 재료(30)를 포함하는 금속의 화합물이 용해된 액체이다. 다음에 상기 선구물질은 단계 81에서 혼합되고, 상기 혼합된 선구물질은 단계 82에서 증류된다. 일반적으로 이런 단계는 때가 이르면 상당히 분리될 수 있는 2개 스테이지에서 취해진다. 제 1 스테이지에서 상기 혼합된 선구물질은 적당한 용제로 용해되고 긴 보류 수명을 제공하도록 응축된다. 사용 바로전에, 상기 용제와 농도는 상기 방법으로부터 얻어지는 전기 소자를 최적화하도록 조절될 수 있다. 상기 최종 선구물질은 상기 선구물질의 건조 및 어닐링때 요구된 성층 초격자 재료를 자연적으로 형성하는데 효과적인 양의 금속 부분을 포함한다.
용제 및 농도 제어 단계 83과 비슷하게, 기판(18)이 준비된다. 상기 기판이 금속화된 기판(18)이라면, 상기 기판은 층(22, 24, 26 및 28)을 형성함으로써 단계 85A에서 제공되어 단계 86B에서 프리베이킹 된다. 상기 기판이 비금속화된 기판, 이를테면 실리콘 또는 갈륨 비화물 단결정이라면, 상기 기판은 단계 85B에서 제공되어 단계 86B에서 탈수된다. 단계 87에서 상기 기판은 선구물질로 코팅된다. 아래에 개시된 예에서, 상기 코팅은 미국 특허 출원 일련번호 제 07/993,380호에 개시된 바와 같은 분무 증착 처리와 같은 처리를 통해 스핀-온 처리에 의해 수행되거나 또는 담금(dipping) 또는 다른 적당한 코팅 방법이 사용될 수 있다. 다음에 상기 코팅된 기판은 단계 88에서 건조되며, 급속 열처리기(RTP : rapid thermal processor)에서 베이킹된다. 상기 층(30)의 요구된 두께가 얻어지지 않았다면, 일련의 코팅, 건조 및 RTP 베이킹 단계 87, 88 및 89가 요구된 두께를 형성하는데 필요한만큼 몇번씩 반복된다. 다음에 상기 웨이퍼(10)는 단계 92에서 어닐링되고, 상부 또는 제 2 전극(32)은 스퍼터링 또는 다른 적당한 처리에 의해 단계 93에서 증착되며, 다음에 웨이퍼(10)는 임의로 단계 94에서 다시 어닐링된다. 다음에 캐패시터(16)는 이온 밀링(milling), 화학적 에칭, 또는 다른 적당한 방법에 의해 단계 95에서 구조화된다. 다음에 단계 96에서 단계 94가 수행되었다면 제 3 어닐링이 될 제 2 제 2 어닐링 단계를 수반한다. 이것은 도 2에서와 같은 캐패시터 소자가 요구된 종결 결과라면 상기 처리를 완료한다. 그러나 도 4에서와 같은 집적 회로의 경우에 콘택 금속화 공정, 캐핑(capping) 등과 같은 완료 단계 97이 수반된다. 아래에 추가로 설명된 바와 같이, 이미 약술된 모든 단계는모든 소자에 필요하지는 않으며, 다소의 단계는 선택적이고 다른 것은 특정 성층 초격자 재료에만 사용된다. 본 발명의 특징은 프리베이킹 단계 86A, 건조 단계 88, RTA 베이킹 단계 89, 제 1 어닐링 단계 92, 및 제 2 어닐링 단계 94와 96, 특히 건조, RTA 베이킹 및 어닐링 단계는 모두 725℃보다 더 낮은 온도, 바람직하게 700℃ 미만의 온도를 포함한다는 것이다.
단계 80에서 바람직한 선구물질 용액과 이들의 준비는 미국 특허 출원 일련 번호 제07/981,133호에 상세히 개시되어 있다. 일반적으로 금속 또는 금속 화합물은 크실렌과 같은 적당한 용제에서 용해되는 금속 헥산노에이트를 생성하도록 카르복실산, 이를테면 2-에틸헥산 산과 반응된다. 2-에틸헥산노테이트에 더하여 다른 금속 유기산 에스테르는 적당한 선구물질을 위해 금속과 혼합될 때 아세테이트와 아세틸아세톤네이트가 될 수 있다. 다른 알콕사이드는 금속과 혼합될 수 있고 메톡사이드, 에톡사이드, n-프로폭사이드, 이소-프로폭사이드, n-부톡사이드, 이소-부톡사이드, 테르트-부톡사이드, 2-메톡시에톡사이드, 및 2-에톡시에톡사이드를 포함하는 선구물질 화합물로서 사용된다. 상기 선구물질 금속 화합물은 바람직하게 물의 비등점, 예를 들어 100℃보다 더 높은 비등점을 가지는 용제로 용해된다. 이것은 바람직하게 115℃의 온도에서 수행되는 선구물질을 형성하는 가열 단계와 조합하여 본질적으로 무수물이 되는 선구물질을 초래한다. 크실렌 용제는 대부분의 재료에 대해 작용한다. 상당히 양성의 엘리먼트를 위해, 상기 용제는 바람직하게 2-메톡시에탄올 또는 n-부틸아세테이트를 포함한다. 다소의 용제는 다음의 비등점: 알콜, 이를테면 1-부탄올(117℃), 1-펜탄올(117℃), 2-펜탄올(119℃), 1-헥사놀(157℃), 2-헥사놀(136℃), 3-헥사놀(135℃), 2-에틸-1-부탄올(146℃), 2-메톡시에탄올(124℃), 2-에톡시에탄올(135℃), 및 2-메틸-1-펜탄올(148℃); 케톤, 이를테면 2-헥사논(메틸부틸 케톤)(127℃), 4-메틸-2-펜탄올(메틸 이소부틸 케톤)(118℃), 3-헵타논(부틸 에틸 케톤)(123℃), 및 시크로헥사논(156℃); 에스테르, 이를테면 부틸 아세테이트(127℃), 2-메톡시에틸 에테르(162℃) 및 2-에톡시에틸 에테르(190℃); 및 방향성 하이드로카본, 이를테면 크실렌(138℃-143℃), 톨루엔(111℃), 및 에틸벤젠(136℃)과 함께 사용될 수 있다.
개별 금속의 선구물질은 개별적으로 형성된 다음에 혼합될 수 있지만, 일반적으로 이들은 모두 동일한 콘테이너에서 함께 형성되고 이들이 형성될 때 혼합된다. 혼합 후, 비록 선구 물질과 용제가 충분히 순수한 상태라면 상기 증류 단계 81는 건너뛸 수 있지만, 상기 선구물질 용액은 물과 다른 부적당한 불순물과 준비 과정의 부산물을 제거하기 위해 증류될 수 있다. 다음에 상기 용제 타입과 농도는 코팅이 즉시 수행되어야 한다면 코팅을 위해 그것을 준비하거나 긴 보류 수명을 갖는 선구물질을 제공하도록 단계 83에서 조절될 수 있다. 상기 용제 제어 단계는 긴 보류 수명을 갖는 용액을 준비하기 위한 것이다. 다음에 코팅 바로 이전에 다은 조절이 통상 상기 박막을 최적화하기 위해 수행될 것이다. 긴 보류 수명을 생성하고 고품질 막을 생성하는 다소의 조절은 미국 특허 출원 일련 번호 제981,133호에 개시되어 있다. 이것은 선구물질이 축적되는 용제보다 양호한 품질의 막을 생성하는 용제를 제공하도록 용제 교환 단계 및/또는 보조-용제의 첨가를 포함할 수 있다.
단계 85A와 86A, 또는 단계 85B와 86B에서, 기판이 제공되고 코팅을 위해 준비된다. 박막을 지지하고 본 명세서에 개시된 상기 재료와 방법과 호환가능한 어떤 기판이든 사용될 수 있다. 이런 기판중 일부는 부가된 집적 회로 및/또는 금속화된 층, 실리콘 또는 유리 플레이트, 및 다른 전기 소자 칩을 포함하거나 포함하지 않은 산화되거나 비산화된 실리콘 또는 갈륨 비화물 반도체 웨이퍼를 포함한다. 한다. 이런 개시의 바람직한 소자를 위해, 상기 기판은 도 3에 도시된 바와 같이 금속화된 기판(18)이다. 상기 기판(18)의 제조는 이전의 출원 일련 번호 제981,133호에 상세히 개시되어 있기 때문에 본 명세서에서는 반복하지 않는다. 티타늄 접착층을 갖는 백금, 또는 백금 단독이 개시된 예에 사용된 금속화 공정일지라도, 탄탈, 텅스텐, 몰리브덴, 크롬, 니켈 또는 이런 금속의 합금, 및 질화 티타늄의 접착층을 갖는 백금과 같은 다수의 다른 금속이 사용될 수 있다. 다른 금속화 방법이 사용될 수 있더라도, 스퍼터링 또는 진공 증착이 바람직한 증착 방법이다. 상기 금속화 공정 동안 기판의 가열은 접착을 증가시키는데 효과적이다. 순차적 처리의 어떤 온도 이상 또는 동일한 온도에서 금속화된 기판의 프리베이킹이 웨이퍼(10)상에서 수행된다는 것을 알 수 있다. 상기 방법은 아래에 개시되어 있고 통상 상기 박막(30)의 유전 특성을 최적화하는데 필요하다. 상기 프리베이킹 단계 86A는 상기 코팅 단계 87 이전에 산소 분위기, 바람직하게 20% 내지 100% 사이의 농도와 500℃ 내지 1000℃ 사이의 온도, 바람직하게 700℃온도로 베이킹하는 단계를 포함한다. 바람직하게 상기 웨이퍼(10)는 확산 퍼니스에서 베이킹된다. 상기 기판 프리베이킹 단계 86A는 기판 표면으로부터 수분과 유기 불순물을 제거한다. 더욱 중요하게, 상기 프리베이킹은 프리베이킹과 부분적 산화와 상기 접착층(26) 금속 상호확산의 어닐링 효과를 통해 금속층(28)의 내부 스트레스를 감소시킨다. 이것은 모두 기판과 성층 초격자 막(30)사이의 접착을 증가시키고 피링 문제를 최소화한다. 더욱이, 상기 접착층(26)이 천이 금속이라면 상기 부분적 산화는 상기 금속을 화학적으로 안정화시킨다. 그러므로 상기 백금 층(28)을 통해 성층 초격자 층(30)내로 이주하는 모빌 원자의 수는 극적으로 감소되며, 상기 성층 초격자 층(30)은 확산된 이온에 기인하는 결함없이 매끈하게 결정화된다. 상기 기판이 금속화되지 않는다면, 상기 실리콘 또는 다른 웨이퍼는 더 낮은 온도에서 탈수된다.
상기 선구물질 혼합, 증류, 용제 제어, 및 농도 제어 단계 81, 82 및 83은 명료함을 위해 개별적이고 선을 써서 논의되었다. 그러나, 이런 단계들은 사람이 선구물질을 축적하거나 즉시 그것을 사용하려고 하려든지간에 사용된 특별한 액체에 의존하여 별도로 조합되거나 정렬될 수 있다. 예를 들면, 증류는 보통 용제 농도 제어의 일부이고, 뿐만아니라 원치않는 부산물의 제거에 유용하며, 그러므로 둘다의 기능은 종종 함께 수행된다. 다른 예에서, 혼합 및 용제 제어는 동일한 물리적 동작, 이를테면 소정의 순서로 상기 선구물질 용액에 특별한 시약과 용제의 첨가를 분배한다. 제 3 예로서, 혼합, 증류 및 용제와 농도 제어 단계 중 임의 단계는 선구물질을 준비하는 전체 처리동안 여러번 반복될 수 있다.
다음에 상기 혼합, 증류 및 조절된 선구물질 용액은 상기 기판(18)에 코팅된다. 바람직하게 상기 코팅은 스핀-온 처리에 의해 수행된다. 바람직한 선구물질 용액 농도는 0.01 내지 0.50 M(몰/리터)이고, 바람직한 스핀 속도는 500rpm 내지 5000rpm이다.
스핀-온 처리와 분무 증착 처리는 다소의 용제를 제거하지만, 다소의 용제는 상기 코팅 후 잔류한다. 이런 용제는 건조 단계 88에서 습윤 막으로부터 제거된다. 동시에, 상기 가열은 기화되어 막으로부터 제거되는 상기 막내의 유기적 엘리먼트의 열적 분해를 일으킨다. 이것은 미리 결정화된 비정질 상태의 성층 초격자 재료(30)의 고체 박막을 초래한다. 이런 건조된 막은 다음의 스핀-온 코팅을 지지하기에 충분히 강하다. 상기 건조 온도는 상기 용제의 비등점 이상, 바람직하게 상기 선구물질 용액의 유기물에 대한 열적 분해 온도 이상이어야 한다. 바람직한 건조 온도는 150℃ 내지 400℃이고 사용된 특별한 선구물질에 의존한다. 상기 건조 단계는 단일 온도에서의 단일 건조 단계, 또는 수개의 서로 다른 온도에서의 다중 단계 건조 처리, 이를테면 온도의 램핑 업과 다운을 포함할 수 있다. 상기 다단계 건조 처리는 너무 급속한 온도 상승에 의한 초과 체적의 수축 때문에 발생할 수 있는 상기 막의 클랙킹과 버블링을 방지하는데 효과적이다. 전기적 핫 플레이트가 바람직하게 상기 건조 단계 88를 수행하는데 사용된다.
상기 건조 단계 88은 RTP 베이킹 단계 89에 의해 임의로 수반된다. 할로겐 램프 및 적외선 램프, 또는 자외선 램프로부터의 방사선은 RTP 베이킹 단계을 위한 가열원을 제공한다. 상기 예에서, 할로겐원을 사용하는 AG 어소시에트 모델 410 가열 펄서가 사용된다. 바람직하게, 상기 RTP 베이킹은 1℃/초 내지 200℃/초의 램핑 속도, 및 5초 내지 300초의 홀딩 시간으로 20% 내지 100% 산소의 산소 분위기에서, 450℃ 내지 725℃ 사이의 온도, 바람직하게 700℃로 수행된다. 어떤 찌꺼기 유기물은 RTP 처리동안 타버려서 기화된다. 동시에 상기 RTP 베이킹의 급속 온도 상승은 핵형성, 예를 들어 상기 고체 막(30)내의 성층 초격자 재료의 다수의 작은 결정 알갱이 형성을 증진시킨다. 이런 알갱이는 추가 결정화가 발생할 수 있는 핵으로서 작용한다. 상기 베이킹 처리에서의 산소 압력은 이런 알갱이 형성에 중요하다.
단일 코팅의 두께는 스핀 처리 또는 다른 방법을 통해 수반하는 가열 단계 88, 89 및 92동안 체적 수축에 기인하는 클랙킹을 방지하는데 중요하다. 클랙킹이없는 막을 얻기 위해, 단일 스핀-코팅 층은 상기 베이킹 단계 89 후 2000Å 미만이 되어야 한다. 그러므로, 다중 코팅이 2000Å 이상의 막 두께를 얻기 위해 필요하다. 상기 바람직한 막 제조 처리는 스핀-온 코팅을 위해 RTP 베이킹을 포함한다. 즉, 도 1에 도시된 바와 같이 상기 기판(18)은 코팅되고, 건조되며, RTP 베이킹된 다음에 상기 처리 단계 90은 요구된 두께를 얻기 위해 필요한 만큼 자주 반복된다. 그러나, 상기 RTP 베이킹 단계는 모든 코팅에 필수적이지 않다. 모든 2개 코팅에 대해 한번의 RTP 베이킹 단계가 실용적이고, 일련의 코팅의 끝에서 단지 한번의 RTP 베이킹 단계조차도 대부분의 성층 초격자 강유전체의 전기적 특성을 개선하는데 매우 효과적이다. 제한된 수의 특정 선구물질/성층 초격자 재료 구성, 특히 화학량을 초과하는 비스무트의 농도를 사용하는 것에 대해, 상기 RTP 베이킹 단계 89는 불필요하다.
상기 요구된 막 두께가 얻어질 때, 상기 건조되고 바람직하게 베이킹된 막은 순차적 어닐링으로부터 구별하기 위해 제 1 어닐링으로서 참조되는 단계 92에서 어닐링된다. 상기 제 1 어닐링은 바람직하게 퍼니스에서 산소 분위기로 수행된다. 상기 산소 농도는 바람직하게 20% 내지 1005이고, 상기 온도는 특별한 성층 초격자 재료(30)의 결정화 온도 이상이다. 이미 있는 집적 회로에 대한 손상을 포함하여 상기 성층 초격자 재료(30)로부터의 엘리먼트의 증발을 방지하고 상기 기판에 대한 열적 손상을 방지하기 위해, 상기 어닐링 온도는 바람직하게 725℃ 이하로 유지된다. 바람직하게 상기 스트론튬 비스무트 탄탈레이트에 대한 어닐링은 5시간 동안 약 700℃에서 수행되고, 대부분의 다른 성층 초격자 재료에 대해 유사한 범위내에 있다. 5시간이 특별한 집적 회로 소자에 대해 너무 길다면, 상기 제 1 어닐링은 감소될 수 있다. 그러나, 700℃로 3시간 미만의 어닐링은 포화되지 않은 히스테리시스 루프를 초래한다. 3시간 어닐링은 적당한 포화를 제공하며, 부가적 어닐링은 분극, 2Pr을 증가시킨다. 다시, 산소의 존재는 이런 제 1 어닐링 단계에서 중요하다. 다수의 핵, RTP 베이킹 단계에 의해 발생된 작은 알갱이가 성장하여 잘 결정화된 강유전막이 산소-풍부 환경하에서 형성된다.
제 1 어닐링 후, 제 2 또는 상부 전극(32)이 형성된다. 바람직하게 상기 전극은 백금 단일층의 RF 스퍼터링에 의해 형성되지만, 또한 DC 스퍼터링, 이온 빔 스퍼터링, 진공 증착 또는 다른 적당한 증착 처리에 의해 형성된다. 전자 소자 디자인에 바람직하다면, 금속 증착 이전에 상기 성층 초격자 재료(30)는 일반적 포토리소그래피와 에칭을 사용하여 패턴화될 수 있고, 다음에 상기 상부 전극(32)이 증착후 제2 처리로 패턴화된다. 본 명세서에 개시된 예에서, 상기 상부 전극(32)과 성층 초격자 재료(30)는 일반적 포토리소그래피 기술과 이온 빔 밀링을 사용하여 함께 패턴화된다.
증착될 때, 상기 성층 초격자 재료에 대한 상부 전극(32)의 접착은 보통 약하다. 바람직하게, 상기 접착은 열처리에 의해 개선된다. 상기 상부 전극(32)에 의해 커버된 성층 초격자 막(30)을 포함하는 웨이퍼(10)는 제 2 어닐링(2) 단계 96과 같이 도 1에 명시된 열처리에 의해 패턴화 단계 95 후, 또는 패턴화 단계 95 이전과 이후에 제 2 어닐링(1) 단계 94와 같이 도 1에 명시된 열처리로 이미 개시된 패턴화 단계 95 이전에 어닐링될 수 있다. 상기 제 2 어닐링은 바람직하게 500℃와 제 1 어닐링 온도 사이의 온도로 전기 퍼니스에서 수행된다. 500℃ 이하의 제 2 어닐링은 전극(32)의 접착을 개선시키지 못하며, 얻어지는 캐패시터 소자는 때때로 극도로 약하고 열악한 상황에서 단락된다.
상기 제 2 어닐링은 상부 전극(32)의 내부 스트레스 및 전극(32)과 성층 초격자 재료(30) 사이의 계면에 대한 내부 스트레스를 완화시킨다. 동시에, 제 2 어닐링 단계 94, 96은 상부 전극의 스퍼터링으로부터 얻어지는 성층 초격자 재료(30)의 미세 구조를 재구성하여 재료의 특성을 개선하는 결과를 가져온다. 상기 효과는 제 2 어닐링이 패턴화 단계 95 이전 또는 이후에 수행되든지 동일하다. 제 2 어닐링 동안 산소 환경의 효과는 성층 초격자 재료(30)가 상부 전극에 의해 커버되어 대기 환경에 노출되지 않기 때문에 RTP 베이킹 단계 89와 제 1 어닐링 단계 92의 경우만큼 명확하지는 않다. 대부분의 전기 특성에 관련하여, 헬륨, 아르곤 및 질소와 같은 불활성 가스가 산소를 사용할때와 같은 대략 동일한 결과로 사용될 수 있다. 그러나, 제 2 어닐링 동안 산소 환경은 전극(32)과 성층 초격자 재료(30)의 계면에서 결정학적인 순서 뿐만아니라 히스테리시스 곡선의 대칭성을 개선시킨다.
3. 제조 방법과 특성 의존의 예
이제부터 도 2와 3에 도시된 바와 같은 웨이퍼(10)에 적용된 바와 같은 본 발명에 따른 제조 방법의 예가 설명된다. 각각의 예를 수반하여, 도면에 도시된 전기적 특성을 논의한다. 상기 도면은 도 5와 같은 히스테리시스 곡선, 및 도 6과 같은 재료 내구성 또는 피로 파괴 곡선을 포함한다. 상기 히스테리시스 곡선은 인가 전압(볼트) 대 분극 전하(제곱센티미터당 미크로쿨롱)의 관계로 주어진다. 일반적으로 상기 히스테리시스는 5개 서로 다른 전압, 일반적으로 2볼트, 4볼트, 6볼트, 8볼트 및 10볼트에 대해 도시된다. 잘 알려진 바와 같이, 양호한 강유전 특성을 제시하는 히스테리시스 곡선은 얇고 선형이라기 보다는 분극의 방향에서 상대적으로 네모지고 길게 되려는 경향이 있다. 상기 히스테리시스 측정은 모두 다른 방법으로 언급되지 않는다면 비보상된 소여-타워(Sawyer-Tower) 회로상에서 이루어진다. 내구성 또는 피로 파괴 곡선은 분극 전하(2Pr, 제곱 센티미터당 미크로쿨롱) 대 주기수를 제공한다. 분극 전하(2Pr)는 도 3에서 하향 수직 방향이 되는 반대의 완전 분극 상태에 대해 도 3에서 상향 수직 방향을 가리키는 한 방향으로 완전히 분극화되는 상태로부터 캐패시터(16)의 스위칭에 의해 형성된 전하이다. 여기에서, 완전히 분극화된의 의미는 강유전 재료가 완전히 분극화되어 전계가 제거되는 상태를 의미한다. 히스테리시스 곡선에 의하면, 히스테리시스 곡선이 포지티브 분극 축(y-축)에 교차하는 점인 Pr+와 히스테리시스 곡선이 네거티브 분극축에 교차하는 점인 Pr-사이에 차이가 있다. 다른 방법으로 언급하지 않는다면, 주어진 2Pr의 값은 최고 전압에서의 히스테리시스 측정으로부터 취해진다. 2Pr 값을 더 높일수록 강유전 메모리와 다른 응용에서 재료의 성능은 향상된다. 주기는 하나의 사각형 펄스를 통해 스위칭되는 캐패시터(16)로서 한정된다. 이런 분극(2Pr)은 나머지 분극(Pr)의 2배이다. 또한 도 11은 센티미터당 킬로볼트로 주어지는 값(2Ec) 대 화학량론적의 비스무트 양을 도시한다. 상기 파라미터(2Ec)는 포지티브쪽(Ec+)의 항전계, 및 네거티브쪽(Ec-)의 항전계 합과 동일하고, 전압이 변화할 때 일반적으로 도시된 도면에 대해 -6 내지 +6으로서 취해진다. 항전계는 한 분극 상태로부터 다른 분극 상태로 상기 재료를 스위칭하는데 요구되는 전계의 크기에 대한 측정이다. 실제 전자 소자에 대해, 항전계는 표유 전계가 분극 스위칭을 일으키지 않도록 충분히 높아야 하지만, 너무 높다면, 더 큰 전압이 소자를 동작하는데 요구될 것이다. 도면에 사용된 다른 파라미터와 용어 및 논의는 상기 내용으로부터 알 수 있을 것이다.
예 1
다수의 캐패시터(12, 24, 16 등)를 포함하는 웨이퍼(10)가 제조되는데, 성층 초격자 재료(30)는 스트론튬 비스무트 탄탈레이트이다. 상기 선구물질 용액은 크실렌 용제내의 스트론튬 2-에틸헥사노에이트, 비스무트 2-에틸헥사노에이트, 및 탄탈 2-에틸헥사노에이트에 포함된다. 상기 복수의 크실렌'은 상업적으로 입수가능한 크실렌이 3개 서로 다른 크실렌 분획을 포함하기 때문에 단일 크실렌 대신에 사용된다. 상기 3개 금속 2-에틸헥사노에이트는 스트론튬, 탄탈이 화학식 Sr0.95Bi2.1Ta2.0O9에 의해 주어진 비율로 혼합된 선구물질내에 존재하도록하는 비율로 혼합된다. 즉, 상기 선구물질은 각각 0.95몰-등량 스트론튬과 2.0몰-등량 탄탈에 대해 2.1몰-등량 비스무트에 포함된다. 상기 용액의 몰농도는 대략 리터당 0.2몰이다. 상기 선구물질은 n-부틸 아세테이트의 첨가에 의해 리터당 0.13몰로 희석된다. 단일 결정 실리콘층(22), 500나노미터(㎚) 두께의 산화 실리콘층(24), 및 200㎚ 두께의 백금층(28)을 포함하는 기판(18)은 6리터/분의 산소 흐름으로 30분동안 확산 퍼니스에서 700℃로 프리베이킹된다. 점안기는 기판(18)상에 Sr0.95Bi2.1Ta2.0O9선구물질 용액 1㎖을 배치하는데 사용된다. 상기 웨이퍼는 30초동안 1500RPM으로 스핀된다. 다음에 상기 웨이퍼(10)는 핫 플레이트상에 배치되어 5분동안 약 150℃로, 다음에 다른 5분동안 170℃로 공기중에서 베이킹된다. 다음에 상기 웨이퍼(10)는 125℃/초의 램핑 속도, 30초의 홀딩시간, 6분의 자연 냉각 시간, 및 대략 100-200㏄/분의 주위 산소 흐름으로 700℃에서 RTP 베이킹된다. RTP 베이킹을 통해 웨이퍼상에 용액을 증착하기 위해 점안기를 사용하는 단계는 다른 코팅을 위해 반복된다. 다음에 상기 웨이퍼는 확산 퍼니스로 이송되어 5시간 동안 6리터/분의 산소 흐름에서 700℃로 어닐링된다. 상기 200㎚ 백금의 상부 층(32)이 스퍼터링되고, 레지스트가 부가되고, 포토 마스크 처리, 이온 밀 에칭, IPC 스트립핑 및 30분 동안 약 6리터/분의 산소 흐름의 700℃ 제 2 어닐링이 수반된다. 상기 성층 초격자 막(30)의 최종 두께는 약 1400Å이다.
도 5는 예 1에서 제조된 스트론튬 비스무트 티탄네이트 샘플에 대해 2, 4, 6, 8 및 10 볼트에서 측정된 초기 히스테리시스 곡선을 도시한다. 상기 히스테리시스 곡선은 집적 회로 메모리의 뛰어난 성능을 제시하여 수직적으로 연장되고 네모지다. 서로 다른 전압에 대한 값은 거의 서로의 상부에 놓이는데, 이는 메모리 성능을 위해 뛰어난 징후가 되는 전압으로 성취되는 약간의 변화성을 표시한다. 분극성(2Pr)은 종래 기술과 비교해 볼 때 뛰어난 15.7 미크로쿨롱/㎠가 되는 것으로 측정된다.
다른 샘플은 선구물질이 각각 0.9몰-등량 스트론튬과 2.0몰-등량 탄탈에 대해 2.1몰-등량 비스무트의 비율로 혼합된다는 점만 제외하면 예 1에 개시된 바와 같이 제조된다. 상기 히스테리시스 곡선은 도 6에 도시된 결과와 동일한 전압에서 측정된다. 결과는 분극성이 18.0 미크로쿨롱/㎠로 증가된다는 점만 제외하면 유사하다. 선구물질내의 금속 비율이 각각 0.85몰-등량 스트론튬과 2.0몰-등량 탄탈에 대해 2.2몰-등량 비스무트의 비율로 변화될 때, 분극성은 도 7에 도시된 바와 같이 여전히 뛰어난 히스테리시스 곡선으로 21.9미크로쿨롱/㎠로 증가된다.
샘플 캐패시터가 200㎚ 백금 층에 의해 수반된 20㎚ 티타늄 접착층으로 형성된 하부 전극을 가진다는 점만 제외하고 도 6의 샘플에 대한 바와 같은 동일한 몰비의 스트론튬 비스무트 탄탈레이트 선구물질을 갖도록 형성될 때, 도 8에 도시된바와 같이 뛰어난 체로 있는 히스테리시스 곡선으로 여전히 뛰어난 20.8미크로쿨롱/㎠로 강하된다.
상기 분극성(2Pr)은 스위칭 주기의 함수로서 측정되고, 상기 결과는 도 9로 그래프화된다. 피로파괴는 1010주기 밖으로 거의 발생하지 않는다. 이런 결과는 적어도 종래 기술 PZT 재료로 측정된 양호한 피로파괴 결과보다 수천배 양호하고, 1010주기를 초과하는 어떤 현저한 피로파괴가 있을 것이라 징후는 없다. 티타늄 접착층이 있든 없든 피로파괴는 분극성이 Pt/Ti 전극에 대해 약간 더 낮다는 차이외에 거의 동일하다.
저온 처리에서 최고 품질의 스트론튬 비스무트 탄탈레이트 소자는 0.8 내지 1.0 몰-등량 스트론튬 농도, 2.00 내지 2.3 몰-등량 비스무트 농도 및 1.9 내지 2.1 몰-등량 탄탈 농도로 얻어진다는 것을 알아냈다. 즉, u몰-등량 스트론튬, v몰-등량 비스무트, 및 w몰-등량 탄탈을 함유하는 선구 물질이 최고의 결과를 제공한다. 여기에서 0.8u1.0, 2.0v2.3, 1.9w2.1이다.
더 높은 온도와 비교해 볼 때, 2개 추가 샘플은 RTP 홀딩 온도가 725℃이고, 제 1 어닐링 단계 92이 1시간동안 800℃로 수행되며, 제 2 어닐링 단계 96은 800℃로 수행된다는 점만 제외하면 예 1에서와 같은 처리를 사용하여 제조된다. 둘다의 샘플에서 3개 금속의 몰-등량 비율은 각각의 1.0몰-등량 스트론튬과 2.0몰-등량 탄탈에 대해 2.2몰-등량 비스무트가 된다. 한 샘플에서 하부 전극은 200㎚ 백금 층에만 포함되며, 다른 샘플에서 하부 전극은 20㎚ 티타늄 접착층(26)과 200㎚ 백금층(28) 둘다에 포함된다. 2개 샘플에 대한 결과는 도 13과 14에 각각 도시되어 있다.
도 12의 분극성은 비스무트와 스트론튬의 몰 등량비가 도 5와 7의 등량비보다는 도 6의 등량비에 가깝기 때문이라고 예상되는 바와 같이 도 6의 분극성과 유사하다. 그러나, 전극이 Pt/Ti 전극으로 변화될 때, 도 14에 도시된 바와 같이 분극성은 700℃ 처리동안에서보다 훨씬 강하한다. 그러므로, 700℃ 처리는 Pt/Ti 전극에 대해 훨씬 유리하다. 즉, 2.2/0.85가 되는 몰-등량비를 갖는 700℃ 처리는 Pt/Ti 전극에 대해 백금만을 사용한 전극이 초래하는 결과보다 약간 적지만 뛰어난 결과를 가져온다. 이것은 티타늄이 더 낮은 온도에서 그만큼 더 이동하지 않는다는 사실 때문인 것으로 믿어진다.
어떤 경우에라도, 상기 결과는 실제 메모리를 위한 주요한 약속을 가진다. 메모리의 제조와 신뢰성은 티타늄 접착층에 의해 현저히 증진된다. 그러나, 지금까지 증진된 제조와 신뢰성은 현저히 낮은 전기적 특성으로 균형이 잡혀가고 있다고 믿어진다. 그러나, 이것은 이제 도 8의 파라미터를 갖는 샘플에 대한 경우가 되지 않는 것으로 보여진다. 이제, 극도로 높은 분극은 700℃ 처리를 사용함으로써 Pt/Ti로 얻어질 수 있다. 사실상, 종래 기술로 실현되리라고 믿어지는 것에 반하여, Pt/Ti 전극을 사용하여 더 낮은 온도 처리는 더 높은 분극을 제공한다.
RTP 베이킹 온도의 효과를 조사하기 위해, 샘플은 예 2에 개시된 바와 같이 제조된다.
예 2
다수의 캐패시터(12, 24, 16 등)를 포함하는 일련의 웨이퍼(10)가 제조되는데, 성층 초격자 재료(30)는 스트론튬 비스무트 탄탈레이트이다. 상기 선구물질 용액은 크실렌 용제내의 스트론튬 2-에틸헥사노에이트, 비스무트 2-에틸헥사노에이트, 및 탄탈 2-에틸헥사노에이트에 포함된다. 상기 용액의 몰농도는 대략 리터당 0.2몰이다. 상기 선구물질은 n-부틸 아세테이트의 첨가에 의해 리터당 0.13몰로 희석된다. 단일 결정 실리콘층(22), 5000Å 두께의 이산화 실리콘층(24), 200Å 두께의 티타늄층(26), 2000Å 두께의 백금층(28)을 포함하는 기판(18)은 6 리터/분의 산소 흐름으로 30분동안 확산 퍼니스에서 800℃로 프리베이킹된다. 점안기는 기판(18)상에 SrBi2Ta2O9선구물질 용액 1㎖을 배치하는데 사용된다. 상기 웨이퍼는 40초동안 1500RPM으로 스핀된다. 다음에 상기 웨이퍼(10)는 핫 플레이트상에 배치되어 5분동안 약 170℃로, 다음에 다른 5분동안 250℃로 공기중에서 베이킹된다. 다음에 상기 웨이퍼(10)는 125℃/초의 램핑 속도, 30초의 홀딩시간, 6분의 자연 냉각 시간, 및 대략 100-200㏄/분의 주위 산소 흐름으로 0℃(RTA가 아님) 내지 800℃ 범위의 온도에서 RTP 베이킹된다. RTP 베이킹을 통해 웨이퍼상에 용액을 증착하기 위해 점안기를 사용하는 단계는 다른 코팅을 위해 반복된다. 다음에 상기 웨이퍼는 확산 퍼니스로 이송되어 60분 동안 6 리터/분의 산소 흐름에서 800℃로 어닐링된다. 상기 2000Å 백금의 상부 층(32)이 스퍼터링되고, 레지스트가 부가되고, 포토 마스크 처리, 이온 밀 에칭, IPC 스트립핑 및 30분 동안 약 6 리터/분의 산소 흐름의 800℃ 제 2 어닐링이 수반된다. 상기 성층 초격자 막(30)의 최종 두께는 약 2000Å이다.
한 일련의 샘플에서, 예 2의 처리를 사용하여 상기 선구물질은 스트론튬, 비스무트 및 탄탈의 비율이 화학량론적이 되도록 혼합되는 반면, 다른 일련의 샘플에서 10% 과잉 비스무트가 첨가된다. 화학량론적 샘플에서, 성층 초격자 층(30)의 두께는 2100Å 내지 2200Å이다. 히스테리시스 곡선은 일련의 샘플 둘다에 대해 2, 4 및 6 볼트에서 측정된다. 도 10은 6볼트 히스테리시스 곡선으로부터 측정된 2Pr의 그래프이다. 화학량론적 샘플과 10% 과잉 비스무트 샘플 둘다에 대해, 상기 2Pr의 값은 500℃상에서 극적으로 증가하고, 약 725℃±25℃에서 최대값을 가진다. 그러므로, RTP 베이킹을 700℃까지 감소시키는 것은 약간의 효과를 가진다. 최적의 RTP 베이킹 온도는 특별한 성층 초격자 재료를 약간씩 변경하여 알아낼 수 있다. 더욱이, 도 9로부터 2Pr의 값은 화학량론적 샘플보다 10% 과잉 비스무트 샘플에 대해 시종 일관 현저히 더 높다. 선구물질 용액에 과잉 비스무트를 갖는 샘플의 이런 뛰어난 성능은 비스무트와 비스무트 산화물이 성층 초격자 재료내의 다른 금속과 이런 다른 금속의 산화물보다 더 높은 증기 압력(더 낮은 증기점)을 가진다는 사실에 기인하는 것으로 믿어진다. 박막 준비 과정이 수개의 가열 단계를 포함하기 때문에, 상대적으로 높은 온도에서 일부, 비스무트와 비스무트 산화물은 제조 과정동안 쉽게 기화된다. 결과적으로, 일부 비스무트는 상기 과정 동안 손실되고, 화학량론적 비율의 비스무트가 완성된 박막내에 존재하지 않는다면 완성된 박막내에 하학론량적 양보다 작게 있을 것이고, 얻어지는 성층 초격자 재료는 특히 표면상에 많은 결함을 가질 것이다. 그결과 결정 상태 및 상기 상태에 의존하는 강유전 특성의 열화를 초래하게 된다. 상기 과잉 비스무트는 제조동안 비스무트의 손실을 보상하여 더욱 근접한 화학량론적 박막과 개선된 강유전 특성을 초래한다.
도 9의 데이터로부터 다른 사실이 나타나기 시작한다. RTP 베이킹은 100% 이상 만큼 화학량론적 선구물질로부터 형성된 재료에 대한 2Pr를 개선한다. RTP 베이킹은 또한 단지 약 30%만큼 과잉 비스무트 재료의 성능을 개선시킨다. 그러므로, RTP 베이킹은 화학량론적 선구물질로부터 형성된 재료에 대해 중요하지만, 과잉 비스무트를 갖는 선구물질로부터 형성된 재료에 대해서는 중요하지 않다.
예 3
다수의 캐패시터(12, 24, 16 등)를 포함하는 일련의 웨이퍼(10)가 제조되는데, 성층 초격자 재료(30)는 스트론튬 비스무트 탄탈레이트(SrBi2Ta2O9)이다. 상기 선구물질 용액은 크실렌 용제내의 스트론튬 2-에틸헥사노에이트, 비스무트 2-에틸헥사노에이트, 및 탄탈 2-에틸헥사노에이트에 포함된다. 상기 3개 금속 2-에틸헥사노에이트는 스트론튬, 탄탈이 혼합된 선구물질내에 화학량론적 비율로 존재하도록하는 비율로 혼합되는 반면, 비스무트는 10개 웨이퍼의 각각에 대해 다음의 서로 다른 화학량론적 비율: 50%; 80%; 95%; 100%; 105%; 110%; 120%; 130%; 140%; 및 150%의 화학량으로 존재한다. 상기 용액의 몰농도는 대략 리터당 0.09몰이다. 단일 결정 실리콘층(22), 5000Å 두께의 이산화 실리콘층(24), 200Å 두께의 티타늄층(26), 2000Å 두께의 백금층(28)을 포함하는 기판(18)은 6 리터/분의 산소 흐름으로 30분동안 확산 퍼니스에서 800℃로 프리베이킹된다. 점안기는 상기 기판(18)상에 SrBi2Ta2O9선구물질 용액 1㎖을 배치하는데 사용된다. 상기 웨이퍼는 40초동안 2000RPM으로 스핀된다. 다음에 상기 웨이퍼(10)는 핫 플레이트상에 배치되어 5분동안 약 180℃로, 다음에 다른 5분동안 250℃로 공기중에서 베이킹된다. 다음에 상기 웨이퍼(10)는 125℃/초의 램핑 속도, 30초의 홀딩시간, 6분의 자연 냉각 시간, 및 대략 100-200㏄/분의 주위 산소 흐름으로 725℃에서 RTP 베이킹된다. RTP 베이킹을 통해 웨이퍼상에 용액을 증착하기 위해 점안기를 사용하는 단계는 다른 코팅을 위해 반복된다. 다음에 상기 웨이퍼는 확산 퍼니스로 이송되어 30분 동안 6 리터/분의 산소 흐름에서 800℃로 어닐링된다. 상기 2000Å 백금의 상부 층(32)이 스퍼터링되고, 레지스트가 부가되고, 포토 마스크 처리, 이온 밀 에칭, IPC 스트립핑 및 30분 동안 약 6 리터/분의 산소 흐름의 800℃ 제 2 어닐링이 수반된다. 상기 성층 초격자 막(30)의 최종 두께는 1900Å 내지 2100Å이다.
예 3에 따라 제조된 10개 샘플의 각각에 대한 히스테리시스 곡선이 측정되고 6볼트 히스테리시스 곡선으로부터 취해진 2Pr과 2Ec의 값은 도 11로 도표화된다. 상기 그래프는 상기 재료가 뚜렷하게 화학량의 50% 이상 강유전체라는 것을 보여준다. 비스무트의 양이 증가함에 따라, 2Pr과 2Ec도 증가한다. 화학량의 약 100%에서, 2Ec가 피크이고 다음에 화학량의 약 130%에서 상대적으로 평탄해질때까지 지속적으로 감소한다. 2Pr은 화학량의 약 120%에서 피크이고 다음에 점차 감소한다. 비스무트 농도의 상한은 과잉 비스무트의 초과 알갱이 성장 또는 이동에 의해 초래된 막 품질의 열화에 기인하는 박막의 전기적 단락에 의해 한정된다. 도 12는 서로 다른 비스무트 농도를 가지는 예 2의 피로 파괴를 도시하는 그래프이다. 모든 샘플은 뛰어난 피로 파괴에 대한 저항을 보여주고 있는데, 상기 특성은 재료가 강유전체 만큼 오래 비스무트 함량에 의존하지 않는다.
또한 과잉 비스무트를 가지는 상기 막에 대한 뛰어난 특성은 성층 초격자 재료의 제조 과정 동안 높은 증기압 성분을 형성하는 다른 엘리먼트에도 적용가능하다. 비스무트에 더하여, 다른 엘리먼드는 납, 탈륨 및 안티몬이 된다.
핫 플레이트상의 건조 온도가 180℃이고 제 2 어닐링이 다음의 온도 및 시간: 450℃, 600℃ 및 800℃; 15분, 30분, 60분, 및 120분의 각각의 조합동안 수행된다는 점만 제외하고 예 2에 개시된 바와 같이 일련의 12개 샘플이 제조된다. 측정된 2Pr의 값은 소정 온도에서 일련의 각 시간에 대해 도 15로 도표화된다. 상기 600℃ 어닐링은 약 45분보다 더 긴 시간동안의 800℃ 어닐링과 동일한 결과를 보여준다.
이미 언급된 계류중인 출원에 상세히 개시된 바와 같이, 약 2000Å의 두께를 가지는 샘플 박막 캐패시터는 모두 이미 개시된 것들에 대한 유사한 제조 공정 파라미터로 제조될 때 뛰어난 강유전 특성을 나타내는 성층 초격자 재료 스트로튬 비스무트 니오베이트, 스트론튬 비스무트 티탄네이트, 스트론튬 비스무트 지르코네이트 및 상기 재료의 고용체로 제조되어지는 집적 회로에 사용하기에 적당하다. 마찬가지로, 약 2000Å의 두께를 가지는 샘플 박막 캐패시터는 모두 이미 개시된 것들에 대한 유사한 제조 공정 파라미터로 제조될 때 뛰어난 강유전 특성을 나타내는 성층 초격자 재료 납 비스무트 니오베이트, 바륨 비스무트 탄탈레이트, 납 비스무트 탄탈레이트 및 바륨 비스무트 니오베이트로 제조되어지는 집적 회로에 사용하기에 적당하다.
725℃ 미만의 처리 온도만 사용하는 성층 초격자 재료를 사용하는 전자 소자 제조 방법 및 구성을 개시하였다. 도면에 도시되고 본 명세서내에 개시된 특별한 실시예는 예의 목적을 위한 것이며 본 발명을 한정하는 것으로 해석해서는 않된다. 더욱이, 첨부된 청구 범위에 의해 한정되는 바와 같은 본 발명의 사상을 일탈하지 않는 범위 내에서 다양한 변형이 가능함은 본 발명이 속하는 기술 분야의 당업자에게는 명백하다. 예를 들면, 저온 처리는 티타늄/백금 전극과 사용하기에 뛰어나고, 이런 방법은 개시된 방법상의 변형을 제공하기 위해 여러 가지 공지된 장벽 층을 사용하는 일반적 방법과 조합될 수 있다. 또한 상술된 단계는 다소의 경우에 서로 다른 순서로 수행될 있다. 또는 동등한 구조물 및 방법이 개시된 여러 가지 구조 및 방법을 위해 대체될 수 있다. 또는 다양한 서로 다른 치수 및 재료가 사용될 수 있다. 결론적으로, 본 발명은 개시된 제조 방법, 전자 소자, 및 전자 소자 제조 방법에 존재하거나 그것들에 의해 획득된 새로운 특징과 새로운 특징의 조합를 포함하는 것으로 해석되어야 한다.

Claims (14)

  1. 성층 초격자 재료 제조 방법에 있어서,
    기판과 선구물질을 공급하는 단계를 포함하는데, 상기 선구물질은 상기 선구물질의 건조와 어닐링시 성층 초격자 재료를 자연적으로 형성하기 위해 효과적인 양의 금속 부분을 함유하고;
    상기 기판에 상기 선구물질을 부가하는 단계;
    상기 기판상에 고체 재료를 형성하기 위해 상기 선구물질을 건조시키는 단계; 및
    상기 기판상에 상기 성층 초격자 재료를 형성하기 위해 600℃ 내지 725℃의 온도에서 상기 고체 재료를 어닐링하는 단계를 포함하는 것을 특징으로 하는 성층 초격자 재료 제조 방법.
  2. 제 1항에 있어서, 상기 건조 단계는 725℃까지의 온도에서 상기 선구물질의 급속 열처리를 포함하는 것을 특징으로 하는 성층 초격자 재료 제조 방법.
  3. 제 2항에 있어서, 상기 급속 열처리 온도는 약 700℃인 것을 특징으로 하는 성층 초격자 재료 제조 방법.
  4. 제 1항에 있어서, 상기 어닐링 온도는 약 700℃인 것을 특징으로 하는 성층 초격자 재료 제조 방법.
  5. 제 4항에 있어서, 상기 어닐링 단계는 상기 재료를 적어도 3시간 동안 어닐링하는 것을 특징으로 하는 성층 초격자 재료 제조 방법.
  6. 제 5항에 있어서, 상기 재료는 적어도 5시간 동안 어닐링되는 것을 특징으로 하는 성층 초격자 재료 제조 방법.
  7. 제 1항에 있어서, 상기 기판은 제 1 전극을 포함하며, 캐패시터를 형성하기 위해 상기 어닐링 단계 후 상기 성층 초격자 재료상에 제 2 전극을 형성하는 단계, 및 순차적으로 725℃까지의 온도로 제 2 어닐링을 수행하는 단계를 더 포함하는 것을 특징으로 하는 성층 초격자 재료 제조 방법.
  8. 제 7항에 있어서, 상기 제 2 어닐링 온도는 약 700℃인 것을 특징으로 하는 성층 초격자 재료 제조 방법.
  9. 제 1항에 있어서, 상기 성층 초격자 재료는 스트론튬 비스무트 탄탈레이트를 포함하는 것을 특징으로 하는 성층 초격자 재료 제조 방법.
  10. 제 9항에 있어서, 상기 선구물질은 u 몰-등량 스트론튬, v 몰-등량 비스무트 및 w 몰-등량 탄탈을 포함하는데, 여기에서 0.8u1.0, 2.0v2.3, 및 1.9w2.1인 것을 특징으로 하는 성층 초격자 재료 제조 방법.
  11. 제 10항에 있어서, u=0.85, v=2.2, 및 w=2인 것을 특징으로 하는 성층 초격자 재료 제조 방법.
  12. 제 10항에 있어서, u=0.9, v=2.1, 및 w=2인 것을 특징으로 하는 성층 초격자 재료 제조 방법.
  13. 제 1항에 있어서, 상기 기판을 공급하는 단계는 접착층을 형성한 다음에 상기 접착층상에 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 성층 초격자 재료 제조 방법.
  14. 제 13항에 있어서, 상기 접착층은 티타늄으로 형성되고 상기 전극은 백금으로 형성되는 것을 특징으로 하는 성층 초격자 재료 제조 방법.
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