KR19980087130A - 향상된 패키징을 위한 집적회로 칩 구조 - Google Patents

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KR19980087130A
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도날드 알. 프레슬라
죤 씨. 헤일
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스콧 티. 마이쿠엔
해리스 코포레이션
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Publication date
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Abstract

집적 회로 칩은 와이어 본딩 패드와 본딩 패드보다 더 작은 크기의 프로브 접촉 영역에 각각 전기적으로 연결되는 제1 및 제2의 전기적인 구성부를 포함한다. 패드 및 접촉 영역은 구성부 모두가 시험 프로브(probe)에 의해 각각으로 전기적으로 시험될 수 있도록 전기적으로 고립된다. 구성부가 시험된 후에, 제1 및 제2 구성부들을 전기적으로 연결시키기 위해 본딩 패드 및 프로브 접촉 영역이 함께 전기적으로 연결된다. 전기 연결은 본딩 패드 내의 공간을 실질적으로 메우고, 터미널 와이어 및 본딩 패드 사이에 형성되는 접속 부분 아래에 놓이는 접촉 영역으로부터의 연장부분은 물론 본딩 패드에 터미널 와이어를 접합시킴으로서 만들어진다.

Description

향상된 패키징을 위한 집적회로 칩 구조
본 발명은 반도체 소자에 관한 것이며, 특히 소자의 패키징과 관련된 집적회로 소자의 반도체 칩의 구조에 관한 것이다.
반도체 집적 회로(IC) 소자의 많은 유형들은 하나 또는 그이상의 반도체 칩을 포함하며, 이들 각각은 칩의 상부 또는 내부에서 서로 상호 접속되는 다수의 전자 부품들을 포함한다. 다양한 부품들이 칩의 외부에 칩 부품과 부품들과 회로들 사이에서의 전기적인 접속을 제공하기 위해 터미널 와이어가 위치고정되는 칩 상의 각 본딩 패드에 전기적으로 접속된다.
본딩 패드들은 비교적 커서, 칩의 표면 면적의 상당한 부분을 차지할 것이다. 몇몇의 경우에서는, 필요한 본딩 패드의 수가 칩의 설계 및 이용에 불필요한 제한을 부과한다.
예를 들어, 임의의 전력 제어 응용에 있어서, 칩의 외부에 있는 소자에 그리고 소자로부터 비교적 큰 전류의 흐름을 제어하기 위해 비교적 큰 트랜지스터가 칩상에 설치된다. 전류에 대한 경로는 칩 본딩 패드에 접합되는 작은 지름(예를 들면, 2 mm의 지름)의 터미널 와이어를 통하여 그리고 그것으로부터 외부 터미널에 향한다. 큰 전류가 관련되기 때문에, 몇몇 터미널 와이어를 병렬로 사용하는 것이 필요하다. 예를들어, 한 응용에 있어서, 6개의 터미널 와이어가 사용되는데, 3개의 와이어는 트랜지스터 소스 영역에 연결되고, 3개의 와이어는 트랜지스터 드레인 영역에 접속된다. 각각의 와이어는 칩상의 전도성 경로에 의해 트랜지스터의 개개의 소스 또는 드레인 영역에 교대로 접속된 개개의 본딩 패드에 접속된다.
그래서, 오직 하나의 트랜지스터를 위해 6개의 본딩 패드들이 필요할 것이다. 또한, 본딩 패드가 직접적으로 터미널 와이어로 향한 전류의 경로 내에 있기 때문에, 그것들은 터미널 와이어에 저 저항 접속을 제공하도록 적당한 크기이어야만 한다. 그래서, 6개의 접속 패드들은 칩상에서 비교적 많은 공간을 차지하여, 다른 전기 부품들을 위한 공간이 줄어들게한다.
몇몇의 경우에서, 분리된 전기 터미널을 필요로 하지 않으면 부품들의 독립적인 시험을 할 수 있도록 하기위해 여분의 본딩 패드가 필요하다는 것은 전력 트랜지스터에 필요한 비교적 큰 크기의 본딩 패드의 비교적 많은 수에 의해 생기는 문제를 더욱 가중시킨다.
도1은 수많은 터미널 도선(10)을 가지는 소자 패키지(8)내에 위치하는 공지의 IC 칩(6)을 부분적인 구조 및 부분적인 도해로 나타내고 있다. 칩은 패키지 터미널 도선(10)에 접속된 그리고 그곳으로부터 칩상의 본딩 패드(30)에 접합된 터미널 와이어(32)를 통하여 트랜지스터 드레인 전극(26)에 연결된 솔레노이드(12)를 통하여 전류를 제어하기 위해 전력 트랜지스터(T6)를 포함한다. 3개의 본딩 패드(30)는 트랜지스터 드레인 전극(26)에 모드 연결되는 것으로 보인다. 트랜지스터 소스 전극(27)에 연결된 다른 본딩 패드들은 도시되지 않았다.
트랜지스터(T16)가 턴-온(turn-on)되어 전도할 때, 제어 회로(18)의 제어하에서 전류는 예를들어, 스위치를 닫기 위해서 솔레노이드(12)를 통하여 흐른다. 트랜지스터(T16)가 턴-오프(turn-off)될 때, 솔레노이드(12)를 통한 전류는 중단된다. 반면에, 문제는 솔레노이드 전류의 턴-오프의 속도에 따라, 솔레노이드 코일내에 저장된 에너지는 트랜지스터(T16)의 전압 파괴와 그로인한 고장을 일으키기에 충분한 크기일 수 있는 스파이크 전압을 발생시킨다.
트랜지스터(T16)를 보호하기 위해, 제너(Zener) 다이오우드(20) 및 블로킹 다이오드(24)는 칩상에 형성되고, T16의 드레인 전극(26) 및 게이트 전극(22) 사이에 직렬로 연결된다. 제너 다이오우드는 트랜지스터(T16)의 파괴 전압(BV)보다 상당히 작은 제너 전압(Vz)에서 파괴되도록 설계된다. 예를들어, 제너 다이오우드(20)의 Vz는 80 볼트이고, T16의 BV는 120 볼트일 것이다. 터미널(10)에서의 스파이크 전압이 제너 다이오우드(20)의 파괴 전압에 도달 및/또는 초과할 때, 제너 다이오우드(20)는 피괴되고(그러나 안전하고 반복적으로), Vz에 의해 줄어들고 다이오우드(24)의 순방향 전압(Vf)에 의해 감소된 스파이크 전압은 방금 턴-오프된 트랜지스터(T16)의 게이트 전극(22)에 적용된다. 다음, 단지 트랜지스터(T16)의 소스-드레인 경로를 통하여 접지에 솔레노이드 유도 전류를 방산하기에 충분히 오래 동안 트랜지스터(T16)는 또다시 턴-온된다.
칩의 제조동안에, 제너 다이오우드(20)의 파괴 전압, 예를들어, 80볼트를 시험하고, 트랜지스터(T16)가 다소 더높은 전압, 예를들어 100볼트를 견디어 낼 수 있다는 것을 확고히 할 것이 요구될 수 있다. 그러나, 문제는 만약 제너 다이오우드(20)가 칩상에서 트랜지스터(16)의 드레인 영역(26)에 직접 연결되면, 제너 다이오우드(20)가 T16의 파괴 전압의 결정을 막는 더 낮은 80 볼트에서 파괴되기 때문에, 드레인 영역(26)에 100 볼트의 시험전압을 적용하는 것은 불가능한 것이다.
그 문제에 대한 해결은 도1에서 보여주는 바와 같이, 드레인 전극(26)이 연결되는 본딩 패드(30)로부터 떨어진 본딩 패드(31)에 제너 다이오우드(20)를 접속시키는 것이다. 그래서, 트랜지스터(T16)의 BV 및 제너 다이오우드(20)의 Vz를 개별적으로 및/또는 독립적으로 시험하기 위해 개개의 탐침소자(도시되지 않음)가 각각의 패드(30 및 31)에 적용될 수 있다. 다음, 시험 후에, 칩(6)은 패키지(8)내에 설치되고, 터미널 와이어(32)는 각각의 본딩 패드(30 및 31)에 접합되고 공동 패키지 터미널(34)상에서 종결된다.
전기적으로 상호 접속된 제너 다이오우드(20) 및 드레인 전극(26)을 위해 솔레노이드(12)로의 오직 단일의 외부 연결이 요구되는 반면에, 최소한 두 개의 본딩 패드(30 및 31)가 칩에 요구된다는 것을 제외하면 도1은 상당히 만족스럽다.
도1에서 보여주는 바와 같이, 트랜지스터(T16)에 그리고 그로부터 비교적 큰 전류를 안전하게 전도하기 위해 다중 본딩 패드 및 터미널 와이어(32)가 요구된다. 도1에 있어서, 여러 드레인 본딩 패드(30) 및 제너 다이오우드 본딩 패드(31)로부터의 터미널 와이어(32)는 동일한 패키지 터미널(34)에 접합되는 것으로 보인다. 반면에, 문제는 터미널(34)의 크기제한 때문에, 터미널 와이어(32)중 제한된 개수만이 그곳에 접합될 수 있고, 그러므로서 독립적인 시험 목적을 위해 개개의 본딩 패드(31)에 대한 필요는 여분의 본딩 패드(31)가 연결될 수 있는 여분의 패키지 터미널의 사용을 또한 요구할 수 있다.
본 발명은 제1 구성부에 전기적으로 연결되는 칩상에 형성된 본딩 패드를 포함하는 제1 및 제2 구성부들을 선택적으로 연결하기 위한 반도체 칩 구조와; 상기 본딩 패드보다 더 작은 크기의 칩상에 형성되는 접촉 영역을 포함하며, 상기 접촉 영역은 상기 제2 구성부에 전기적으로 연결되고; 상기 접촉 영역은 상기 구성부들의 각각이 독립적으로 시험될 수 있도록 상기 본딩 패드로부터 분리되어 절연되고; 상기 접촉 영역은 상기 접촉 영역 및 상기 본딩 패드를 전기적으로 상호 연결시키기 위해 상기 접촉 영역 및 상기 본딩 패드 양쪽에 본드 와이어의 중첩을 가능하게 하기 위해 상기 본딩 패드에 가깝게 인접하여 배치되는 부분을 갖는다.
또한, 본 발명은: 칩상에 제1 및 제2 전기 회로 구성부를 형성하는 단계와, 상기 제1 구성부는 상기 칩 상의 제1 전기 전도성 영역에 전기적으로 연결되고, 상기 제2 구성부는 상기 제1 영역보다 작은 크기의 상기 칩 상의 제2 전기 전도성 영역에 전기적으로 연결되고 상기 제1 영역으로부터 전기적으로 고립되며; 상기 영역에 각각 연결된 구성부들을 독립적으로 전기적 시험을하기 위해 시험 프로브에 의해 상기 제1 및 제2 영역 각각을 접촉시키는 단계와; 상기 제1 및 제2 영역을 전기적으로 상호 연결시키고 상기 제1영역에 터미널 와이어를 접합시켜 공동 터미널을 제공하는 단계를 포함하는 반도체 집적 회로를 조립하는 방법을 포함한다.
부분적으로, 본 발명은 시험 프로브에 의한 전기 접촉을 위해 칩 상에 요구되는 영역이 와이어 본딩 패드를 위해 요구되는 것보다 더 작다는 인식에 있다. 그래서, 종래의 구조와는 반대로, 본 발명을 구현하는 칩 상에서 두 개의 구성부의 개개의 시험이 구성부들중 하나에 한 본딩 패드를 제공 및 연결하고, 두 개의 구성부중 다른 하나에 본딩 패드로부터 전기적으로 절연된 분리되고 더작은 프로브 접촉 시험 영역을 제공 및 연결하여 가능하게 된다. 따라서, 구성부 모두가 개개로 및/또는 독립적으로 시험될 수 있다. 구성부들이 시험된 후에, 시험 영역 및 본딩 패드는 칩 상에 직접 함께 전기적으로 연결되고, 오직 단일의 터미널 와이어만이 구성부 모두를 위한 공동 외부 연결을 제공하기 위해 사용된다.
바람직한 실시예에 있어서, 프로브 접촉 영역 및 본딩 패드가 물리적으로 배치되어 터미널 와이어 및 본딩 패드 사이에 형성되는 접속 부분은 프로브 접촉 영역의 일 부분을 덮어 접촉하여, 두 개의 영역을 전기적으로 상호 연결시킨다. 한 실시예에 있어서, 갭은 본딩 패드의 두 개의 부분 사이에 제공되고, 프로브 접촉 시험 영역의 일 부분(또는 시험 영역 자체)은 두 개의 본딩 패드 부분에 가까이 그러나 간격을 두고 떨어진 관계로 갭 안으로 뻗는다. 구성부들의 시험이후에, 터미널 와이어는 시험 영역 및 본딩 패드에 연결된다. 사실상, 시험 영역 또는 그로부터의 연장부분은 모든 부분이 터미널 와이어에 의해 덮혀지고 전기적으로 상호 연결된 합성 본딩 패드의 일부를 형성한다.
합성 본딩 패드는 절연 물질의 층에 의해 부분적으로 분리된 두 개의 중첩 금속 층으로부터 형성될 수 있다. 절연층은 합성 본딩 패드의 개개의 부분들 사이의 갭 아래에 놓이고, 달리하면 갭을 통하여 노출되는 하단 금속 층의 부분을 덮는다.
도1은 칩의 외부에 있는 터미널에 칩 상의 두 개의 구성부들을 전기적으로 상호 연결시키기 위한 종래의 기술 배치를 도시하는 도면;
도2a 및 2b는 칩의 부분을 보여주며, 제1 및 제2 구조물들 각각을 도시하는 도면;
도3은 도2a에서 보여주는 것과 같은 구조를 포함하는 집적 회로 반도체 칩의 부분의 평면도;
도4는 도3의 라인 4-4를 따라 얻어진 단면도.
본 발명의 제1관점의 설명이 도2a 및 2b를 참고로하여 제공될 것이다.
도2a는 본 발명에 따른 바람직한 배치를 보여준다. 도2a에서, 트랜지스터(T16)의 드레인 전극(26)은 공지된 유형의 두 개의 본딩 패드(30)에 연결되지만, 본 발명에 따라, 드레인 전극(26)은 공간을 두고 떨어진 두개의 부분들, 즉, 드레인 전극(26)에 연결된 큰 부분(40) 및 부분(40)에 의해 실질적으로 덮혀지지만 작은 갭(66)에 의해 그곳으로부터 전기적으로 분리되는 작은 부분(42)을 포함하는 합성 본딩 패드(36)에 또한 연결된다. 작은 부분(42)은 제너 다이오우드(20)에 교대로 연결되는 시험 패드(46)에 전기적으로 연결된다.
합성 패드 부분(40 및 42)이 전기적으로 서로 절연되기 때문에, 다이오우드(20) 및 트랜지스터(T16)의 개개의 전기적인 시험은 본딩 패드 큰 부분(40) 및 시험패드(46)와 각각 접촉하게 되는 개개의 시험 프로브(brobe)(도시되지 않음)에 의해 가능하다.
시험후에, 칩은 도시되지 않은 패키지 내에 설치되고, 터미널 와이어는 각각의 본딩 패드(30 및 36)에 접합되지만, 시험 패드(46)에는 접합되지 않는다. 본딩 와이어(도2에서 점선 원(52)으로 표시됨)는 합성 본딩 패드(36)의 부분(40 및 42) 모두를 중첩하고 접촉하며, 그리하여 종래기술 도1에서와 같이 여분의 제4 터미널 와이어 또는 여분의 본딩 패드(30)를 이용하지 않고 칩 상에 직접 두 개의 부분(제너 다이오우드(20) 및 드레인 전극(26))을 전기적으로 상호접속시킨다. 상기에서 기재되고 앞으로 계속하여 언급되듯이, 시험 프로브가 본딩 패드보다 훨씬 작은 접촉 영역을 필요로할 수 있기 때문에, 시험 패드(46)는 전형적인 본딩 패드보다 더 적을수 있고 칩 표면의 달리 사용되지 아니한 상당히 작은 곳에 위치될 수 있다.
도2a에서 도시되는 발명은 출원자에 의해 직면하는 특별한 문제들을 해결한다. 반면에, 진보된 개념이 다른 상황들에 또한 이용될 것이다.
도1과 관련하여 기재된 전력 트랜지스터 응용에 있어서, 주요 문제는 칩 트랜지스터(T16)로부터 터미널 와이어(32)로의 전류를 위해 낮은 저항 경로를 제공한다는 것이다. 이것은 이전에 기재된 것 처럼 본딩패드가 최소한 터미널 와이어 및 본딩 패드 사이의 접속부분에 상당하는 크기일 것을 요구한다. 도2a에서 보여주는 설명에 있어서, 큰 부분(40)이 실질적으로 작은 부분(42)을 둘러싼다는 사실은 물론(그래서 패드 접속부분에 와이어의 주위의 전 영역을 실질적으로 접촉시키기 위해), 제너 다이오우드가 연결된 부분(42)에 비교하여 드레인이 연결된 본딩 패드(36)의 부분(40)의 비교적 큰 크기 때문에, 비교적 낮은 저항 와이어가 드레인에 연결되는 본딩 패드 조건이 얻어진다.
반면에, 오직 작은 전력 전기 신호가 포함되는 상황에서는 도2b에서 보여주는 배치가 이용될 수 있다.
도2b에서, 예들들면, 제너 다이오우드(20)에 대한 개개의 시험패드는 사용되지 않고, 그보다는 제너 다이오우드(20)(즉, 또는 몇몇의 유사한 제2 구성부)가 동일하거나 혹은 상이한 크기인 두 개의 부분(43 및 45)을 포함하는 합성 본딩 패드(37)의 부분(43)에 직접 연결된다. 본딩패드부분(45)은 드레인 전극(26)(즉, 또는 몇몇의 유사한 제1구성부)에 연결된다. 두 개의 부분(43 및 45) 각각은 프로브 접촉 위치로서의 이용을 위해 충분히 크고, (제1 및 제2) 구성부의 시험후에 양쪽 부분(43 및 45)을 중첩하여 접촉하는 터미널 와이어에 의해 상호 연결될 수 있다. 반면에, 터미널 와이어에 드랜지스터 드레인 영역을 연결시키기 위해 오직 본딩 패드 헬프(half) 부분(45)만의 이용 때문에, 도2b 배치에서 과대 전류 전도 용량은 완전히 이루어지지 않는다. 본 발명의 바람직한 실시예의 더욱 상세한 설명이 지금 제공된다.
도3 및 4는 본 발명에 따른 구조가 배치되는 집적회로(IC) 반도체 칩(6a)의 작은 부분을 보여준다. 칩의 전기적 기능에 의존하여, 도3 및 4에서 보여주는 구조는 칩의 다른 부분을 따라 복제될 수 있다. 칩의 다른 세부한 것들, 예를들어 여러 전자 부품 및 소자 그리고 그것으로부터 만들어지는 회로는 공지의 반도체 IC 기술에 의존할 수 있다. 또한, 도3 및 4에서 보여주는 구조의 조립이 이후부터 기술되는 동안, 임의의 공지의 처리 기술 및 재료가 이용될 수 있다.
도2a에서 보여주는 패드(36)와 같은 합성 본딩 패드(36)가 도3 및 4에서 보여주는 구조내에 포함된다. 패드(36)가 공지된 터미널 와이어가 공지된 본딩 기술, 예를들어 열 압착 또는 초음파 접합에 의해 단단히 접합될 수 있는 위치 또는 랜딩(landing)으로서 역할을 한다는 점에서, 패드(36)는 기능에 있어 공지된 본딩 패드와 동일하다.
반면에, 패드(36)는 그것이 두 개의 간격을 두고 전기적으로 격리된 부분(40 및 42)을 포함한다는 점에서 공지의 본딩 패드와는 상이하다. 부분(40)은 예를들어 전도성 경로(44)에 의해 도2에서 보여주는 트랜지스터(T16)와 같은 칩(6a) 상의 제1 구성부에 연결된다. 합성패드(36)는 터미널 와이어의 접합을 위한 종래의 본딩 패드에 유사한 크기이다. 또한, 합성 본딩 패드(36)보다 다소 작고 경로(48)를 경유하여 제2 구성부(예를들어, 도1에서 보여주는 제너 다이오우드(20))에 전기적으로 연결되는 시험 패드(46)가 칩 부분에 배치된다. 합성 본딩 패드(36)의 부분(42)은 상기에서 기재된 것 같은 패드(36)의 부분(40)이 아닌, 시험 패드(46)에(전도 경로(56)를 통하여) 전기적으로 연결된다.
시험 패드(46)가 본딩 패드(36)의 부분(40)으로부터 전기적으로 절연되기 때문에, 본딩 패드(40)와 시험 패드(46)에 연결된 두 개의 구성부 각각은 하나 또는 그이상의 시험 프로브에 의해 서로 독립적으로 전기적으로 시험될 수 있다.
중요한 것은, 공지의 바늘-형의 끝이 가늘어지는 시험 프로브(예를들어, 약 1.0 밀리-인치의 프로브의 접촉 단부에서의 지름을 갖는)를 접촉하기 위해 요구되는 공간의 양은 전형적인 2.0 밀리-인치 지름 터미널 와이어(도1에서 보여주는 와이어(32)와 같은)의 접합을 위해 요구되는 영역보다 상당히 더적다. 이 크기 차이가 시험 진행 동안에 시험 프로브에 의해 접촉되는 두 개의 패드(40 및 46)상에서 동일한 크기 영역을 보여주는 점선의 원(50)과, 구성부들의 시험 이후에 터미널 와이어에 의해 접촉될 합성 본딩 패드(36)의 영역을 보여주는 점선의 원(52)에 의해 도3에서 나타내어진다. (전형적으로, 접합된 와이어에 의해 만들어지는 접속 부분은 와이어 단부의 본딩 압력 팽창 때문에 와이어의 지름보다 더 크다. 예를들어, 2 밀리-인치 지름의 와이어는 4 밀리-인치 지름의 접속 부분을 형성할 수 있다. 본딩 패드는 최소한 크기에 있어서 유사하고 바람직하게는 다소 크다(예를들어, 8 밀리-인치 면을 가진 정사각형 패드).
도3에서 보여주듯이 터미널 와이어가 시험 패드(46)에 접합될 필요가 없기 때문에, 패드(46)는 합성 본딩 패드(36)보다 상당히 작은 크기일 수 있다. 도1에서 보여주는 종래 배치에 대조하여, 본 발명에 따라 만들어진 IC에 있어서, 합성 본딩 패드(36) 및 시험 패드(46)에 의해 차지되는 전체 영역은 개개의 크기가 도3에서 보여주는 합성 본딩 패드(36)와 동일한 두 개의 본딩 패드에 의해 차지되는 영역보다 상당히 작다.
시험후에, 칩(6a)은 다음, 예를들어 IC 패키지 내에 배치되고, 표준 시행에 일치하여, 터미널 와이어가 칩상의 본딩패드에 접합된다. 터미널 와이어는 도3 및 4에서 보여주는 합성 본딩 패드(36)에 또한 접합된다. 점선 원(52)에 의해 도3에서 나타내어지듯이, 접합된 터미널 와이어는 합성 본딩 패드(36)의 부분(40 및 42)모두를 중첩하여 접촉한다. 따라서, 합성 본딩 패(36)에 단일의 터미널 와이어를 접합하는데 있어, 시험패드(46) 및 본딩 패드(36)의 부분(40)에 각각 연결되는 제1 및 제2 구성부는 칩상에 직접 전기적으로 함께 연결된다.
도4는 합성 본딩 패드(36)가 바람직하게는 금 속의 두 개의 층으로부터 형성된다는 것을 보여준다.
예를들어 실리콘으로 만든 전형적인 반도체 칩은 칩 내에 여러 도프된 영역과 칩의 표면을 덮는 여러 물질들의 층들의 더미를 포함한다. 기본적으로, 칩 표면은 하나 또는 그이상의 밀폐층에 의해 밀폐하여 싸여지고, 금속의 여러 경로들이 밀폐층의 표면상에 배치된다. 금속경로는 각각의 도프된 영역을 덮는 칩 표면의 간격두고 떨어진 영역을 위한 밀폐층을 통하여 밀폐하여 지나간다.
대표적인 본딩 패드는 하나 또는 그이상의 칩 밀폐 층을 덮는 개개의 금속 경로의 단부에 금속의 확장된 영역(도1에서 보여주는 영역(30)과 같은)을 포함한다. 본딩 패드가 형성된 이후에, 칩 소재의 전체 표면은 비교적 두껍고 비교적 불침투성의 패시베이션 층으로 완전히 덮혀진다. 칩은 최종 시험에서 엄밀히 조사되어야만 하고, 그 칩은 최종적으로 패키지 내에 설치되며, 그때 터미널 와이어는 본딩 패드에 접합된다. 이러한 목적을 위해서, 본딩 패드의 패시베이션 층 노출 부분을 통하여 윈도우(window)가 설치된다. 패시베이션 층 윈도우는 에칭되어질 패시베이션 층의 그러한 부분들을 노출시키기 위해 패시베이션 층 상부에 제공되는 에천트(etchant) 마스크를 통하여 해당 윈도우에 의해 한정된다. 중요하게는, 에천트 마스크 윈도우는 에칭된 윈도우에 의한 본딩 패드의 노출을 막기 위해 본딩 패드의 모서리를 덮지 않는다. 이것에 대한 이유는 본딩 패드의 금속이 이용되는 에칭 처리에 저항하여, 그럼으로서 패시베이션 층을 통하여 에칭되는 창이 본딩 패드에 도달하고 그래서 요구에 따라 그것들을 노출시킬 때, 처리가 자동적으로 중단하기 때문이다. 반대로, 만약 에칭된 윈도우가 금속 패드의 모서리를 초과하여 중첩된다면, 그 에칭은 본딩 패드가 배치되는 밀폐층을 통하여 계속될 것이다. 이것은 칩 표면의 밀폐를 파괴한다.
도3에서 보여주는 합성 본딩 패드(36)에 있어서, 갭(gap)(66)은 두 개의 부분(40 및 42)이 중첩 터미널 와이어에 의해 함께 연결될 때 까지 서로로부터 전기적으로 고립되도록 유지하기 위해 두 개의 부분(40 및 42)사이에 갭(66)이 고의적으로 제공된다. 만약 전 패드(36)가 단순히 금속의 단일 층(전형적인 본딩 패드내에서 이용되는 단일 층)의 간격을 두고 떨어진 부분으로 형성된다면, 그리고 만약 그러한 단일 층이 칩의 밀폐층을 덮는다면, 두 개의 패드 부분(40 및 42) 사이의 갭을 통하여 노출된 밀폐층의 부분은 패시베이션 층 에칭 공정에 노출될 것이다. 그래서, 갭(66)을 덮는 밀폐층은 손상될 수 있다.
이것은 각각의 두 개의 중첩된 금속층(60)내에 실질적으로 동일하게 합성 본딩 패드(36)의 두 개의 부분(40 및 42)을 형성함으로써 피해진다(도4). 도4에서 보여주는 것처럼, 상단 금속 층(60) 내의 두 개의 부분(40 및 42)사이에서의 갭(66)이 하부 층(62) 내의 두 개의 부분(40a 및 42) 사이의 갭(66a)으로부터 오프-셋된다. 이것의 결과는 상부 금속 층(60) 내의 갭(66)이 칩 밀폐 층을 덮지 않고, 패시베이션 층 에칭 처리에 대항하여 보호 마스크로서 역할을 하는 하부 금속 층(62)의 연속부분을 덮는다.
합성 본딩 패드의 두 개의 금속 층 배열은 도4로부터 명백하다. 도3 및 도4에서 보여주는 구조를 조립하는 공정에 있어서, 금속의 제1(하부)층은 예를들어, 실리콘 이산화물의 칩 밀폐 층(72)의 표면(70)에 배치된다. 제1 금속층(62)은 다음 실질적으로 도3에서 보여주듯이 임의의 구조를 제공하도록 패터닝된다. (도3은 굵은 선으로된 상부 금속 층(60)에 의해 제공되는 구조를 보여준다. 하부 금속 층(62)에 의해 제공되는 본딩 패드(36)의 부분은 점선으로 나타내어 진다.) 그래서, 시험 패드(46)는 경로(56)의 단부에서의 부분(42a)은 물론 연장 경로(48 및 56)를 포함하여 형성된다. 부분(42a)을 둘러싸지만 갭(66a)에 의해 그로부터 분리된 부분(40a)이 제1금속층(62)으로부터 또한 형성된다.
다음, 절연 물질, 예를들어 실리콘 이산화물의 얇은 층(76)이 칩 소재 상부에 배치되고 도4에서 보여주듯이 그리고 부분적으로는 도3에서 보여주듯이 패터닝된다. 패터닝된 층(76)은 두 개의 부분(40a 및 42a) 사이의 갭(66a)을 완전히 덮고, 하부 금속 층으로부터 형성된 부분(40a 및 42a)의 상부 표면 전부가 아닌 일부를 덮는다. 절연층(76)은 도3 내에서 오직 부분적으로만 보이지만, 갭(66)에 인접하는 패드(36)의 일부에만 존재한다.
다음, 금속의 제2 층(60)은 칩 소재에 배치되고 도3 및 4에서 보여주는 모양으로 패터닝된다.
두 개의 패드 부분(40 및 42)은 상부 금속(60)에 존재하고 갭(66)에 의해 분리된다. 반면에 갭(66)은 제1층(62)에 존재하는 갭(66a)으로부터 오프-셋되고 갭(66a)을 덮지 않는다. 또한, 도시되듯이, 갭(66)은 절연층(76)의 부분을 덮는다. 이것은 상부 층(60)이 두 개의 부분(40 및 42)을 분리하는 갭(66)을 제공하도록 에칭될 때 하부 층(62)을 통하여 에칭을 방지하기 위해 중요하다.
도3 및 4에서 보여주는 상태에서의 칩 부분에 있어서, 전 칩 소재는 이전에 기술된 패시베이션 층으로 덮혀지고, 윈도우는 시험 패드(46)는 물론 합성 본딩 패드(36)를 노출시키도록 패시베이션 층을 통하여 에칭된다. 패시베이션 층의 이용 및 패터닝 모두가 공지되었기 때문에, 그러한 패시베이션 층은 설명되지 않는다. 에칭되는 윈도우가 시험 패드(46) 및 본딩 패드(36)의 금속 층에 도달할 때, 패시베이션 층의 에칭은 자가-종결한다. 상부 금속 층(60)의 부분(40 및 42) 사이의 갭(66) 아래에 직접적으로 놓이는 절연층(76)의 부분이 패시베이션 층 에칭 단계동안에 에칭되는 반면, 갭(66) 아래에 놓이는 금속층 부분(62)은 에칭 처리를 종결시키고 아래놓이는 밀폐층(72)을 보호한다.
도4에 있어서, 두 개의 부분(40 및 42)이 형성되는 상부 금속 층(60)은 수직적으로 다소 평탄하지 않은 것으로 보인다. 그러나, 수직 스케일(scale)은 그럴듯하게 과장된 것이며, 사실상 합성 본딩 패드(36)의 상부 표면은 터미널 와이어에 의한 그리고 그곳으로의 터미널 와이어의 적합한 접촉을 위해 상당히 평탄하다. 또한, 갭(66)은 바람직하게는 너무 작아(예를들어, 폭으로 6 미크론) 패드(36) 상부 표면이 터미널 와이어 및 패드(36) 사이에서의 상당히 단단하고 확실한 접합을 위해 터미널 와이어에 실질적으로 연속하는 금속 표면으로 보인다.
도3은 시험 패드(46)에 연결된 패드의 부분(42)이 T모양인 것을 보여준다. 수평 바는 시험 프로브(원(50))에 의한 접촉을 위해 부분(42) 상부의 상부 부분(40)의 크기를 감소시키지 않으면서, 터미널 와이어에 의한 접촉을 위해 부분(42)의 영역을 증가시킨다.
집적 회로 칩은 와이어 본딩 패드와 본딩 패드보다 더 작은 크기의 프로브 접촉 영역에 각각 전기적으로 연결되는 제1 및 제2 전기 구성부들을 포함한다. 패드 및 접촉 영역은 구성부 모두가 시험 프로브에 의해 각각으로 전기적으로 시험될 수 있도록 전기적으로 고립된다. 구성부들이 시험된 후에, 본딩 패드 및 프로브 접촉 영역은 제1 및 제2 구성부들을 전기적으로 연결시키기 위해 함께 전기적으로 연결된다. 전기적 연결은 실질적으로 본딩 패드 내의 공간을 메우고 터미널 와이어와 본딩 패드 사이에서 형성되는 접속 부분 아래에 놓이는 접촉 영역으로부터의 연장부분은 물론 본딩패드에도 터미널 와이어를 접합시켜서 만들어 진다.

Claims (11)

  1. 제1 및 제2 구성부를 선택적으로 연결시키기 위한 반도체 칩 구조에 있어서, 상기 제1구성부에 전기적으로 연결되는 칩 상에 형성되는 본딩 패드와, 상기 본딩 패드보다 더 작은 크기의 칩 상에 형성되는 접촉 영역을 포함하며, 상기 접촉 영역은 상기 제2 구성부에 전기적으로 연결되고, 상기 접촉 영역은 상기 구성부 각각이 독립적으로 시험될 수 있도록 상기 본딩 패드로부터 분리되어 절연되며; 상기 접촉 영역은 상기 접촉 영역과 상기 본딩 패드를 전기적으로 상호 연결하기 위해 상기 접촉 영역 및 상기 본딩 패드 모두에 본드 와이어의 중첩이 가능하도록 상기 본딩 패드에 가깝게 인접하여 배치되는 것을 특징으로 하는 반도체 칩 구조.
  2. 제 1 항에 있어서, 상기 제1 구성부는 게이트 전극과 전도 경로의 단부를 한정하는 소스 및 드레인 전극을 가진 트랜지스터이고, 상기 전력 트랜지스터의 드레인은 상기 본딩 패드에 연결되고, 상기 제2 구성부는 제너(Zener) 다이오우드를 포함하고, 상기 구성부가 전력 트랜지스터의 게이트 전극 및 접촉 영역 사이에 연결되며, 여기서 상기 본딩 패드는 상기 접촉 영역의 중요한 부분을 둘러싸는 것을 특징으로 하는 반도체 칩 구조.
  3. 독립적인 전기적 시험을 위해 칩 상에 서로 전기적으로 고립된 제1 및 제2 전기적인 구성부와; 상기 구성부를 선택적으로 전기적으로 상호연결시키기 위한 본딩 패드를 포함하며, 상기 본딩 패드는 서로 전기적으로 고립되고 상기 제1 및 제2 구성부에 각각 전기적으로 상호 연결된 제1 및 제2 부분을 포함하고, 상기 부분은 상기 두 개의 부분을 전기적으로 상호연결시키기 위해 상기 부분 모두에 터미널 와이어의 중첩 접합을 위해 서로 인접하며, 여기서 상기 본딩 패드의 상기 제1 부분은 터미널 와이어 및 상기 본딩 패드 사이에 형성된 접속부분의 주요 부분을 접촉하기 위해 상기 제2 부분보다 더 크고, 상기 제1 구성부는 그곳을 통해 상기 본딩 패드의 상기 제1 부분을 경유하여 상기 본딩 패드의 상기 제2 부분을 경유하여 상기 구성부를 통해 전도되는 것보다 더 큰 전기적인 전류를 전도하는 것을 특징으로 하는 반도체 칩.
  4. 제 3 항에 있어서, 상기 본딩 패드 제1 부분은 상기 본딩 패드 제2 부분을 실질적으로 완전히 밀폐시키며, 바람직하게는 상기 본딩 패드 제1 부분은 상기 제1 구성부의 전기적인 시험을 위한 프로브(probe)에 의해 직접 접촉시키기 위한 크기의 연속된 표면 영역을 포함하고, 상기 본딩 패드 제2 부분은 영역에 있어 상기 제1 부분의 상기 연속된 표면 영역에 상응하는 시험 패드에 전기적으로 연결되는 것을 특징으로 하는 반도체 칩.
  5. 제 3 항 또는 제 4 항에 있어서, 상기 본딩 패드는 상기 본딩 패드 제1 및 제2 부분을 제공하기 위해 제1 갭에 의해 분할되는 금속의 제1층을 포함하고, 상기 갭은 상기 두 개의 부분 중 하나로부터 전기적으로 고립된 금속의 제2 층을 덮고, 여기서 상기 갭은 상기 본딩 패드 제1 및 제2 부분의 면하는 모서리에 의해 한정되어지고, 상기 제2 금속 층은 상기 면하는 모서리 아래에 놓이며; 제2 금속 및 상기 면하는 모서리 사이에 배치되는 절연 물질의 층을 포함하는 것을 특징으로 하는 반도체 칩.
  6. 제 5 항에 있어서, 상기 제2 금속 층은 제2 갭에 의해 제3 및 제4 부분으로 분할되고, 각각 상기 제1 및 제2 부분 아래에 놓이고 각각 전기적으로 연결되며, 상기 제2 갭은 상기 제1 갭으로부터 측면으로 간격을 두고 떨어지는 것을 특징으로 하는 반도체 칩.
  7. 개개의 본딩 패드에 연결되는 터미널 와이어를 경유하여 전류를 전도하기 위해 복수의 본딩 패드에 전기적으로 연결되는 제1 구성부와, 상기 본딩 패드의 일부는 그곳에 연결된 터미널 와이어에 접합시키기 위하여 금속의 연속되는 영역으로 이루어지며, 상기 본딩 패드중 하나는 중첩 관계로 터미널 와이어에 의해 전기적으로 모두 연결되는 고립된 제1 및 제2 부분으로 분할되는 금속의 영역을 포함하고, 상기 제1구성부는 상기 터미널 와이어 없이 오직 상기 본딩 패드의 상기 제1 부분에만 전기적으로 연결되고, 상기 제2 부분은 터미널 와이어 없이 상기 본딩 패드 제2 부분에 전기적으로 고립되는 제2 구성부에 전기적으로 연결되는 것을 특징으로 하는 반도체 칩.
  8. 칩 상에 제1 및 제2 전기적인 회로 구성부를 형성하는 단계와, 상기 제1 구성부는 상기 칩 상에 제1 전기 전도성 영역에 전기적으로 연결되고, 상기 제2 구성부는 상기 제1 영역보다 더작은 크기의 상기 칩 상에 제2 전기 전도성 영역에 전기적으로 연결되고 상기 제1 영역으로부터 전기적으로 고립되며; 상기 영역에 각각 연결되는 구성부를 독립적으로 전기적 시험을하기 위해 시험 프로브에 의해 상기 제1 및 제2 영역 각각을 접촉하는 단계와; 상기 제1 및 제2 영역을 전기적으로 상호 연결시키고 상기 제1 영역에 터미널 와이어를 접합시겨 공동 터미널을 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로 조립 방법.
  9. 제 8 항에 있어서, 공동 터미널을 제공하는 단계는 상기 터미널 와이어를 상기 제1 영역 및 상기 제1 영역과 인접하는 상기 제2 영역으로부터의 연장부분을 중첩하고 전기적으로 상호 연결시키는 접속 부분을 이용하여 상기 칩에 상기 터미널 와이어를 접합시키는 단계를 포함하고, 상기 제1 영역의 간격을 두고 떨어진 부분들 사이의 갭 내에 연장하여 충분히 메우도록 상기 제2 영역 연장부분을 형성하는 단계를 포함하고, 상기 연장부분은 상기 터미널 와이어의 접합을 위해 상기 제1 영역으로 실질적으로 연속하는 본딩 패드 층을 형성하는 것을 특징으로 하는 반도체 집적 회로 조립 방법.
  10. 제1 및 제2 전기 회로 구성부와, 각 구성부는 최소한 제1 및 제2 전극을 가지며; 제1 노드에 제1 및 제2 구성부의 제1 전극을 연결시키는 수단과; 본딩 패드에 제1 구성부의 제2 전극을 연결시키는 수단과; 시험 패드에 제1 구성부의 제2 전극을 연결시키는 수단을 구비하며, 상기 시험 패드는 제2 구성부로 하여금 상기 제1 구성부와 무관하게 시험되도록 하기위해 상기 본딩 패드로부터 전기적으로 고립되며, 상기 시험 패드는 상기 본딩 패드보다 더 작지만 그것과 가깝게 근접하며, 상기 본딩 패드는 사이의 공간을 메워서 와이어 연결이 시험 패드 및 본딩 패드를 접촉하도록 하기 위해 상기 시험 패드중 최소한 일부를 둘러싸는 것을 특징으로 하는 반도체 집적회로 칩.
  11. 터미널 와이어에 의해 상기 터미널 도선에 전기적으로 연결되는 터미널 도선 및 반도체 칩을 포함하며, 상기 터미널 와이어는 상기 칩에 접합되고, 달리하면 상기 칩에서 제1 및 제2 구성부가 각각 연결되는 각각 전기적으로 절연된 제1 및 제2 본딩 패드 부분 사이에 전기적 상호연결을 제공하며, 상기 터미널 와이어는 상기 두 개의 달리하면 전기적으로 절연되는 본딩 패드 부분을 스패닝(spanning) 하고 전기적으로 상호연결시키는 접속 부분에 의해 접합되고, 상기 부분 각각은 상기 구성부중 개개의 하나에 전기적으로 연결되며, 여기서, 상기 제1의 본딩 패드 부분은 상기 제2의 본딩 패드 부분보다 더 크며 실질적으로 상기 제2의 본딩 패드 부분을 에워싸는 것을 특징으로 하는 반도체 소자.
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